KR102166238B1 - 강화된 온 상태 및 오프 상태 성능을 위한 임계 전압 스위칭이 있는 강유전체 기반 전계 효과 트랜지스터 - Google Patents

강화된 온 상태 및 오프 상태 성능을 위한 임계 전압 스위칭이 있는 강유전체 기반 전계 효과 트랜지스터 Download PDF

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Abstract

강화된 RF 스위치 트랜지스터 온 상태 및 오프 상태 성능을 위한 임계 전압(VT) 스위칭이 있는 강유전체 기반 FET들(field-effect transistors)에 대한 기법들이 본 명세서에 개시된다. 2개의 강유전체 상태들 사이를 스위칭할 수 있는 강유전체 게이트 유전체 층을 이용하는 것은 트랜지스터 오프 상태 동안 더 높은 VT(VT,hi)를 가능하게 하고 트랜지스터 온 상태 동안 더 낮은 VT(VT,lo)를 가능하게 한다. 따라서, 트랜지스터 Ron(on-state resistance)은 높은 VT,hi - Vg,off 값으로 인해 트랜지스터 오프 상태에서 상대적으로 높은 최대 RF 전력을 여전히 취급하면서 이용 가능한 상대적으로 높은 게이트 오버드라이브(Vg,on - VT,lo)로 인해 낮게 유지될 수 있다. 따라서, RF 스위치 트랜지스터의 Ron은 최대 RF 전력을 희생시키지 않고 향상될 수 있고, 및/또는 그 역도 가능하고, 최대 RF 전력은 Ron을 희생시키지 않고 향상될 수 있다. 이러한 혜택들을 달성하기 위해 트랜지스터 게이트 유전체 층과 게이트 전극 사이에 강유전체 층(예를 들어, HfxZryO를 포함함)이 형성될 수 있다.

Description

강화된 온 상태 및 오프 상태 성능을 위한 임계 전압 스위칭이 있는 강유전체 기반 전계 효과 트랜지스터
무선 통신 및 전력 관리의 분야들에서, 트랜지스터들과 같은 반도체 디바이스들을 사용하여 다양한 컴포넌트들이 구현될 수 있다. 예를 들어, RF(radio frequency) 통신에서, RF 프론트 엔드는 안테나와 디지털 기저대역 시스템 사이의 회로에 대한 일반적인 용어이고, RF 프론트 엔드는 일부 예들을 거명하자면, 스위치들 및 증폭기들과 같은, 다수의 트랜지스터 기반 컴포넌트들을 포함할 수 있다. 반도체 디바이스들은, 몇몇 예들을 거명하자면, Si(silicon), Ge(germanium), 및 GaAs(gallium arsenide)와 같은, 반도체 재료들의 전자적 속성들을 이용하는 전자 컴포넌트들이다. FET(field-effect transistor)는 3개의 단자들: 게이트, 소스, 및 드레인을 포함하는 반도체 디바이스이다. FET는 게이트에 의해 인가되는 전계를 사용하여 전하 캐리어들(예를 들어, 전자들 또는 정공들)이 소스로부터 드레인으로 흐르는 채널의 전기 전도도를 제어한다. 일부 FET들은, 본체 또는 기판으로 불리는 제4 단자를 갖고, 이는 트랜지스터를 바이어스하는데 사용될 수 있다. MOSFET(metal-oxide-semiconductor FET)가 트랜지스터의 게이트와 본체 사이에 절연체로 구성되고, MOSFET들은 전자 신호들을 증폭하거나 스위칭하는데 흔히 사용된다. 일부 경우들에서, MOSFET들은, 예를 들어, 채널 길이를 결정하는데 도움이 될 수 있는 그리고 대체 게이트 프로세스를 도울 수 있는 게이트의 어느 한 측 상에 측벽 스페이서들(또는 소위 게이트 스페이서들)을 포함한다.
도 1a 내지 도 1d는 하나의 향상은 전통적으로 다른 하나의 저하로 이어지게 하는, 고정된 공급 전압이 주어지면 취급될 수 있는 RF 스위치 트랜지스터 Ron(on-state resistance)과 최대 RF 전력 사이의 트레이드 오프의 도시를 돕는다.
도 2는, 본 개시 내용의 일부 실시예들에 따라, 게이트 스택에 강유전체 층을 포함하는 강유전체 기반 트랜지스터를 형성하는데 사용될 수 있는 층들의 예시적인 스택을 도시한다.
도 3은, 본 개시 내용의 일부 실시예들에 따라, 게이트 스택에 강유전체 층을 포함하는 예시적인 강유전체 기반 트랜지스터를 도시한다. 도시되는 구조체들은 게이트에 수직인 방향을 따라 취해지는 단면도라는 점에 주목한다.
도 4a 내지 도 4c는, 본 개시 내용의 일부 실시예들에 따라, 도 3의 예시적인 구조체와 유사하지만 상대적 변화들을 포함하는 예시적인 강유전체 기반 트랜지스터 구조체들을 도시한다.
도 5a 및 도 5b는, 본 개시 내용의 일부 실시예들에 따라, 도 4c의 예시적인 구조체에 표시되는 A-A 점선 사각형 부분의 확대도들을 도시한다. 도 5a는 트랜지스터 온 상태에 있는 강유전체 기반 트랜지스터 게이트 스택 층들에 대응하고, 한편 도 5b는 트랜지스터 오프 상태에 있는 강유전체 기반 트랜지스터 게이트 스택 층들에 대응한다.
도 6은, 본 개시 내용의 일부 실시예들에 따라, 본 명세서에 개시되는 기법들을 사용하여 형성되는 집적 회로 구조체 또는 디바이스로 구현되는 컴퓨팅 시스템을 도시한다.
본 실시예들의 이러한 그리고 다른 특징들은, 본 명세서에서 설명되는 도면들과 함께 취해지는, 다음의 상세한 설명을 읽음으로써 더 잘 이해될 것이다. 도면들에서, 다양한 도면들에 도시되는 각각의 동일한 또는 거의 동일한 컴포넌트는 비슷한 번호에 의해 표현될 수 있다. 명료성의 목적들을 위해, 모든 도면에서 모든 컴포넌트가 라벨링되는 것은 아닐 수 있다. 더욱이, 인식될 바와 같이, 도면들은 반드시 축척대로 그려지는 것은 아니거나 또는 설명되는 실시예들을 도시되는 구체적인 구성들에 제한하도록 의도되는 것은 아니다. 예를 들어, 일부 도면들은 직선들, 직각들, 및 평탄한 표면들을 일반적으로 표시하지만, 개시되는 기법들의 실제 구현들은 완벽하지는 않은 직선들 및 직각들을 가질 수 있고, 일부 특징들은, 실제 제조 프로세스들의 제한들이 주어지면, 표면 토포그래피를 갖거나 또는 그렇지 않으면 평탄하지 않을 수 있다. 요약하면, 도면들은 단지 예시적인 구조체들을 도시하기 위해 제공될 뿐이다.
RF(radio frequency) 스위치 트랜지스터 성능은 고정된 공급 전압이 주어지면 취급될 수 있는 자신의 Ron(on-state resistance) 및 최대 RF 전력을 특징으로 한다. 예를 들어, RF 스위치 트랜지스터의 Ron은 스위치의 궁극적 크기 뿐만 아니라 삽입 손실을 결정할 수 있다. Ron이 낮을수록, RF 스위치가 작아질 수 있고, 따라서 모바일 핸드셋들 및 RF 기지국들과 같은 콤팩트 프론트 엔드 해결책들에 보다 바람직하다. 고정된 네거티브 공급 전압과 임계 전압은 RF 스위치에 의해 수용될 수 있는 최대 전압 스윙을 결정하고, 따라서 RF 스위치에 의해 취급될 수 있는 최대 RF 전력을 결정한다. 모바일 핸드셋에서의 스위치는 통상적으로 안테나에서 1 내지 2 W의 RF 전력을 취급한다. 트랜지스터 기반 RF 스위치에 요구되는 큰 피크 전압은 트랜지스터들을 직렬로 스태킹하여 취급된다. 예를 들어, SOI(silicon-on-insulator) 구성들은, 예를 들어, 30 V에서 피크가 될 수 있는 큰 전압 스윙들을 취급하기 위해 10개 내지 14개의 트랜지스터들이 직렬로 접속될 것을 요구한다. 트랜지스터 기반 RF 스위치들에 대해, 회로의 물리적 면적을 감소시키 위해서는 직렬로 스태킹될 필요가 있는 트랜지스터들의 수를 최소화하는 것이 바람직하다. 주어진 공급 전압이 있는 FET(field-effect transistor)에 대해, Ron과 최대 RF 전력은 전통적으로 서로에 대해 트레이드 오프되어, 하나를 향상시키는 것은 다른 하나에서의 저하로 이어진다. 따라서, 최대 RF 전력 페널티들을 희생시키지 않고 트랜지스터의 Ron을 향상시키는 것, 또는 그 역이 바람직할 것이거나, 또는 RON 페널티들을 희생시키지 않고 트랜지스터의 최대 RF 전력을 증가시키는 것이 바람직할 것이다.
도 1a 내지 도 1d는 전통적인 RF 스위치 FET들(field-effect transistors)과 연관되는 전술한 단점들을 추가로 도시한다. 도 1a는 임계 전압(VT)이 0.75V인 전통적인 FET에 대한 FET Is-Vg 곡선 그래프(110)를 도시한다. Is는 트랜지스터 소스 전류를 나타내고 Vg는 트랜지스터 게이트 전압을 나타낸다는 점에 주목한다. 대응하는 화살표들에 의해 표시되는 바와 같이, 사각형들을 포함하는 곡선은 Ron(ohm-microns 단위)에 관련되고 다른 곡선은 Is(amps/microns 단위)에 관련된다는 점에 또한 주목한다. 도시 목적으로, 이러한 RF 스위치에 대한 전압 공급은 온 상태 Vg(Vg,on)에 대해서는 2.5V로 그리고 오프 상태 Vg(Vg,off)에 대해서는 -0.5V로 고정된다. 이러한 예시적인 경우에서, 오프 상태 동안의 최대 RF 스윙 전압은 2(VT - Vg,off) = 2(0.75 V - (-0.5 V)) = 2.5 V의 피크-투-피크 진폭을 갖는다. 시간에 따른 최대 RF 스윙 전압의 대응하는 도시(120)가 도 1b에 도시된다. Ron은 2.5 V - 0.75 V = 1.75 V인 큰 Vg,on - VT 값 때문에 이러한 예시적인 경우에서 상대적으로 양호하거나 적합하다. 도 1c는 VT가 2V인 전통적인 FET에 대한 제2 FET Is-Vg 곡선 그래프(130)를 도시한다. 곡선 그래프(110)에 대해 이전에 설명된 다른 관련 파라미터들은 곡선 그래프(130)에 동일하게 적용된다. 이러한 예시적인 경우에서, 최대 RF 스윙 전압은 2(2 V - (-0.5V)) = 5V의 피크-투-피크 진폭을 갖는다. 시간에 따른 최대 RF 스윙 전압의 대응하는 도시(140)가 도 1d에 도시된다. 따라서, 오프 상태에서 취급되는 최대 RF 전력은 VT에서의 변경의 결과로서 2.5V로부터 5V로 증가한다. 그러나, Ron은 2.5 V - 2 V = 0.5 V의 작은 Vg,on - VT 값 때문에 저하된다. 달리 말하면, 제1 경우(도 1a 및 도 1b에 도시됨)에 비해 제2 경우(도 1c 및 도 1d에 도시됨)에서의 최대 RF 전력의 증가/향상은 증가된/저하된 Ron로 이어진다. 또한 이해될 수 있는 바와 같이, 반대로, 제2 경우에 비해 제1 경우에서의 Ron의 감소/향상은 감소된/저하된 최대 RF 전력으로 이어진다.
따라서, 본 개시 내용의 하나 이상의 실시예에 따라, 강화된 RF 스위치 트랜지스터 온 상태 및 오프 상태 성능을 위한 임계 전압 스위칭이 있는 강유전체 기반 FET들(field-effect transistors)에 대한 기법들이 제공된다. 강유전체 재료들은 외부 전계의 인가에 응답하여 반전될 수 있는 자발적인 전기 분극을 갖는 것을 특징으로 한다. 일부 실시예들에서, 2개의 강유전체 상태들 사이를 스위칭할 수 있는 강유전체 게이트 유전체 층을 이용하는 것은 트랜지스터 오프 상태 동안 더 높은 VT(VT,hi)를 가능하게 하고 트랜지스터 온 상태 동안 더 낮은 VT(VT,lo)를 가능하게 한다. 따라서, 이러한 실시예들에서, Ron은 높은 VT,hi - Vg,off 값으로 인해 트랜지스터 오프 상태에서 상대적으로 높은 최대 RF 전력을 여전히 취급하면서 이용 가능한 높은 게이트 오버드라이브(Vg,on - VT,lo)로 인해 트랜지스터 온 상태 동안 상대적으로 낮게 유지될 수 있다. 따라서, 이러한 실시예들에서, RF 스위치 트랜지스터의 Ron은 최대 RF 전력을 희생시키지 않고 향상될 수 있고, 및/또는 그 역도 가능하고, 최대 RF 전력은 Ron을 희생시키지 않고 향상될 수 있다. 본 개시 내용에 비추어 명백하게 되는 바와 같이, 트랜지스터의 게이트 유전체와 게이트 전극 사이에 강유전체 층이 형성되어 트랜지스터 오프 상태 동안 VT,hi 그리고 트랜지스터 온 상태 동안 VT,lo를 달성할 수 있다. 일부 실시예들에서, 강유전체 층은 일부 예들을 명명하자면, HfxZryO, PbZrO3, PbTiO3, PbZrxTi1 - xO3, BaxSr1 - xTiO3, SrBi2Ta2O9, BiLa4Ti3O12, BaMgF4, Bi4Ti3O12, 및 Pb5Ge3O11과 같은, 임의의 적합한 강유전체 재료를 포함할 수 있다. 일부 실시예들에서, 트랜지스터 채널 재료는 임의의 적합한 반도체 재료를 포함할 수 있다. 예를 들어, 일부 이러한 실시예들에서, 트랜지스터 채널 재료는 GaN(gallium nitride)을 포함할 수 있는데, 예를 들어, 명시된 드레인 파괴 전압에서 상대적으로 낮은 Ron을 포함하는 스케일링 속성들과 같은, RF 스위치 트랜지스터에 대한 다른 바람직한 속성들 및 넓은 밴드갭을 GaN이 포함하기 때문이다. 본 개시 내용에 비추어 다수의 변화들 및 구성들이 명백할 것이다.
본 명세서에 제공되는 기법들 및 구조체들의 사용은 몇몇 적합한 예시적인 분석적 툴들을 거명하자면, SEM/TEM(scanning/transmission electron microscopy), STEM(scanning transmission electron microscopy), 및 REM(reflection electron microscopy)을 포함하는 전자 현미경; 조성 매핑; XRD(x-ray crystallography or diffraction); SIMS(secondary ion mass spectrometry); ToF-SIMS(time-of-flight SIMS); 원자 프로브 이미징 및 단층 촬영; LEAP(local electrode atom probe) 기법들; 3D 단층 촬영; 또는 고 해상도 물리적 또는 화학적 분석과 같은 툴들을 사용하여 검출 가능할 수 있다. 특히, 일부 실시예들에서, 이러한 툴들은 본 명세서에 설명되는 바와 같이 구성되는 게이트 스택 구조체를 갖는 집적 회로 또는 트랜지스터 디바이스를 나타낼 수 있다. 예를 들어, 일부 실시예들에서, 이러한 구조체들은 게이트 유전체와 금속 게이트 사이에 강유전체 층을 포함할 수 있다. 추가로, 이러한 강유전체 층은, 예를 들어, 단면 분석을 사용하여(예를 들어, 트랜지스터를 통해 SEM, TEM 또는 STEM을 사용하여) 층을 포함하는 구조체를 먼저 식별하고, 다음으로 (예를 들어, 조성 매핑을 사용하여) 구조적 층들 상의 재료의 조성에 대한 분석을 수행하여 식별되어, 강유전체 층이 강유전체 속성들을 드러내고 및/또는 본 명세서에 설명되는 강유전체 재료들 중 하나 이상과 같은 강유전체 재료를 포함한다는 점을 식별할 수 있다. 일부 실시예들에서, 본 명세서에 설명되는 기법들 및 구조체들은, 본 개시 내용에 비추어 명백할 다른 혜택들 뿐만 아니라, 낮은 증분 비용으로 고 부가 가치 RF 기능성들을 생산하는데 사용될 수 있다. 일부 실시예들에서, 본 명세서에 제공되는 강유전체 기반 RF 스위치 FET 구조체들은, 예를 들어, 디바이스에 의해 취급될 수 있는 최대 RF 전력을 저하시키지 않고 달성되는 Ron에서의 향상, 및/또는 Ron을 저하시키지 않고 디바이스에 의해 취급될 수 있는 최대 RF 전력에서의 향상과 같은, 달성되는 혜택들을 측정하는 것에 의해 검출될 수 있다. 예를 들어, 일부 실시예들에서, 본 명세서에 설명되는 기법들 및 구조체들은, 본 개시 내용에 비추어 명백하게 되는 바와 같이, 취급될 수 있는 최대 RF 전력에서의 저하없이 Ron에서의 75%까지의 감소/향상을 달성할 수 있다.
아키텍처 및 방법론
도 2는, 본 개시 내용의 일부 실시예들에 따라, 게이트 스택에 강유전체 층을 포함하는 강유전체 기반 트랜지스터를 형성하는데 사용될 수 있는 층들의 예시적인 스택을 도시한다. 도 3은, 본 개시 내용의 일부 실시예들에 따라, 게이트 스택에 강유전체 층을 포함하는 예시적인 강유전체 기반 트랜지스터를 도시한다. 본 개시 내용에 기초하여 명백하게 되는 바와 같이, 도 2에 도시되는 층들의 예시적인 스택은, 일부 실시예들에 따라, 도 3의 예시적인 트랜지스터 구조체를 형성하는데 사용될 수 있다. 본 개시 내용에 비추어 또한 명백하게 되는 바와 같이, 도 3의 트랜지스터 디바이스는 RF 스위치 트랜지스터 또는 RF 스위치 FET(field-effect transistor)로서 사용될 수 있고, 이는 모바일 디바이스 RF 및/또는 RF 기지국들의 RF 프론트 엔드의 다양한 컴포넌트들에 사용될 수 있다. 도 2에 도시되는 스택에서의 층들은, 하나 이상의 퇴적 또는 성장 프로세스들과 같은, 임의의 적합한 기법들을 사용하여 형성될 수 있다. 일부 실시예들에서, 이러한 층들 중 하나 이상의 형성은 본 개시 내용에 비추어 명백하게 되는 바와 같이 MOCVD(metal-organic chemical vapor deposition), MBE(molecular-beam epitaxy) CVD(chemical vapor deposition), ALD(atomic layer deposition), PVD(physical vapor deposition), 스핀-온(spin-on) 처리, 또는 임의의 다른 적합한 프로세스(들)를 사용하여 수행될 수 있다. 도 3의 구조체는 평면 FET 구성의 정황에서 본 명세서에서 주로 도시되고 설명된다. 그러나, 일부 실시예들에서, 본 명세서에 설명되는 기법들로부터 다른 트랜지스터 구성들이 혜택을 얻을 수 있다. 예를 들어, 이러한 기법들은, 핀형(finned) 또는 finFET 구성들(예를 들어, 듀얼 게이트 또는 트라이 게이트 구성을 포함함) 또는 게이트-올-어라운드 구성들(예를 들어, 하나 이상의 나노와이어 또는 나노리본을 포함함)과 같은, 비-평면 구성들을 갖는 트랜지스터들을 형성하는데 사용될 수 있다. 추가로, 일부 실시예들에서, 이러한 기법들은, 최종 사용 또는 타겟 애플리케이션에 의존하여, MOSFET들, TFET들(tunnel-FETs), HEMT들(high-electron-mobility transistors), 또는 다른 적합한 트랜지스터 아키텍처들과 같은, 다수의 상이한 타입의 트랜지스터들을 형성하는데 사용될 수 있다. 더욱 추가로, 일부 실시예들에서, 이러한 기법들은, 일부 예들을 거명하자면, PMOS(p-channel MOSFET), NMOS(n-channel MOSFET), PTFET(p-channel TFET), NTFET(n-channel TFET), PHEMT(p-channel HEMT), 및/또는 NHEMT(n-channel HEMT)와 같은, p-채널 및/또는 n-채널 트랜지스터 디바이스들을 포함하는 집적 회로들을 형성하는데 사용될 수 있다. 여전히 추가로, 일부 실시예들에서, 이러한 기법들은, 예를 들어, CMOS(complementary MOS) 또는 CTFET(complementary TFET) 디바이스들에 포함되는 p-채널 및 n-채널 트랜지스터들 중 어느 하나 또는 양자 모두에 혜택을 주도록 사용될 수 있다. 일부 실시예들에서, 이러한 기법들은, 마이크로미터 범위에 있거나 또는 나노미터 범위에 있는 임계 치수들을 갖는 트랜지스터 디바이스들(예를 들어, 32, 22, 14, 10, 7, 또는 5 nm 프로세스 노드들, 또는 그 너머에서 형성되는 트랜지스터들)과 같은, 다양한 스케일들의 디바이스들에 혜택을 주도록 사용될 수 있다.
도 2에 도시되는 바와 같이, 베이스 층(230)이 선택적 기판(210) 위에 형성된다. 본 개시 내용에 기초하여 명백하게 되는 바와 같이, 이러한 예시적인 실시예에서, 베이스 층(230)은 트랜지스터 채널 영역(예를 들어, 도 3에 도시되는 채널 영역(235))을 포함할 것이다. 일부 실시예들에서, 베이스 층(230)은 벌크 웨이퍼일 수 있기 때문에, 기판(210)은 선택적이어서, 베이스 층이, 예를 들어, 다른 재료 기판 위에 또는 그 상에 형성되지 않고 대신에 기판 자체로서 사용된다. 그러나, 도 2에 도시되는 층들의 예시적인 스택에서는, 기판(210)이 존재하고 베이스 층(230)이 기판(210) 위에 형성된다. 일부 실시예들에서, 기판(210)(존재하는 경우)은, 최종 사용 및 타겟 애플리케이션에 의존하여 Si(silicon), 게르마늄 Ge, SiGe, 또는 SiC(silicon carbide)와 같은 IV족 재료 및/또는 III-V족 재료 및/또는 사파이어 및/또는 임의의 다른 적합한 재료(들)를 포함하는 벌크 기판; XOI(X on insulator) 구조체- X는 전술한 재료들 중 하나(예를 들어, IV족 및/또는 III-V족 및/또는 사파이어)이고, 절연체 재료는 산화물 재료 또는 유전체 재료 또는 일부 다른 전기 절연 재료임 -; 또는 임의의 다른 적합한 다층 구조체- 상단 층은 전술한 재료들 중 하나(예를 들어, IV족 및/또는 III-V족 및/또는 사파이어)를 포함함 -를 포함할 수 있다. 본 명세서에서 사용되는 바와 같은 IV족 재료는, 일부 예들을 거명하자면 Si, Ge, SiGe 또는 SiC와 같은, 적어도 하나의 IV족 원소(예를 들어, 탄소, 실리콘, 게르마늄, 주석, 납)를 포함한다는 점에 주목한다. 본 명세서에서 사용되는 바와 같은 III-V족 재료는, 일부 예들을 거명하자면 GaN(gallium nitride), GaAs(gallium arsenide), InGaN(indium gallium nitride) 및, InGaAs(indium gallium arsenide)와 같이, 적어도 하나의 III족 원소(예를 들어, 알루미늄, 갈륨, 인듐, 붕소, 탈륨) 및 적어도 하나의 V족 원소(질소, 인, 비소, 안티몬, 비스무트)를 포함한다는 점에 주목한다. 기판(210)은, 이러한 예시적인 실시예에서, 도시의 용이함을 위해 다른 특징들과 유사한 두께 T1(수직 치수 또는 층들의 스택의 주요 축 치수)을 갖는 것으로서 도시되지만, 일부 경우들에서, 기판(210)은, 예를 들어, 50 내지 950 마이크론 범위의 두께 T1을 갖는 것과 같이, 다른 층들보다 훨씬 더 두꺼울 수 있다. 일부 실시예들에서, 기판(210)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 다양한 다이오드들(예를 들어, LED들(light-emitting diodes) 또는 레이저 다이오드들), 다양한 트랜지스터들(예를 들어, MOSFET들 또는 TFET들), 다양한 커패시터들(예를 들어, MOSCAP들), 다양한 MEMS(microelectromechanical systems), 다양한 NEMS(nanoelectromechanical systems), 다양한 센서들, 또는 임의의 다른 적합한 반도체 또는 IC 디바이스들과 같은, 하나 이상의 다른 IC(integrated circuit) 디바이스들에 대해 사용될 수 있다. 따라서, 일부 실시예들에서, 본 명세서에 설명되는 트랜지스터 구조체들은, 본 개시 내용에 비추어 명백하게 되는 바와 같이, SoC(system-on-chip) 애플리케이션에 포함될 수 있다.
선택적 계면 층(220)이, 일부 실시예들에서, 본 개시 내용에 비추어 명백하게 되는 바와 같이, 베이스 층(230)과 기판(210) 사이에 존재할 수 있다. 예를 들어, 베이스 층(230)이 III-V 재료이고 비 III-V 재료를 포함하는 기판(210) 상에(예를 들어, Si, Ge, SiGe, SiC 또는 사파이어 기판 상에) 형성되는 예시적인 실시예에서, 선택적 계면 층(220)이 III-V 베이스 층과 기판 사이에 형성되어, 예를 들어, 성장 조건들을 향상하고 및/또는 III-V 베이스 층이 비 III-V 기판 재료와 반응하는 것을 방지할 수 있다. 이러한 예시적인 실시예에서, 계면 층(220)은 핵 생성 층으로 고려될 수 있다. 추가로, 이러한 예시적인 실시예에서, 계면 층(220)은, 예를 들어, AlN 또는 저온 GaN 층(예를 들어, 섭씨 700 내지 950도 범위의 온도에서 에피택셜 성장됨)과 같은, III-V 재료를 포함할 수 있다. 다른 예시적인 실시예에서, 계면 층(220)은 이전에 설명된 바와 같은 XOI 구성에서의 절연 재료를 포함할 수 있고, 이러한 절연 층은, 예를 들어, 기판에 대한 기생 커패시턴스를 감소시키도록 베이스 층(230)과 기판(210) 사이에 샌드위치된다. 예를 들어, 이러한 예시적인 실시예에서, SOI(silicon on insulator) 구성은 실리콘 기판과 실리콘 베이스 층을 이용할 수 있고, 실리콘 층들 사이에 전기 절연 재료 층이 있고, 이러한 절연 층은, 예를 들어, 실리콘 이산화물 또는 사파이어를 포함할 수 있다. 일부 이러한 실시예들에서, 계면 층(220)이 절연 층인 경우, 이는, 예를 들어, BOX(buried oxide) 층일 수 있다. 일부 실시예들에서, 선택적 계면 층(220)은 다수의 재료 층들을 포함하는 다층 구조체를 가질 수 있다. 일부 실시예들에서, 선택적 계면 층(220)은 층의 적어도 일부분에 하나 이상의 재료의 함량을 그레이딩하는(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있거나 또는 포함하지 않을 수 있다. 추가로, 이러한 일부 실시예들에서, 계면 층(220)(존재하는 경우)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 10 nm과 2 마이크론 사이(예를 들어, 200 nm 내지 1 마이크론)의 두께 T2, 또는 임의의 다른 적합한 두께와 같은, 임의의 적합한 두께를 가질 수 있다. 기판(210) 및 계면 층(220)은 설명의 용이함을 위해 도 3의 구조체에 도시되지 않는다는 점에 주목한다. 그러나, 일부 실시예들에서, 선택적 층들(210 및 220) 중 하나 또는 양자 모두는, 비록 이들이 도시되지는 않지만, 도 3의 구조체에 존재할 수 있다.
베이스 층(230)은, 일부 실시예들에서, 본 개시 내용에 비추어 명백하게 되는 바와 같이, IV족 재료(예를 들어, Si, Ge, SiGe, SiC) 및/또는 III-V족 재료(예를 들어, GaAs, InGaAs, GaN, InGaN), 및/또는 임의의 다른 적합한 재료를 포함하는, 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, III-N(group III element-nitride) 재료는, 예를 들어, III-N 재료들이 RF 스위치 트랜지스터의 채널 재료에 대해 잘 서비스하는 높은(또는 넓은) 밴드갭들 및 다른 바람직한 속성들을 갖는 바와 같이, 베이스 층(230)에 특히 적절할 수 있다. III-N 재료들은, 본 명세서에서 다양하게 사용되는 바와 같이, 질소와 하나 이상의 III족 재료(예를 들어, 알루미늄, 갈륨, 및/또는 인듐)의 화합물을 포함한다. 따라서, 본 명세서에서 다양하게 사용되는 바와 같은 III-N 재료들은, 이에 제한되는 것은 아니지만, GaN, InN, AlN, AlInN, AlGaN, InGaN 및 AlInGaN을 포함한다. 일부 실시예들에서, 베이스 층(230)은 다수의 재료 층들을 포함하는 다층 구조체를 가질 수 있다. 일부 실시예들에서, 베이스 층(230)은 층의 적어도 일부분에서 하나 이상의 재료의 함량을 그레이딩하는(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있거나 또는 포함하지 않을 수 있다. 일부 실시예들에서, 베이스 층(230)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 50 nm과 2 마이크론 사이의 두께 T3(예를 들어, 200 내지 800 nm), 또는 임의의 다른 적합한 두께를 갖도록 형성될 수 있다. 기판(210)이 존재하지 않고 베이스 층(230)이 벌크 웨이퍼인 실시예들에서, 베이스 층(230)은, 예를 들어, 두께가 100 마이크론보다 큰 것과 같이, 실질적으로 더 두꺼울 수 있다.
선택적 분극 전하 유도 층(240)은, 일부 실시예들에서, 베이스 층(230)이, 예를 들어, III-V 재료를 포함하는 곳에 존재할 수 있다. 예를 들어, 도 3의 예시적인 구조체에서, 분극 전하 유도 층(240)은 실시예가 III-V 재료를 포함한다는 점에서 베이스 층(230)으로서 존재한다. 일부 이러한 실시예들에서, 분극 전하 유도 층은, 예를 들어, 하나 이상의 III-V 재료, 보다 구체적으로 일부 실시예들에서, 하나 이상의 III-N 재료(예를 들어, GaN, InN, AlN, AlInN, AlGaN, InGaN, 및/또는 AlInGaN)와 같은, 임의의 적합한 재료들을 포함할 수 있다. 일부 실시예들에서, 분극 전하 유도 층(240)(존재하는 경우)은 알루미늄 및 인듐을 포함할 수 있어, 층은, 예를 들어, AlN, AlGaN, InAlN 및 InAlGaN 중 적어도 하나를 포함한다. 일부 실시예들에서, 분극 전하 유도 층(240)은 트랜지스터 채널 영역에서의 캐리어 이동성을 증가시킬 수 있고 및/또는, 예를 들어, 밑에 있는 III-V 재료 층이 있는 2DEG(two-dimensional electron gas) 구성들(232)을 형성하는데 사용될 수 있다. 2DEG 구성들은 전자 캐리어들을 포함하고 2DHG(two-dimensional hole gas) 구성들은 정공 캐리어들을 포함하지만, 2DEG라는 용어는, 달리 언급하지 않는 한, 설명의 용이함을 위해 양자 모두의 캐리어 타입 구성들(전자 및 정공 캐리어들 양자 모두)을 일반적으로 지칭하기 위해 본 명세서에서 사용된다. 따라서, 일부 경우들에서, 2DEG 구성들(232)은, 트랜지스터가 (도 3의 구조체에서 표시되는 바와 같이) 온 상태에 있을 때, 채널 영역의 부분으로 고려될 수 있고, 이는 (영역(235)과 함께) 2DEG 구성들(232)이, 최종 사용 또는 타겟 애플리케이션에 의존하여, 전하 캐리어들(예를 들어, 전자들 또는 정공들)이 하나의 S/D(source/drain) 영역으로부터 다른 S/D(source/drain) 영역으로 흐를 수 있게 하기 때문이다. 일부 경우들에서, 분극 전하 유도 층(240)의 두께 및/또는 조성은 형성되는 분극 벡터의 크기에 영향을 줄 수 있고, 따라서, 예를 들어, 2DEG 구성들(232)에서의 전하량(및 대응하는 전도도)에 영향을 줄 수 있다. 일부 실시예들에서, 베이스 층 재료(및 따라서, 채널 영역 재료)가, 예를 들어, Si, Ge, SiGe, 또는 SiC와 같은, IV족 반도체 재료를 포함하는 실시예들에서와 같이, 분극 전하 유도 층(240)이 존재할 필요는 없다. 일부 이러한 실시예들에서, 베이스 층(230)의 채널 영역(235)은, 예를 들어, 트랜지스터들이 온 상태에 있을 때 전하 캐리어들의 흐름을 가능하게 하는 것을 돕도록 및/또는 트랜지스터들이 오프 상태에 있을 때 전하 캐리어들의 흐름을 방지하는 것을 돕도록 p-타입 또는 n-타입 도핑될 수 있다. 일부 실시예들에서, 분극 전하 유도 층(240)(존재하는 경우)은 다수의 재료 층들을 포함하는 다층 구조체를 가질 수 있다. 일부 실시예들에서, 분극 전하 유도 층(240)(존재하는 경우)은 층의 적어도 일부분에서 하나 이상의 재료의 함량을 그레이딩하는(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있거나 또는 포함하지 않을 수 있다. 일부 실시예들에서, 분극 전하 유도 층(240)(존재하는 경우)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 0.1 내지 100 nm 사이(예를 들어, 0.5 내지 5 nm)의 두께 T4, 또는 임의의 다른 적합한 두께를 가질 수 있다.
게이트 유전체 층(250)은, 일부 실시예들에서, 최종 사용 또는 타겟 애플리케이션에 의존하여, 실리콘 이산화물 및/또는 하이-k 유전체 재료와 같은, 임의의 적합한 재료를 포함할 수 있다. 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 하이-k 유전체 재료는 실리콘 이산화물의 것보다 큰 유전 상수 k(예를 들어, 대략 3.9보다 큰 k 값)를 갖는 재료을 포함한다. 예시적인 하이-k 게이트 유전체 재료들은, 예를 들어, 일부 예들을 거명하자면, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오베이트를 포함한다. 일부 실시예들에서, 예를 들어, 하이-k 재료가 사용될 때 그 품질을 향상하도록 게이트 유전체 층(250) 상에 어닐링 프로세스가 수행될 수 있다. 일부 실시예들에서, 게이트 유전체 층(250)은 다수의 재료 층들을 포함하는 다층 구조체를 가질 수 있다. 일부 실시예들에서, 게이트 유전체 층(250)은 층의 적어도 일부분에서 하나 이상의 재료의 함량을 그레이딩하는(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있거나 또는 포함하지 않을 수 있다. 일부 실시예들에서, 게이트 유전체 층(250)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 0.1과 40 nm 사이(예를 들어, 1 내지 10 nm)의 두께 T5, 또는 임의의 다른 적합한 두께를 가질 수 있다.
강유전체 층(255)은, 본 명세서에서 보다 상세히 설명되는 바와 같이, 도 3의 트랜지스터 구조체의 VT가 트랜지스터 온 상태 동안 감소되고 트랜지스터 오프 상태 동안 증가되게 한다. 강유전체 층(255)은, 일부 실시예들에서, 하나 이상의 강유전체 재료와 같은, 임의의 적합한 재료를 포함할 수 있다. 예시적인 강유전체 재료들은, 일부 예들을 거명하자면, HfxZryO, PbZrO3, PbTiO3, PbZrxTi1 - xO3, BaxSr1 -xTiO3, SrBi2Ta2O9, BiLa4Ti3O12, BaMgF4, Bi4Ti3O12, 및 Pb5Ge3O11을 포함한다. 다른 적합한 강유전체 재료들은, 예를 들어, Na0 . 5Bi0 . 5TiO3, BaTi0 .91(Hf0 . 5,Zr0 . 5)0.09O3 (BTHZ-9), PbScxTa1-xO3, LiNbO3, KNbO3, GeTe, KNaC4H4O6·4H2O, KTiOPO4, Na0 . 5Bi0 . 5TiO3, 및 PVDF(polyvinylidene fluoride)와 같은 강유전체 폴리머들을 포함할 수 있다. 일부 실시예들에서, 강유전체 층(255)은, 예를 들어, 대규모 집적의 경우들에서와 같이, ALD를 사용하여 퇴적될 수 있다. 일부 실시예들에서, 강유전체 층(255)은 다수의 재료 층들을 포함하는 다층 구조체를 가질 수 있다. 일부 실시예들에서, 강유전체 층(255)은 층의 적어도 일부분에서 하나 이상의 재료의 함량을 그레이딩(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있거나 또는 포함하지 않을 수 있다. 일부 실시예들에서, 강유전체 층(255)은, 본 개시 내용에 비추어 명백하게 되는 바와 같이, 1과 100 nm 사이(예를 들어, 5 내지 20 nm)의 두께 T6, 또는 임의의 다른 적합한 두께를 가질 수 있다.
게이트 전극(260)은, 일부 실시예들에서, 예를 들어, 폴리실리콘, 실리콘 질화물, 실리콘 탄화물과 같은 임의의 적합한 재료, 및/또는, Al(aluminum), W(tungsten), Ti(titanium), Ta(tantalum), Cu(copper), TiN(titanium nitride), 또는 TaN(tantalum nitride)과 같은, 다양한 적합한 금속 재료를 포함할 수 있다. 일부 실시예들에서, 게이트 전극(260)은 다수의 재료 층들을 포함하는 다층 구조체를 가질 수 있다. 일부 실시예들에서, 게이트 전극(260)은 층의 적어도 일부분에서 하나 이상의 재료의 함량을 그레이딩하는(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있거나 또는 포함하지 않을 수 있다. 일부 실시예들에서, 게이트 전극(260)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 50 nm과 2 마이크론 사이(예를 들어, 200 nm 내지 800 nm)의 두께 T7, 또는 임의의 다른 적합한 두께를 가질 수 있다. 일부 실시예들에서, 하나 이상의 추가적인 재료 층이 도 2의 스택에 형성될 수 있다. 예를 들어, 일부 실시예들에서, 분극 전하 유도 층(240)(존재하는 경우)과 게이트 유전체 층(250) 사이에, 게이트 유전체 층(250)과 강유전체 층(255) 사이에, 및/또는 강유전체 층(255)과 게이트 전극(260) 사이에 추가적인 층이 형성되어, 예를 들어, 층들 사이의 인터페이스 품질을 증가시키고 및/또는 층들 사이의 전기적 속성들을 향상시킬 수 있다. 이러한 추가적인 층들은, 예를 들어, 하나 이상의 일 함수 재료 층을 포함할 수 있다.
S/D(source and drain) 영역들(270)은, 일부 실시예들에서, 최종 사용 또는 타겟 애플리케이션에 의존하여, 임의의 적합한 기법들을 사용하여 형성될 수 있다. 도 3의 예시적인 구조체에 도시되는 바와 같이, S/D 영역들(270)은 분극 전하 유도 층(240)으로부터 성장되었고(또는 재성장되었고), 이는 그 층이 상대적으로 고 품질 성장 표면을 제공하였을 수 있기 때문이고, 특히 여기서 S/D 영역들(270)은, 예를 들어, III-V 재료를 포함한다. 그러나, 임의의 적합한 기법들이 S/D 영역들(270)을 형성하는데 사용되었을 수 있다. 일부 실시예들에서, S/D 영역들(270)은, 적절한 기법들 및 S/D 재료에 기초하는 재료들을 사용하여 그리고 최종 사용 및 타겟 애플리케이션에 의존하여 n-타입 도핑된 또는 p-타입 도핑된 것과 같은, 임의의 적합한 도핑 방식 및 임의의 적합한 재료를 포함할 수 있다. 예를 들어, 베이스 층(230)이 Si를 포함하고 트랜지스터 디바이스가 PMOS 디바이스가 되도록 구성되는 실시예에서, S/D 영역들(270)은 양자 모두 p-타입 도핑된 Si(예를 들어, 붕소가 p-타입 도펀트임)를 포함할 수 있다. 베이스 층(230)이 Si를 포함하고 트랜지스터 디바이스가 NMOS 디바이스로 구성되는 다른 예시적인 실시예에서, S/D 영역들(270)은 양자 모두 n-타입 도핑된 Si(예를 들어, 인이 n-타입 도펀트임)를 포함할 수 있다. 베이스 층(230)이, InGaN 또는 GaN과 같은, III-V 재료를 포함하는 다른 예시적인 실시예에서, S/D 영역들(270)은 양자 모두 n-타입 도핑된 InN 또는 InGaN(예를 들어, Si가 n-타입 도펀트임)을 포함할 수 있다. 일부 실시예들에서, S/D 영역들(270)은 다수의 재료 층들을 포함하는 다층 구조체를 가질 수 있다. 예를 들어, 일부 실시예들에서, 패시베이션 재료가 1차 S/D 재료의 퇴적 이전에 퇴적되어 S/D 재료(270)와 베이스 층(230) 재료 사이의 계면의 품질을 도울 수 있다. 추가로, 일부 실시예들에서, S/D 영역들(270)의 상단에 접촉-향상 재료가 형성되어, 예를 들어, S/D 콘택트들(272)(이하 설명됨)에 대한 접촉을 이루는 것을 도울 수 있다. 일부 실시예들에서, S/D 영역들(270)은 영역들의 적어도 일부분에서 하나 이상의 재료의 함량을 그레이딩하는(예를 들어, 증가 및/또는 감소시키는) 것을 포함할 수 있다.
S/D 콘택트들(272)은, 일부 실시예들에서, 최종 사용 또는 타겟 애플리케이션에 의존하여, 임의의 적합한 기법들을 사용하여 형성될 수 있다. 일부 실시예들에서, S/D 콘택트들(272)은, 전도성 금속 또는 합금(예를 들어, 알루미늄, 텅스텐, 은, 티타늄, 니켈-백금 또는 니켈-알루미늄)과 같은, 임의의 적합한 재료를 포함할 수 있다. 일부 실시예들에서, S/D 콘택트들(272)은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 저항 감소 금속 및 콘택트 플러그 금속, 또는 단지 콘택트 플러그를 포함할 수 있다. 예시적인 접촉 저항 감소 금속은 은, 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-백금, 또는 니켈 알루미늄, 및/또는 다른 이러한 저항 감소 금속들 또는 합금들을 포함할 수 있다. 콘택트 플러그 금속은 예를 들어, 알루미늄, 은, 니켈, 백금, 티타늄 또는 텅스텐, 또는 이들의 합금을 포함할 수 있지만, 최종 사용 또는 타겟 애플리케이션에 의존하여, 임의의 적합하게 도전성인 콘택트 금속 또는 합금이 사용될 수 있다. 일부 실시예들에서, 그렇게 원한다면, 접착 층들(예를 들어, 티타늄 질화물) 및/또는 라이너 또는 배리어 층들(예를 들어, 탄탈륨 질화물)과 같은, 추가적인 층들이 S/D 콘택트들 영역(272)에 존재할 수 있다. 일부 실시예들에서, S/D 콘택트들(272)의 금속화는, 예를 들어, 합금화, 실리사이드화, 또는 게르마니화(germanidation) 프로세스(예를 들면, 일반적으로, 어닐링이 뒤따르는 콘택트 금속의 퇴적)을 사용하여, 수행될 수 있다. 본 개시 내용에 비추어 다수의 S/D 구성들이 명백할 것이다.
스페이서들(280)은, 일부 실시예들에서, 최종 사용 또는 타겟 애플리케이션에 의존하여, 임의의 적합한 기법들을 사용하여 형성될 수 있다. 일부 실시예들에서, 스페이서들(280)(측벽 스페이서들 또는 게이트 스페이서들이라고 또한 지칭됨)은, 전기 절연체들, 유전체들, 산화물들(예를 들어, 실리콘 산화물 재료), 및/또는 질화물들(예를 들어, 실리콘 질화물 재료)와 같은, 임의의 적합한 재료들을 포함할 수 있다. 일부 실시예들에서, 스페이서들(280)은 게이트 스택(이러한 예시적인 실시예에서, 게이트 유전체 층(250), 강유전체 층(255), 및 게이트 전극(260)을 포함함)을 형성하기 이전에 또는 게이트 스택을 형성한 이후에 형성될 수 있다. 일부 실시예들에서, 스페이서들(280)은, 예를 들어, RMG(replacement metal gate) 처리와 같은, 대체 게이트 처리를 돕는데 사용될 수 있다. 일부 실시예들에서, 스페이서들(280)은 스페이서 영역들에 다수의 재료 층들을 포함하는 다층 구조체를 가질 수 있다. 예를 들어, 예시적인 실시예에서, 다수의 수직 층들이 스페이서 영역(280)에 존재할 수 있어, 게이트 스택과 S/D 영역들 및/또는 콘택트들 각각 사이에 전기 절연 및/또는 유전체 재료의 다수의 층들이 존재한다. 또한, 도 3에 도시되는 구조체는, STI(shallow trench isolation) 재료와 같은, S/D 영역들의 외부 측들 상의 격리 재료들, 및 S/D 콘택트들의 외부 측들 상의 ILD(interlayer dielectric) 재료를 가질 수 있고, 이러한 STI 및 ILD 재료는, 스페이서(280) 재료에 적합한 것으로서 열거되는 재료들 중 하나와 같은, 임의의 적합한 재료를 포함할 수 있다. 도 3의 구조체에서 또한 볼 수 있는 바와 같이, 게이트 스택은 채널 영역(235) 위에 있고 게이트 길이는 Lg로서 표시된다. 일부 실시예들에서, 게이트 길이 Lg는, 최종 사용 또는 타겟 애플리케이션에 의존하여, 50 내지 150 nm(예를 들어, 100 nm 미만)일 수 있거나, 또는 임의의 다른 적합한 길이를 가질 수 있다.
도 2에서의 층들의 스택은 예시적인 목적들로 제공되고, 스택은 도 3의 트랜지스터 구조체에 존재할 수 있는 층들을 설명하는데 도움을 주도록 본 명세서에서 사용되지만, 일부 실시예들에서는, 스택에서의 하나 이상의 층이 도 3의 트랜지스터 구조체를 형성할 때 초기에 형성되지 않을 수 있다. 예를 들어, 일부 실시예들에서, 게이트 최초 또는 제거 게이트 프로세스 흐름이 도 3의 트랜지스터 구조체를 형성하는데 사용될 수 있고, 여기서 S/D 영역들(270)은 트랜지스터 게이트 스택(이러한 예시적인 경우에서, 게이트 유전체(250), 강유전체 층(255), 및 게이트 전극(260)을 포함함)을 형성하기 이전에 형성된다. 추가로, 일부 실시예들에서, 프로세스 흐름은, RMG 프로세스와 같은, 게이트 최종 및 대체 게이트 프로세스를 포함할 수 있고, 여기서 더미 게이트(예를 들어, 더미 게이트 산화물 및 더미 폴리-Si와 같은 더미 게이트 전극을 포함함)가 형성되고, 이러한 더미 게이트의 양쪽 측들에 인접하여 스페이서들(280)이 형성되고, 다음으로 더미 게이트 재료가 제거되고 도 3의 예시적인 구조체에 도시되는 게이트 스택으로 대체된다. 트랜지스터 제조 프로세스 흐름이 게이트-최초 흐름, 게이트-최종 흐름, 및/또는 대체 게이트 프로세스를 포함하는지에 관계없이, 임의의 이러한 트랜지스터 구조체는 본 명세서에 설명되는 바와 같이 게이트 스택에 강유전체 층(255)을 포함하는 것으로부터 혜택을 얻을 수 있다. 추가로, 예를 들어, 라인 상호 접속들의 백-엔드를 수행하는 것과 같은, 추가적인 처리가 하나 이상의 트랜지스터 디바이스의 형성을 완료하도록 수행될 수 있다. 게다가, 최종 사용 또는 타겟 애플리케이션에 의존하여, 본 명세서에 설명되는 퇴적 기법들(예를 들어, MOCVD, MBE, CVD, ALD, PVD, 스핀-온 처리) 중 하나 이상 및/또는 임의의 다른 적합한 재료 퇴적 또는 성장 기법들, 하나 이상의 습식 및/또는 건식 에칭 프로세스들 및/또는 임의의 다른 적합한 재료 제거 기법들, 평탄화 및/또는 연마 기법들, 임의의 적합한 패터닝 또는 리소그래피 기법들, 주입 또는 확산 또는 도핑 기법들 등을 사용하는 것과 같이, 도 3의 트랜지스터 구조체의 형성에 임의의 적합한 기법들이 사용될 수 있다. 따라서, 본 명세서에 설명되는 기법들은, 달리 언급되지 않는 한, 트랜지스터 제조의 임의의 구체적인 방법에 제한되도록 의도되는 것은 아니다.
도 4a 내지 도 4c는, 본 개시 내용의 일부 실시예들에 따라, 도 3의 예시적인 구조체와 유사하지만 상대적 변화들을 포함하는 예시적인 강유전체 기반 트랜지스터 구조체들을 도시한다. 베이스 층(230), 분극 전하 유도 층(240), S/D 영역들(270), S/D 콘택트들(272), 스페이서들(280) 등에 관한 이전의 관련 논의와 같은, 도 4a 내지 도 4c에서 유사한 도 3의 피처들에 관한 이전의 관련 논의는 이러한 피처들에 동일하게 적용된다. 본 개시 내용에 기초하여 이해되는 바와 같이, (도 3의 구조체에 비해) 도 4a 내지 도 4c의 예시적인 구조체들의 상대적 변화들은 게이트 스택 층들(게이트 유전체 층(250), 강유전체 층(255), 및 게이트 전극(260)) 중 하나 이상에 주로 관련된다는 점에 주목한다. 따라서, 도 4a 내지 도 4c에서의 게이트 스택 층들은, 게이트 유전체 층(250A), 강유전체 층(255A), 및 게이트 전극(260A) 등을 포함하는 도 4a와 같이 도시되는 바와 같이, 각각 A, B 또는 C로 표시된다. 본 개시 내용에 비추어 다수의 게이트 스택 구성들이 명백할 것이다.
도 4a는, 일부 실시예들에 따라, 도 3의 예시적인 강유전체 기반 트랜지스터의 게이트 유전체 층 및 게이트 전극 층들에 관련되는 구조적 변화들을 도시하도록 제공된다. 예를 들어, 도 4a에서 볼 수 있는 바와 같이, 게이트 유전체 층(250A)은 분극 전하 유도 층(240) 및 S/D 영역들(270) 상에 등각으로 형성되어, 게이트 유전체 층(250A)의 재료가 도시되는 바와 같은 구조체의 토포그래피를 추적한다. 이러한 예시적인 구조체에서, 게이트 유전체 층(250A)은 S/D 영역들(270)이 형성된 이후에 그리고 S/D 콘택트들(272)이 형성되기 이전에 블랭킷 퇴적되었을 수 있다. 따라서, 일부 실시예들에서, 게이트 유전체 층(또는 층의 재료)은 스페이서들(280) 아래에 존재할 수 있다. 또한, 도 4a의 예시적인 구조체는, 예시 목적들로, 도 3에서의 게이트 전극(260)의 것과 상이한 형상을 갖는 게이트 전극(260A)을 포함한다. 강유전체 층(255A)이 게이트 전극(260A)과 게이트 유전체(250A) 사이에 여전히 있다는 점에 주목한다. RF 스위치 애플리케이션들에서 사용되는 실시예들에 대해, 게이트 스택은 (예를 들어, 도 3에서의 경우와 같이) S/D 영역들 양자 모두로부터 동일한 거리일 수 있다; 그러나, 본 개시 내용이 이렇게 제한되도록 의도되는 것은 아니다. 일부 실시예들에서, 게이트 스택은, 최종 사용 또는 타겟 애플리케이션에 의존하여, 적어도 5, 10, 15, 20, 25, 50, 75 또는 100 nm, 또는 다른 적합한 최소 거리만큼 S/D 영역들 각각으로부터 분리될 수 있다. 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 게이트 스택과 S/D 영역들 각각 사이의 거리가 2DEG 구성들(232)의 길이들에 또한 영향을 줄 수 있다는 점에 주목한다.
도 4b 및 도 4c는, 일부 실시예들에 따라, 도 3의 예시적인 강유전체 기반 트랜지스터의 게이트 트렌치 엔지니어링에 관련되는 구조적 변화들을 도시하도록 제공된다. 예를 들어, 도 4b의 예시적인 구조체에서 볼 수 있는 바와 같이, 게이트 유전체 층(250B) 및 강유전체 층(255B) 양자 모두는 게이트 트렌치 영역(예를 들어, 스페이서들(280) 사이의 영역)의 측벽들 상에 형성되고, 2개의 층들(250B 및 255B)의 재료가 그 영역의 측벽들 상에 남는다. 달리 말하면, 이러한 예시적인 실시예에서, 게이트 유전체 층(250B) 및 강유전체 층(255B)은 게이트 전극(260B)과 스페이서들(280) 각각 사이에 있어, 게이트 전극(260B)이 더 이상 스페이서들(280)에 직접적으로 인접(또는 물리적으로 접촉)하지 않는다. 그러나, 이러한 예시적인 실시예에서, 스페이서들(280)은, 도시되는 바와 같이, 이제 개재 층들이 존재한다는 점을 제외하고는, 게이트 전극(260B)의 양쪽 측들에 여전히 인접한다. 도 4c의 예시적인 구조체에 도시되는 바와 같이, 강유전체 층(255C)은 게이트 트렌치 영역의 측벽들 상에 있지 않는데, 그 이유는, 예를 들어, 강유전체 층 재료(255C)가 도시되는 바와 같이 게이트 트렌치 영역의 바닥에만 형성될 수 있거나 또는 강유전체 층 재료가 게이트 트렌치 영역의 다른 영역들에 형성될 수 있지만 게이트 전극 재료(260C)를 퇴적하기 이전에 (예를 들어, 습식 및/또는 건식 에칭 처리를 사용하여) 후속하여 제거될 수 있기 때문이다. 달리 말하면, 이러한 예시적인 실시예에서, (강유전체 층(255C)이 아니라) 게이트 유전체 층(250C)이 게이트 전극(260C)과 스페이서들(280) 각각 사이에 있어, 게이트 전극(260C)이 더 이상 스페이서들(280)에 직접적으로 인접(또는 물리적으로 접촉)하지 않는다. 그러나, 이러한 예시적인 실시예에서, 스페이서들(280)은, 도시되는 바와 같이, 이제 개재 층이 존재한다는 점을 제외하고는, 게이트 전극(260C)의 양쪽 측들에 여전히 인접한다. 일부 실시예들에서, (도 3, 도 4a, 및 도 4c의 예시적인 구조체에서의 경우와 같이) 게이트 트렌치 영역의 측벽들 상에 강유전체 층을 갖지 않는 것이 유리할 수 있는데, 그 이유는, 예를 들어, 강유전체 층이 게이트와 S/D 영역들 각각 사이의 기생 커패시턴스에 기여할 수 있기 때문이다.
도 5a 및 도 5b는, 일부 실시예들에 따라, 도 4c의 예시적인 구조체에서 표시되는 A-A 점선 사각형 부분의 확대도들을 도시한다. 도시되는 바와 같이, A-A 점선 사각형 부분은 게이트 유전체(250), 강유전체 층(255), 및 게이트 전극(260)의 게이트 스택 층을 포함한다. 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 이러한 3개의 층들은 설명의 용이함을 위해 일반적으로 250, 255 및 260으로서 지칭될 것이지만, AA 점선 사각형 부분은 각각 층들 250A-C, 255A-C, 및 260A-C에 동일하게 적용된다는 점에 주목한다. 볼 수 있는 바와 같이, 도 5a는 트랜지스터 온 상태에 있는 게이트 스택 층들에 대응하고, 한편 도 5b는 트랜지스터 오프 상태에 있는 게이트 스택 층들에 대응한다. 본 개시 내용에 기초하여 이해될 수 있는 바와 같이, 트랜지스터가 온 상태에 있을 때(도 5a에 도시됨), 강유전체 층(255)은 제1 강유전체 상태에 있고(게이트 유전체 층(250)을 향해 하향 지향하는 화살표들로 표시됨), 그렇게 함으로써 상대적으로 더 낮은 임계 전압(VT,lo)에 영향을 준다. 추가로, 트랜지스터가 오프 상태에 있을 때(도 5b에 도시됨), 강유전체 층(255)은 제2 강유전체 상태에 있고(게이트 전극(260)을 향해 상향 지향하는 화살표들로 표시됨), 그렇게 함으로써 상대적으로 더 높은 임계 전압(VT,hi)에 영향을 주고, VT,hi는 VT,lo보다 더 크다. 일부 실시예들에서, 이러한 강유전체 상태 스위칭 영향은 본 명세서에 설명되는 혜택들을 제공한다. 일부 실시예들에서, 본 개시 내용에 비추어 명백하게 되는 바와 같이, VT,hi와 VT,lo에서의 차이는 적어도 (VT,hi - VT,lo): 0.5, 1, 1.5, 2, 2.5, 3, 3.5, 4, 4.5 또는 5V, 또는 임의의 다른 적합한 최소 값일 수 있다.
도 2, 도 3 및 도 4a 내지 도 4c를 참조하여 본 명세서에 설명되는 기법들 및 구조체들이 평면 구성을 갖는 강유전체 기반 트랜지스터에 주로 관련되지만, 이러한 기법들은 다양한 구성들의 트랜지스터들을 형성하는데 적용될 수 있다. 예를 들어, 일부 실시예들에서, 이러한 기법들은, 듀얼 게이트 구성, 트라이 게이트 구성, 또는 GAA(gate-all-around) 구성(예를 들어, 하나 이상의 나노와이어 또는 나노리본을 포함함)과 같은, 비-평면 구성을 갖는 트랜지스터들을 형성하는데 사용될 수 있다. 추가로, 이러한 기법들은, 몇몇 예들을 거명하자면, MOSFET들(metal-oxide-semiconductor field-effect transistors), TFET들(tunnel FETs), HEMT들(high electron mobility transistors)과 같은, 다양한 상이한 트랜지스터 타입들에 혜택을 주는데 또한 적용될 수 있다. 추가로 여전히, 이러한 기법들은 사용되는 트랜지스터 도핑 스킴들에 관계없이 적용될 수 있다. 예를 들어, MOSFET 구성의 경우, 채널 영역은, n-타입 도핑된 S/D 재료 및 p-타입 도핑된 채널 재료를 포함하는 NMOS(n-channel MOSFET) 구성, 또는 p-타입 도핑된 S/D 재료 및 n-타입 도핑된 채널 재료를 포함하는 PMOS(p-channel MOSFET) 구성과 같이, 인접한 S/D 영역들과 반대인 타입으로 도핑될 수 있다. TFET 구성의 경우, S/D 영역들은 반대 타입으로 도핑될 수 있고(하나는 n-타입 도핑되고 다른 하나는 p-타입 도핑됨), 채널 재료는 최소한으로 도핑되거나 또는 도핑되지 않을 수/진성이 될 수(undoped/intrinsic) 있다. 이러한 기법들은, 예를 들어, CMOS(complementary MOS) 디바이스에 포함되는 NMOS 및 PMOS 트랜지스터들 중 하나 또는 양자 모두와 같은, 상보형 디바이스에 포함되는 n-채널 및 p-채널 트랜지스터들 중 하나 또는 양자 모두에 혜택을 주도록 사용될 수 있다는 점에 추가로 주목한다. 따라서, 본 명세서에 설명되는 기법들은, 달리 언급되지 않는 한, 임의의 특정 트랜지스터 구성에 제한되도록 의도되는 것은 아니다. 본 개시 내용에 비추어 다수의 변화들 및 구성들이 명백할 것이다.
강유전체 층의 혜택들
일부 실시예들에서, 본 명세서에 설명되는 강유전체 기반 트랜지스터 구조체들은 RF 스위치 트랜지스터로서 사용될 수 있다. 이러한 실시예들에서, RF 신호가 트랜지스터의 드레인에 입력되고, 출력 신호는 트랜지스터 소스를 통해 진행되고, 그 역도 마찬가지이다. 트랜지스터 채널 층(또는 베이스 층(230))이 GaN을 포함하는 예시적인 실시예에서, 강유전체 기반 GaN RF 스위치 트랜지스터는 비-강유전체 기반 GaN RF 스위치 트랜지스터(강유전체 층이 게이트 스택에 존재하지 않음)에 비교되어 본 명세서에 설명되는 바와 같이 게이트 스택에 강유전체 층을 포함하는 혜택들을 보여줄 수 있다. 트랜지스터 온 상태에 대한 전압 공급 또는 게이트 전압(Vg,on)이 2.5V이고, 트랜지스터 오프 상태에서의 임계 전압(VT)(VT,off)이 2V이고, 트랜지스터 온 상태에서의 VT가 VT,on으로서 표시되고, 온 상태에서의 저항이 Ron으로서 표현되고, 비교되는 예시적인 RF 스위치 디바이스들에 대한 스택에 있는 트랜지스터들의 수가 3개인 예시적인 경우에, 다음의 표가 적용된다:
Figure 112018086715493-pct00001
위 표 비교에 의해 이해될 수 있는 바와 같이, 각각의 RF 스위치 트랜지스터의 게이트 스택에 강유전체 층을 포함하는 것은, 본 명세서에 설명되는 바와 같이, 그 밖의 모든 것이 동일하면, Ron에서의 대략 75% 감소를 초래한다는 점을 예시적인 경우가 나타낸다. 추가로, Ron에서의 75% 감소는 트랜지스터 오프 상태 동안 취급될 수 있는 최대 RF 전력을 희생시키지 않고 달성되고, 그 이유는 이러한 예시적인 경우에서의 VT,off는 예시적인 트랜지스터들 양자 모두에 대해 2V이기 때문이다. 게다가, 본 명세서에 설명되는 바와 같이 강유전체 기반 RF 스위치 트랜지스터를 사용하여 달성되는 Ron에서의 공칭 감소는 RF 스위치 디바이스를 위한 스택에 포함되는 트랜지스터들의 수만큼 비례하여 증가된다. 이것은 트랜지스터 온과 오프 상태들 사이에 강유전체 층에서 발생하는 강유전체 스위칭(도 5a 및 도 5b를 참조하여 설명됨)으로 인해 가능하고, 그렇게 함으로써 VT,on보다 상대적으로 더 높은 VT,off에 영향을 주어, 이러한 강유전체 기반 RF 스위치 트랜지스터들에 대해 VT,off = VT,hi 및 VT,on = VT,lo이다. 본 명세서에서 설명되는 기법들 및 구조체의 다수의 혜택들이 본 개시 내용에 비추어 명백할 것이다.
예시적인 시스템
도 6은, 일부 실시예들에 따라, 본 명세서에 개시되는 기법들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템(1000)을 도시한다. 볼 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는, 이에 제한되는 것은 아니지만, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는 다수의 컴포넌트들을 포함할 수 있고, 이들 각각은 물리적으로 그리고 전기적으로 마더보드(1002)에 연결되거나, 그렇지 않으면 그 내에 집적될 수 있다. 인식될 바와 같이, 마더보드(1002)는, 예를 들어, 시스템(1000)의 메인 보드, 메인 보드 상에 장착되는 도터보드, 또는 유일한 보드 등, 임의의 인쇄 회로 보드일 수 있다.
그 애플리케이션들에 의존하여, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 또는 전기적으로 연결될 수 있거나 그렇지 않을 수 있는 하나 이상의 다른 컴포넌트를 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비-휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 스토리지 디바이스를 포함할 수 있다. 컴퓨팅 시스템(1000)에 포함되는 컴포넌트들 중 임의의 것은 예시적인 실시예에 따라 개시되는 기법들을 사용하여 형성되는 하나 이상의 집적 회로 구조체 또는 디바이스를 포함할 수 있다. 일부 실시예들에서, 다수의 기능들이 하나 이상의 칩에 집적될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 그렇지 않으면 이에 집적될 수 있다는 점에 주목한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)에 그리고 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 연관되는 디바이스들이 어떠한 배선들도 포함하지 않는다는 점을 암시하는 것은 아니다. 통신 칩(1006)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 이들의 파생어들 뿐만 아니라, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등 같은 장거리 무선 통신에 전용될 수 있다. 일부 실시예들에서, 통신 칩(1006)은 본 명세서에 다양하게 설명되는 바와 같이 하나 이상의 RF 스위치 트랜지스터를 포함할 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징되는 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는, 본 명세서에서 다양하게 설명되는 바와 같이, 개시되는 기법들을 사용하여 형성되는 하나 이상의 집적 회로 구조체 또는 디바이스로 구현되는 온보드 회로를 포함한다. "프로세서(processor)"라는 용어는, 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(1006)은 통신 칩(1006) 내에 패키징되는 집적 회로 다이를 또한 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 설명되는 바와 같은 개시되는 기법들을 사용하여 형성되는 하나 이상의 집적 회로 구조체 또는 디바이스를 포함한다. 본 개시 내용에 비추어 이해되는 바와 같이, (예를 들어, 임의의 칩들(1006)의 기능성이, 별도의 통신 칩들을 갖기 보다는, 프로세서(1004)에 집적되는 경우) 멀티-표준 무선 능력이 프로세서(1004)에 직접 집적될 수 있다는 점에 주목한다. 프로세서(1004)가 이러한 무선 능력을 갖는 칩 셋일 수 있다는 점에 추가로 주목한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩 셋이 그 내에 집적되는 다수의 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는, 본 명세서에서 다양하게 설명되는 바와 같이, 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 개시되는 기법들을 사용하여 형성되는 하나 이상의 집적 회로 구조체 및 디바이스를 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가의 예시적인 실시예들
다음의 예들은 추가의 실시예들에 관한 것이고, 이들로부터 다수의 치환들 및 구성들이 명백할 것이다.
예 1은 트랜지스터이고, 이는, 게이트 유전체 층, 강유전체 층, 및 게이트 전극을 포함하는 게이트 스택- 강유전체 층은 게이트 유전체 층과 게이트 전극 사이에 있고, 강유전체 층은 강유전체 재료를 포함함 -; 게이트 스택의 양쪽 측들 모두에 인접하는 스페이서들; 게이트 스택 아래의 채널 영역- 게이트 유전체 층은 채널 영역과 강유전체 층 사이에 있음 -; 및 채널 영역에 인접하는 S/D(source and drain) 영역들을 포함한다.
예 2는 예 1의 주제를 포함하고, 채널 영역은 III-V족 반도체 재료를 포함한다.
예 3은 예들 1 내지 2 중 임의의 것의 주제를 포함하고, 채널 영역은 갈륨 및 질소를 포함한다.
예 4는 예들 1 내지 3 중 임의의 것의 주제를 포함하고, 채널 영역과 게이트 유전체 층 사이의 분극 전하 유도 층을 추가로 포함한다.
예 5는 예 4의 주제를 포함하고, 분극 전하 유도 층은 알루미늄 및 질소를 포함한다.
예 6은 예들 1 내지 5 중 임의의 것으 주제를 포함하고, S/D 영역들은 인듐 및 질소를 포함한다.
예 7은 예들 1 내지 6 중 임의의 것의 주제를 포함하고, S/D 영역들의 재료는 n-타입 도핑된다.
예 8은 예들 1 내지 7 중 임의의 것의 주제를 포함하고, 강유전체 재료는 HfxZryO를 포함한다.
예 9는 예들 1 내지 8 중 임의의 것의 주제를 포함하고, 강유전체 재료는 PbZrO3, PbTiO3, PbZrxTi1 - xO3, BaxSr1 - xTiO3, SrBi2Ta2O9, BiLa4Ti3O12, BaMgF4, Bi4Ti3O12, 및 Pb5Ge3O11 중 적어도 하나를 포함한다.
예 10은 예들 1 내지 9 중 임의의 것의 주제를 포함하고, 강유전체 층은 게이트 유전체 층과 게이트 전극 사이의 5 내지 20 nm의 두께를 갖는다.
예 11은 예들 1 내지 10 중 임의의 것의 주제를 포함하고, 강유전체 층은 게이트 전극과 스페이서들 각각 사이에 있다.
예 12는 예들 1 내지 10 중 임의의 것의 주제를 포함하고, 강유전체 층이 게이트 전극과 스페이서들 중 어느 하나의 사이에는 없다.
예 13은 예들 1 내지 12 중 임의의 것의 주제를 포함하고, 게이트 유전체 층은 S/D 영역들 각각의 적어도 일부분 위에 있다.
예 14는 예들 1 내지 13 중 임의의 것의 주제를 포함하고, 트랜지스터는 평면 구성을 갖는다.
예 15는 예들 1 내지 13 중 임의의 것의 주제를 포함하고, 트랜지스터는 비-평면 구성을 갖는다.
예 16은 예들 1 내지 15 중 임의의 것의 주제를 포함하는 RF(radio frequency) 스위치 디바이스이다.
예 17은 예들 1 내지 16 중 임의의 것의 주제를 포함하는 컴퓨팅 시스템이다.
예 18은 RF(radio frequency) 스위치 트랜지스터이고, 이는, 게이트 유전체 층, 강유전체 층, 및 게이트 전극을 포함하는 게이트 스택- 강유전체 층은 게이트 유전체 층과 게이트 전극 사이에 있고, 강유전체 층은 강유전체 재료를 포함함 -; 게이트 스택의 양쪽 측들 모두에 인접하는 스페이서들; 게이트 스택 아래의 채널 영역- 채널 영역은 III-V족 반도체 재료를 포함하고, 게이트 유전체 층은 채널 영역과 강유전체 층 사이에 있음 -; 채널 영역과 게이트 스택 사이의 분극 전하 유도 층; 및 채널 영역에 인접하는 S/D(source and drain) 영역들을 포함한다.
예 19는 예 18의 주제를 포함하고, 채널 영역은 갈륨 및 질소를 포함한다.
예 20은 예들 18 내지 19 중 임의의 것의 주제를 포함하고, 분극 전하 유도 층은 알루미늄 및 질소를 포함한다.
예 21은 예들 18 내지 20 중 임의의 것의 주제를 포함하고, S/D 영역들은 인듐 및 질소를 포함한다.
예 22는 예들 18 내지 21 중 임의의 것의 주제를 포함하고, S/D 영역들의 재료는 n-타입 도핑된다.
예 23은 예들 18 내지 22 중 임의의 것의 주제를 포함하고, 강유전체 재료는 HfxZryO를 포함한다.
예 24는 예들 18 내지 23 중 임의의 것의 주제를 포함하고, 강유전체 재료는 PbZrO3, PbTiO3, PbZrxTi1 - xO3, BaxSr1 - xTiO3, SrBi2Ta2O9, BiLa4Ti3O12, BaMgF4, Bi4Ti3O12, 및 Pb5Ge3O11 중 적어도 하나를 포함한다.
예 25는 예들 18 내지 24 중 임의의 것의 주제를 포함하고, 강유전체 층은 게이트 유전체 층과 게이트 전극 사이의 5 내지 20 nm의 두께를 갖는다.
예 26은 예들 18 내지 25 중 임의의 것의 주제를 포함하고, 강유전체 층은 게이트 전극과 스페이서들 각각 사이에 있다.
예 27은 예들 18 내지 25 중 임의의 것의 주제를 포함하고, 강유전체 층이 게이트 전극과 스페이서들 중 어느 하나의 사이에는 없다.
예 28은 예들 18 내지 27 중 임의의 것의 주제를 포함하고, 게이트 유전체 층은 S/D 영역들 각각의 적어도 일부분 위에 있다.
예 29는 예들 18 내지 28 중 임의의 것의 주제를 포함하고, 트랜지스터는 평면 구성을 갖는다.
예 30은 예들 18 내지 28 중 임의의 것의 주제를 포함하고, 트랜지스터는 비-평면 구성을 갖는다.
예 31은 예들 18 내지 30 중 임의의 것의 주제를 포함하는 컴퓨팅 시스템이다.
예 32는 트랜지스터를 형성하는 방법이고, 이러한 방법은, 채널 영역 위에 게이트 유전체 층을 형성하는 단계; 게이트 유전체 층 위에 강유전체 층을 형성하는 단계- 강유전체 층은 강유전체 재료를 포함하고, 게이트 유전체 층은 채널 영역과 강유전체 층 사이에 있음 -; 강유전체 층 위에 게이트 전극을 형성하는 단계- 강유전체 층은 게이트 전극과 게이트 유전체 층 사이에 있음 -; 게이트 스택의 양쪽 측들 모두에 인접하는 스페이서들을 형성하는 단계; 및 채널 영역에 인접하는 S/D(source and drain) 영역들을 형성하는 단계를 포함한다.
예 33은 예 32의 주제를 포함하고, 강유전체 층을 형성하는 단계는 ALD(atomic layer deposition) 프로세스를 사용하여 강유전체 재료를 퇴적하는 단계를 포함한다.
예 34는 예들 32 내지 33 중 임의의 것의 주제를 포함하고, 채널 영역은 III-V족 반도체 재료를 포함한다.
예 35는 예들 32 내지 34 중 임의의 것의 주제를 포함하고, 채널 영역은 갈륨 및 질소를 포함한다.
예 36은 예들 32 내지 35 중 임의의 것의 주제를 포함하고, 채널 영역과 게이트 유전체 층 사이의 분극 전하 유도 층을 형성하는 단계를 추가로 포함한다.
예 37은 예 36의 주제를 포함하고, 분극 전하 유도 층은 알루미늄 및 질소를 포함한다.
예 38은 예들 32 내지 37 중 임의의 것의 주제를 포함하고, S/D 영역들은 인듐 및 질소를 포함한다.
예 39는 예들 32 내지 38 중 임의의 것의 주제를 포함하고, S/D 영역들의 재료는 n-타입 도핑된다.
예 40은 예들 32 내지 39 중 임의의 것의 주제를 포함하고, 강유전체 재료는 HfxZryO를 포함한다.
예 41은 예들 32 내지 40 중 임의의 것의 주제를 포함하고, 강유전체 재료는 PbZrO3, PbTiO3, PbZrxTi1 - xO3, BaxSr1 - xTiO3, SrBi2Ta2O9, BiLa4Ti3O12, BaMgF4, Bi4Ti3O12, 및 Pb5Ge3O11 중 적어도 하나를 포함한다.
예 42는 예들 32 내지 41 중 임의의 것의 주제를 포함하고, 강유전체 층은 게이트 유전체 층과 게이트 전극 사이의 5 내지 20 nm의 두께를 갖는다.
예 43은 예들 32 내지 42 중 임의의 것의 주제를 포함하고, 강유전체 층은 게이트 전극과 스페이서들 각각 사이에 있다.
예 44는 예들 32 내지 42 중 임의의 것의 주제를 포함하고, 강유전체 층이 게이트 전극과 스페이서들 중 어느 하나의 사이에는 없다.
예 45는 예들 32 내지 44 중 임의의 것의 주제를 포함하고, 게이트 유전체 층은 S/D 영역들 각각의 적어도 일부분 위에 있다.
예 46은 예들 32 내지 45 중 임의의 것의 주제를 포함하고, 트랜지스터는 RF(radio frequency) 스위치 트랜지스터이다.
예시적인 실시예들의 전술한 설명은 예시 및 설명의 목적들로 제시되었다. 이는 철저한 것이 되도록 또는 본 개시 내용을 개시되는 정확한 형태들로 제한하도록 의도되는 것은 아니다. 본 개시 내용에 비추어 많은 수정들 및 변화들이 가능하다. 본 개시 내용의 범위는 이러한 상세한 설명에 의해서가 아니라, 오히려 본 명세서에 첨부되는 청구항들에 의해 제한된다는 점이 의도된다. 본 출원에 대해 우선권을 주장하는 미래에 출원되는 출원들이 상이한 방식으로 개시되는 주제를 청구할 수 있고, 본 명세서에서 다양하게 개시되거나 또는 달리 입증되는 하나 이상의 제한의 임의의 세트를 일반적으로 포함할 수 있다.

Claims (25)

  1. 집적 회로 구조체로서,
    게이트 유전체 층 위의 게이트 전극 - 상기 게이트 전극은 바닥 및 측벽들을 갖고, 상기 게이트 전극은 금속을 포함함 -;
    상기 게이트 전극의 바닥과 상기 게이트 유전체 층 사이에 바로 있는 강유전체 층 - 상기 강유전체 층은 또한 상기 게이트 전극의 측벽들 상에 바로 있음 -;
    베이스 층 - 상기 게이트 유전체 층은 상기 베이스 층 위에 있음 -; 및
    상기 베이스 층 상의 전하 유도 분극 층을 포함하고,
    상기 게이트 유전체 층은 상기 전하 유도 분극 층 상에 있고, 상기 게이트 전극의 상기 바닥과 상기 강유전체 층 사이의 인터페이스는 평면이고, 상기 강유전체 층과 상기 게이트 유전체 층 사이의 인터페이스는 평면이고, 상기 전하 유도 분극 층과 상기 베이스 층 사이의 인터페이스는 평면이고, 상기 인터페이스들은 서로 평행한, 집적 회로 구조체.
  2. 삭제
  3. 제1항에 있어서,
    상기 베이스 층은 Si, Ge, SiGe, SiC, GaAs, InGaAs, GaN, 및 InGaN으로 구성되는 그룹으로부터 선택되는 재료를 포함하는, 집적 회로 구조체.
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트 유전체 층은 또한 상기 게이트 전극의 측벽들 상에 바로 있는 상기 강유전체 층의 부분들을 따라서 있는, 집적 회로 구조체.
  6. 제1항에 있어서,
    상기 게이트 전극의 제1 측의 제1 스페이서; 및
    상기 게이트 전극의 제2 측의 제2 스페이서를 더 포함하고, 상기 제2 측은 상기 제1 측과 대향하는, 집적 회로 구조체.
  7. 제1항에 있어서,
    상기 게이트 유전체 층은 상기 강유전체 층을 넘어 측방향으로 연장되지 않는, 집적 회로 구조체.
  8. 제1항, 제3항, 그리고 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 강유전체 층은 1 나노미터와 20 나노미터 사이의 두께를 갖는, 집적 회로 구조체.
  9. 제1항, 제3항, 그리고 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 게이트 유전체 층은 0.1 나노미터와 10 나노미터 사이의 두께를 갖는, 집적 회로 구조체.
  10. 제1항, 제3항, 그리고 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 게이트 전극, 게이트 유전체 층, 및 강유전체 층을 포함하는 MOS(metal-oxide-semiconductor) 트랜지스터를 더 포함하는, 집적 회로 구조체.
  11. 집적 회로 구조체로서,
    게이트 유전체 층, 강유전체 층, 및 게이트 전극을 포함하는 게이트 구조체 - 상기 강유전체 층은 상기 게이트 유전체 층과 상기 게이트 전극 사이에 있고, 상기 게이트 유전체 층은 하나 이상의 유전체를 포함하고, 상기 강유전체 층은 하나 이상의 강유전체 재료를 포함하고, 상기 게이트 전극은 하나 이상의 금속을 포함함 -;
    제1 스페이서 및 제2 스페이서 - 상기 게이트 전극의 적어도 부분은 상기 제1 스페이서와 상기 제2 스페이서 사이에 있고, 상기 제1 스페이서 및 상기 제2 스페이서는 하나 이상의 유전체를 포함함 -;
    상기 게이트 구조체 아래의 베이스 층 - 상기 베이스 층은 하나 이상의 반도체 재료를 포함함 -;
    소스 영역 및 드레인 영역 - 상기 베이스 층의 적어도 부분은 상기 소스 영역과 드레인 영역 사이에 있고, 상기 소스 영역 및 드레인 영역은 하나 이상의 반도체 재료를 포함함 -; 및
    상기 베이스 층과 상기 게이트 구조체 사이의 분극 전하 유도 층을 포함하고,
    상기 분극 전하 유도 층은 알루미늄 및 질소를 포함하고, 상기 강유전체 층은 상기 게이트 전극의 바닥 표면과 상기 게이트 유전체 층의 바로 사이에 있고, 상기 강유전체 층의 제1 부분은 상기 게이트 전극과 상기 제1 스페이서 사이에 있고, 상기 강유전체 층의 제2 부분은 상기 게이트 전극과 상기 제2 스페이서 사이에 있도록, 상기 강유전체 층이 상기 게이트 전극의 측벽들 바로 위에 있고, 상기 게이트 전극의 상기 바닥과 상기 강유전체 층 사이의 인터페이스는 평면이고, 상기 강유전체 층과 상기 게이트 유전체 층 사이의 인터페이스는 평면이고, 상기 분극 전하 유도 층과 상기 베이스 층 사이의 인터페이스는 평면이고, 상기 인터페이스들은 서로 평행한, 집적 회로 구조체.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서,
    상기 게이트 유전체 층은 상기 강유전체 층을 넘어 측방향으로 연장되지 않는, 집적 회로 구조체.
  15. 제11항에 있어서,
    상기 베이스 층에 포함되는 하나 이상의 반도체 재료는 Si, Ge, SiGe, SiC, GaAs, InGaAs, GaN, 또는 InGaN 중 하나 이상을 포함하는, 집적 회로 구조체.
  16. 제11항에 있어서,
    상기 베이스 층에 포함되는 하나 이상의 반도체 재료는 갈륨, 인듐, 또는 알루미늄 중 하나 이상과 질소를 포함하는, 집적 회로 구조체.
  17. 삭제
  18. 제11항, 그리고 제14항 내지 제16항 중 어느 한 항에 있어서,
    적어도 상기 게이트 구조체, 상기 베이스 층, 상기 소스 영역, 및 상기 드레인 영역을 포함하는 트랜지스터를 더 포함하는, 집적 회로 구조체.
  19. 제18항에 있어서,
    상기 트랜지스터는 finFET 구성을 갖는, 집적 회로 구조체.
  20. 제18항에 있어서,
    상기 트랜지스터는 게이트 올 어라운드(gate-all-around) 구성을 갖는, 집적 회로 구조체.
  21. 삭제
  22. 삭제
  23. 삭제
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  25. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230155700A (ko) 2022-05-04 2023-11-13 경희대학교 산학협력단 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017111888A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Envelope-tracking control techniques for highly-efficient rf power amplifiers
CN109104880B (zh) 2016-04-01 2022-10-11 英特尔公司 用于增强的开状态和关状态性能的带有阈值电压切换的基于铁电的场效应晶体管
US11640995B2 (en) * 2017-06-20 2023-05-02 Intel Corporation Ferroelectric field effect transistors (FeFETs) having band-engineered interface layer
US10868132B2 (en) * 2017-09-18 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells with header/footer switch including negative capacitance
US11545586B2 (en) 2017-09-29 2023-01-03 Intel Corporation Group III-nitride Schottky diode
WO2019066974A1 (en) * 2017-09-29 2019-04-04 Intel Corporation GROUP III NITRIDE ANTENNA DIODES
US11289509B2 (en) * 2017-09-29 2022-03-29 Intel Corporation Double-gated ferroelectric field-effect transistor
US11302808B2 (en) * 2017-12-29 2022-04-12 Intel Corporation III-V transistors with resistive gate contacts
CN108346704B (zh) * 2018-02-01 2021-04-09 惠科股份有限公司 薄膜晶体管及其制造方法
CN108400165A (zh) * 2018-03-22 2018-08-14 武汉大学 低功耗氮化镓基负电容场效应晶体管及制备方法
KR102494684B1 (ko) * 2018-05-10 2023-02-02 에스케이하이닉스 주식회사 강유전성 반도체 소자 및 이의 제조 방법
US10714582B2 (en) * 2018-06-07 2020-07-14 Qualcomm Incorporated Controlling dimensions of a negative capacitance layer of a gate stack of a field-effect transistor (FET) to increase power density
KR102606923B1 (ko) * 2018-06-21 2023-11-27 삼성디스플레이 주식회사 표시장치
US10879238B2 (en) * 2018-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance finFET and method of fabricating thereof
US11489061B2 (en) * 2018-09-24 2022-11-01 Intel Corporation Integrated programmable gate radio frequency (RF) switch
US11469323B2 (en) 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction
US10847623B2 (en) * 2018-09-26 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with ferroelectric aluminum nitride
US10707347B2 (en) * 2018-10-22 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor with a negative capacitance and a method of creating the same
US11522080B2 (en) * 2018-11-07 2022-12-06 Cornell University High-voltage p-channel FET based on III-nitride heterostructures
US11757027B2 (en) * 2018-12-13 2023-09-12 Intel Corporation E-D mode 2DEG FET with gate spacer to locally tune VT and improve breakdown
CN109980014B (zh) * 2019-03-26 2023-04-18 湘潭大学 一种后栅极铁电栅场效应晶体管及其制备方法
KR20210002369A (ko) * 2019-06-24 2021-01-08 삼성전자주식회사 반도체 소자
US11018256B2 (en) * 2019-08-23 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Selective internal gate structure for ferroelectric semiconductor devices
KR102662942B1 (ko) * 2019-11-11 2024-05-07 한국전자통신연구원 반도체 소자 및 이의 제조 방법
KR102305342B1 (ko) * 2019-11-14 2021-09-24 울산과학기술원 2차원 강유전성 물질을 이용한 비휘발성 3진 메모리 소자 및 이의 제조 방법
CN110993478A (zh) * 2019-12-18 2020-04-10 北京北方华创微电子装备有限公司 脉冲电源控制电路及半导体加工设备
DE102021108615A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Erhöhter source/drain-oxidhalbleiterdünnfilmtransistor und verfahren zur herstellung davon
US20210399136A1 (en) * 2020-06-18 2021-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US12051749B2 (en) * 2020-06-23 2024-07-30 Taiwan Semiconductor Manufacturing Company Limited Interfacial dual passivation layer for a ferroelectric device and methods of forming the same
US20210408013A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device structure and manufacturing method thereof
US20220109441A1 (en) * 2020-10-01 2022-04-07 Qualcomm Incorporated High performance switches with non-volatile adjustable threshold voltage
CN113241370B (zh) * 2021-05-08 2022-07-12 西安电子科技大学 基于铁电掺杂的隧穿场效应晶体管及其制备方法
KR20230041633A (ko) * 2021-09-17 2023-03-24 삼성전자주식회사 반도체 소자 및 이를 포함하는 전자 장치
CN114093927B (zh) * 2021-11-11 2024-09-24 西安电子科技大学杭州研究院 基于铁电掺杂的互补场效应晶体管及其制作方法
CN116207144B (zh) * 2023-01-19 2024-02-02 西安电子科技大学 一种铁电伪装晶体管及其安全电路的读写方式

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283960A (ja) * 2005-04-26 2009-12-03 Sharp Corp 電界効果型トランジスタ
WO2016024960A1 (en) * 2014-08-13 2016-02-18 Intel Corporation Self-aligned gate last iii-n transistors

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0141160B1 (ko) 1995-03-22 1998-06-01 김광호 강유전체 메모리 장치 및 그 제조방법
KR100452632B1 (ko) 2001-12-29 2004-10-14 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US7186380B2 (en) * 2002-07-01 2007-03-06 Hewlett-Packard Development Company, L.P. Transistor and sensors made from molecular materials with electric dipoles
US6995025B2 (en) 2004-06-21 2006-02-07 Sharp Laboratories Of America, Inc. Asymmetrical programming ferroelectric memory transistor
US9190494B2 (en) 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
DE102012205977B4 (de) * 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren
KR101348937B1 (ko) * 2012-08-17 2014-01-09 한국과학기술연구원 산화물 전자소자 및 그 제조방법
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
JP5902111B2 (ja) * 2013-03-06 2016-04-13 株式会社東芝 半導体記憶装置
GB2523173A (en) 2014-02-17 2015-08-19 Nokia Technologies Oy An apparatus and associated methods
CN106030809B (zh) * 2014-03-25 2019-12-31 英特尔公司 具有提供陡峭的亚阈值摆幅的外延层的iii-n晶体管
US9391162B2 (en) * 2014-04-04 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel MOSFET with ferroelectric gate stack
KR102162733B1 (ko) 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US9299799B2 (en) * 2014-06-10 2016-03-29 International Business Machines Corporation Semiconductor devices containing an epitaxial perovskite/doped strontium titanate structure
US9293556B2 (en) * 2014-07-29 2016-03-22 Globalfoundries Inc. Semiconductor structure including a ferroelectric transistor and method for the formation thereof
US9978868B2 (en) * 2015-11-16 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance field effect transistor with charged dielectric material
CN109104880B (zh) 2016-04-01 2022-10-11 英特尔公司 用于增强的开状态和关状态性能的带有阈值电压切换的基于铁电的场效应晶体管
US10741678B2 (en) * 2017-10-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11469323B2 (en) 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283960A (ja) * 2005-04-26 2009-12-03 Sharp Corp 電界効果型トランジスタ
WO2016024960A1 (en) * 2014-08-13 2016-02-18 Intel Corporation Self-aligned gate last iii-n transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230155700A (ko) 2022-05-04 2023-11-13 경희대학교 산학협력단 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법

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