KR20230083216A - 비평면형 트랜지스터의 리세스된 내부 게이트 스페이서 및 부분적 대체 채널 - Google Patents

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프라샨트 마즈히
글렌 글라스
아난드 머시
루샤브 샤
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Abstract

반도체 구조는 반도체 재료를 포함하는 바디(body), 및 바디를 적어도 부분적으로 둘러싸는 게이트 구조를 포함한다. 반도체 구조는 소스 영역 및 드레인 영역을 더 포함하며, 바디는 소스 영역과 드레인 영역 사이에서 측방향으로 연장된다. 바디는 제1 및 제2 팁 영역(tip region) 사이의 중간 영역을 갖는다. 일 예에서, 소스 영역은 바디의 제1 팁 영역을 적어도 부분적으로 둘러싸고/싸거나, 드레인 영역은 바디의 제2 팁 영역을 적어도 부분적으로 둘러싼다. 다른 예에서, 바디는 코어 구조, 및 코어 구조와 조성이 상이한 주변 구조(예를 들어, 바디의 중간 영역에서 코어 구조를 둘러싸는 클래딩(cladding) 또는 층)를 포함한다. 바디는 예를 들어 나노리본, 나노시트, 또는 나노와이어 또는 게이트 올 어라운드 디바이스(gate-all-around device) 또는 포크시트 디바이스(forksheet device)일 수 있다.

Description

비평면형 트랜지스터의 리세스된 내부 게이트 스페이서 및 부분적 대체 채널{RECESSED INNER GATE SPACERS AND PARTIAL REPLACEMENT CHANNEL IN NON-PLANAR TRANSISTORS}
반도체 디바이스는 실리콘(Si), 게르마늄(Ge), 갈륨 비소(GaAs) 및 인화인듐(InP)과 같은 반도체 재료의 전자적 특성을 이용하는 전자 부품이다. 전계 효과 트랜지스터(FET: field-effect transistor)는 게이트, 소스 및 드레인이라는 3개의 단자를 포함하는 반도체 디바이스이다. FET는 게이트에 의해 인가된 전기장을 사용하여 소스와 드레인 사이에서 전하 캐리어(예를 들어, 전자 또는 정공)가 흐르는 채널의 전기 전도도를 제어한다. 전하 캐리어가 전자인 경우 FET는 n채널 디바이스로 지칭되며, 전하 캐리어가 정공인 경우 FET는 p채널 디바이스로 지칭된다. 일부 FET는 트랜지스터를 바이어스하는 데 사용될 수 있는 바디(body) 또는 기판으로 불리우는 네 번째 단자를 갖는다. 또한, 금속 산화물 반도체 FET(MOSFET: metal-oxide-semiconductor FET)는 게이트와 채널 사이에 게이트 유전체를 포함한다. MOSFET은 금속 절연체 반도체 FET(MISFET: metal-insulator-semiconductor FET) 또는 절연 게이트 FET(IGFET: insulated-gate FET)이라고도 한다. 상보성 MOS(CMOS: complementary MOS) 구조는 p채널 MOSFET(PMOS) 및 n채널 MOSFET(NMOS) 디바이스의 조합을 사용하여 논리 게이트 및 기타 디지털 회로를 구현한다.
FinFET은 반도체 재료의 얇은 스트립(strip)(일반적으로 핀(fin)이라고 함) 주위에 구축된 MOSFET 트랜지스터이다. FinFET 디바이스의 전도성 채널은 게이트 유전체에 인접한 핀의 외측 부분 상에 있다. 구체적으로, 전류는 핀의 상부(기판 표면에 평행한 측면)를 따라 그리고 핀의 양쪽 측벽(기판 표면에 수직인 측면)을 따라/양쪽 측벽내에서 흐른다. 이러한 구성의 전도성 채널은 핀의 3개의 서로 다른 평면 영역(예를 들어, 상단 및 2개의 측면)을 포함하기 때문에 이러한 FinFET 설계는 종종 3중 게이트 트랜지스터로 지칭된다. 나노리본 트랜지스터(종종, 게이트 올 어라운드(GAA: gate-all-around) 또는 나노와이어 트랜지스터로 지칭됨)는 핀 기반 트랜지스터와 유사하게 구성되지만, 핀(fin) 형상의 채널 영역 대신 하나 이상의 나노리본 또는 나노와이어가 소스와 드레인 영역 사이에서 연장된다. 나노리본 트랜지스터에서, 게이트 재료는 각 나노리본을 둘러싼다(이러한 이유로 게이트 올 어라운드임).
도 1a, 도 1b, 도 1c 및 도 1d는 본 개시의 일 실시예에 따른 비평면형 디바이스(non-planar device)의 다양한 사시도 및 단면도를 도시하며, 여기서 이 비평면형 디바이스의 내부 게이트 스페이서(inner gate spacer)는 리세스되어(recessed), 비평면형 디바이스의 소스 영역 및 드레인 영역이 비평면형 디바이스의 채널 바디의 각각의 팁 영역(tip region)을 여러 측면에서 적어도 부분적으로 클래딩(cladding)한다.
도 2는 본 개시의 일 실시예에 따른, 도 1a 내지 도 1d의 예시적인 비평면형 디바이스를 형성하는 방법을 나타내는 흐름도를 도시한다.
도 3a 내지 도 3i는 본 개시의 일 실시예에 따른, 다양한 공정 단계에서의 예시적인 비평면형 디바이스(예를 들어, 도 1a 내지 도 1d의 비평면형 디바이스)의 단면도를 도시한다.
도 4a 내지 도 4f는 본 개시의 일 실시예에 따른 비평면형 디바이스의 다양한 사시도 및 단면도를 도시하며, 여기서 비평면형 디바이스의 개별 채널 바디는 코어 구조 및 코어 구조를 적어도 부분적으로 둘러싸는 주변 구조를 포함한다.
도 5a 및 도 5b는 본 개시의 일 실시예에 따른 복수의 비평면형 디바이스를 포함하는 집적 회로(IC) 구조의 사시도 및 단면도를 각각 도시하며, 여기서 개별 비평면형 디바이스의 개별 채널 바디는 (i) 코어 구조 및 (ii) 코어 구조를 적어도 부분적으로 둘러싸는 주변 구조를 포함한다.
도 6은 본 개시의 일 실시예에 따른 비평면형 디바이스의 단면도를 도시하며, 여기서 (i) 비평면형 디바이스의 내부 게이트 스페이서는 리세스되어, 비평면형 디바이스의 소스 영역 및 드레인 영역이 비평면형 디바이스의 채널 바디의 팁 영역을 여러 측면에서 적어도 부분적으로 클래딩하고, (ii) 비평면형 디바이스의 개별 채널 바디는 코어 구조 및 코어 구조를 적어도 부분적으로 둘러싸는 주변 구조를 포함한다.
도 7은 본 개시의 일 실시예에 따른, 도 4a 내지 도 4f의 예시적인 비평면형 디바이스를 형성하는 방법을 나타내는 흐름도를 도시한다.
도 8a 내지 도 8f는 본 개시의 일 실시예에 따른, 다양한 공정 단계에서의 예시적인 비평면형 디바이스(예를 들어, 도 4a 내지 도 4f의 비평면형 디바이스)의 단면도를 도시한다.
도 9는 본 개시의 일부 실시예에 따른, 본 명세서에 개시된 기술을 사용하여 형성된 집적 회로 구조 및/또는 트랜지스터 디바이스로 구현된 컴퓨팅 시스템을 도시한다.
본 실시예들의 이러한 특징 및 다른 특징은 본 명세서에 기재된 도면과 함께 후술하는 상세한 설명을 읽음으로써 더 잘 이해될 것이다. 도면에서, 다양한 도면에 도시된 동일하거나 거의 동일한 구성요소 각각은 동일한 참조 부호로 표현될 수 있다. 명확성을 위해, 모든 도면에서 모든 구성요소에 레이블이 지정되는 것은 아니다. 더욱이, 인식되는 바와 같이, 도면은 반드시 축척에 맞게 그려지거나 설명된 실시예를 도시된 특정 구성으로 제한하도록 의도된 것은 아니다. 예를 들어, 일부 도면은 일반적으로 직선, 직각 및 평활한 표면을 나타내지만, 개시된 기술의 실제 구현은 완벽한 직선 및 직각을 가지지 않을 수 있으며(예를 들어, 곡선 또는 테이퍼형(tapaered) 측벽 및 둥근 모서리), 일부 특징은 제조 공정의 실제 한계를 감안할 때 표면 형상(surface topography)이 있거나 평활하지 않을 수 있다. 또한, 도면의 일부 특징은 패턴 및/또는 음영으로 채워진 부분을 포함할 수 있으며, 이는 단순히 상이한 특징을 시각적으로 식별하는 것을 돕기 위해 제공된다. 요컨대, 도면은 단지 예시적인 구조를 보여주기 위해 제공된다.
본 명세서에서는 비평면형 트랜지스터 디바이스를 포함하는 집적 회로 구조가 제공된다. 일 실시예에서, 반도체 구조는 반도체 재료를 포함하는 바디(body)(예를 들어, 나노리본 또는 나노시트), 및 바디를 적어도 부분적으로 둘러싸는 게이트 구조를 포함한다. 일 예에서, 게이트 구조는 (i) 게이트 전극 및 (ii) 바디와 게이트 전극 사이의 게이트 유전체를 포함한다. 반도체 구조는 소스 영역 및 드레인 영역을 더 포함한다. 바디는 소스 및 드레인 영역 사이에서 측방향으로 연장된다. 바디는 제1 팁 영역(tip region), 제2 팁 영역, 및 제1 및 제2 팁 영역 사이의 중간 영역을 갖는다. 일 예에서, 소스 영역은 바디의 제1 팁 영역을 적어도 부분적으로 둘러싸고/싸거나, 드레인 영역은 바디의 제2 팁 영역을 적어도 부분적으로 둘러싼다.
다른 실시예에서, 반도체 구조는 반도체 재료를 포함하는 바디(예를 들어, 나노리본 또는 나노시트), 및 바디를 적어도 부분적으로 둘러싸는 게이트 구조를 포함한다. 일 예에서, 게이트 구조는 (i) 게이트 전극 및 (ii) 바디와 게이트 전극 사이의 게이트 유전체를 포함한다. 반도체 구조는 소스 영역 및 드레인 영역을 더 포함한다. 바디는 소스 및 드레인 영역 사이에서 측방향으로 연장된다. 바디는 제1 팁 영역, 제2 팁 영역, 및 제1 및 제2 팁 영역 사이에서 측방향으로 있는 중간 영역을 갖는다. 일 예에서, 바디는 (i) 제1 팁 영역, 제2 팁 영역, 및 중간 영역의 일 섹션(section)을 포함하는 코어 구조, 및 (ii) 중간 영역의 다른 섹션을 포함하는 주변 구조를 포함하며, 주변 구조는 코어 구조와 조성이 다르다. 일 예에서, 주변 구조는 바디의 중간 영역에서 코어 구조를 둘러싸는 클래딩(cladding) 또는 층과 같다.
또 다른 실시예에서, 집적 회로 구조는 제1 비평면형(non-planar) 반도체 디바이스 및 제2 비평면형 반도체 디바이스를 포함한다. 일 예에서, 제1 비평면형 반도체 디바이스는 제1 소스 영역 및 제1 드레인 영역, 및 제1 소스 영역과 제1 드레인 영역 사이에서 측방향으로 연장되는 제1 바디를 포함한다. 하나의 그러한 예에서, 제1 바디는 (i) 제1 소스 영역과 인접한 제1 단부 및 제1 드레인 영역과 인접한 제2 단부를 갖는 연속 섹션을 포함하는 제1 코어 구조, 및 (ii) 제1 코어 구조의 중간 섹션을 둘러싸는 제1 주변 구조를 포함한다. 또한, 제2 비평면형 반도체 디바이스는 제2 소스 영역 및 제2 드레인 영역, 및 제2 소스 영역과 제2 드레인 영역 사이에서 측방향으로 연장되는 제2 바디를 포함한다. 제2 바디는 (i) 제2 소스 영역과 인접한 제1 단부 및 제2 드레인 영역과 인접한 제2 단부를 갖는 연속 섹션을 포함하는 제2 코어 구조, 및 (ii) 제2 코어 구조의 중간 섹션을 둘러싸는 제2 주변 구조를 포함한다. 이러한 일부 예에서, 제1 주변 구조는 제2 주변 구조와 조성이 상이하다.
또 다른 실시예에서, 반도체 구조를 형성하는 방법이 제공된다. 이 방법은 복수의 바디를 형성하는 단계를 포함하며, 각 바디는 (i) 제1 팁 영역, (ii) 제2 팁 영역, (iii) 제1 및 제2 팁 영역 사이에 측방향으로 있는 중간 영역, (iv) 제1 팁 영역과 중간 영역 사이에 측방향으로 있는 제1 팁 근처 영역, 및 (v) 제2 팁 영역과 중간 영역 사이에 측방향으로 있는 제2 팁 근처 영역을 포함한다. 방법은 복수의 바디의 측면 상에 내부 게이트 스페이서(inner gate spacer)를 형성하는 단계를 더 포함한다. 일 예에서, 내부 게이트 스페이서는 복수의 바디 중 각 바디의 제1 팁 영역 및 제1 팁 근처 영역의 위와 아래에 있다. 방법은 제1 내부 게이트 스페이서를 리세스(recess)하여 복수의 바디의 각 바디의 제1 팁 영역을 재노출하는 단계를 더 포함한다. 예를 들어, 리세스된 제1 내부 게이트 스페이서는 여전히 복수의 바디의 각 바디의 제1 팁 근처 영역의 위와 아래에 있지만 복수의 바디의 각 바디의 제1 팁 영역의 위와 아래에는 있지 않다. 방법은 복수의 바디의 각 바디의 제1 팁 영역을 둘러싸는 소스 영역을 형성하는 단계를 더 포함한다.
추가 실시예에서, 반도체 구조를 형성하는 방법이 제공된다. 이 방법은 바디의 코어 구조를 형성하는 단계를 포함한다. 일 예에서, 코어 구조는 제1 팁 영역, 제2 팁 영역, 제1 팁 영역과 제2 팁 영역 사이에 측방향으로 있는 중간 영역을 갖는다. 방법은, 코어 구조의 제1 팁 영역의 위와 아래에 제1 내부 게이트 스페이서를 형성하고 코어 구조의 제2 팁 영역의 위와 아래에 제2 내부 게이트 스페이서를 형성하고 코어 구조의 중간 영역을 박형화하여 코어 구조의 박형 중간 영역을 형성하는 단계를 더 포함한다. 방법은 코어 구조의 박형 중간 영역을 적어도 부분적으로 둘러싸는 바디의 주변 구조를 형성하는 단계를 더 포함한다.
수많은 변형, 실시예 및 응용이 본 개시에 비추어 명백할 것이다.
전반적 개요
전계 효과 트랜지스터(FET: field effect transistor)는 더 빠른 회로 작동을 달성하기 위해 점점 더 소형화되어왔다. 이러한 소형화로 인해 게이트 올 어라운드(GAA: gate-all-around) 트랜지스터가 개발되었으며, 그 예로는 나노와이어 또는 나노리본 트랜지스터가 있다. 예를 들어, GAA 채널 영역은 소스 및 드레인 영역 사이에서 수평으로 연장되는 나노리본의 수직 스택(stack), 및 소스 및 드레인 영역 사이에 있고 나노리본을 둘러싸는 게이트 구조를 가질 수 있다. GAA 트랜지스터는 채널 바디의 (100) 평면에서 감소된 정공 이동도로 인해 때때로 성능 특성의 불일치(예를 들어, 강한 NMOSFET 및 약한 PMOSFET)를 겪는다. 예를 들어, 채널 바디에서 변형(strain)의 부재는 채널 바디 내 전하 캐리어의 이동도를 감소시킬 수 있으며, 변형의 부재는 NMOS 트랜지스터의 전자 이동도보다 PMOS 트랜지스터의 정공 이동도에 더 많은 영향을 미친다.
따라서, 본 명세서에서는 GAA 트랜지스터의 채널 바디의 공정 유도 변형(process-induced strain)을 향상시키기 위한 기술이 제공된다. 이 기술은 특히 PMOS 트랜지스터에 적합할 수 있지만(예를 들어, 변형의 부재는 NMOS 트랜지스터의 전자 이동도보다 PMOS 트랜지스터의 정공 이동도에 더 영향을 미치기 때문에), 본 개시의 교시는 PMOS 및 NMOS GAA 트랜지스터 둘 모두의 채널 바디에서 변형을 증가시키는 데 적용될 수 있다. 논의된 바와 같이, 채널 바디의 변형(예를 들어, 단축 변형)을 증가시키면 채널 바디에서 전하 캐리어의 이동성을 촉진시켜 GAA 트랜지스터의 성능을 향상시킨다.
일 실시예에서, GAA 트랜지스터의 채널 바디에서의 변형은 채널 바디의 팁 영역의 여러 측면 상에 소스 영역 및 드레인 영역을 클래딩(cladding)함으로써 증가된다. 예를 들어, 일반적으로, GAA 트랜지스터에서 채널 바디의 팁 영역의 수평 표면은 (소스 또는 드레인 영역이 아닌) 내부 게이트 스페이서로 덮인다. 일 실시예에서, GAA 트랜지스터의 내부 게이트 스페이서는 리세스되어(recessed), 내부 게이트 스페이서가 더 이상 채널 바디의 팁 영역을 덮지 않는다. 대신, 리세스된 내부 게이트 스페이서는, 바디의 팁 영역과 중간 영역 사이에 측방향으로 있는 바디의 "팁 근처 영역"을 덮는다. 따라서, 채널 바디의 양 측면 상의 팁 영역은 이제 노출된다(즉, 내부 게이트 스페이서로 덮이지 않음).
내부 게이트 스페이서의 리세스로 인해 개별 내부 게이트 스페이서의 폭은 이제 개별 게이트 스페이서의 폭보다 작다는 점에 주목한다. 예를 들어, 내부 게이트 스페이서의 폭은 이제 게이트 스페이서의 폭보다 5% 이상 또는 10% 이상 더 작다. 폭은 채널 바디의 길이와 평행한 수평 방향으로 측정된다.
이어서, 소스 및 드레인 영역이 형성된다(예를 들어, 에피택셜 방식으로(epitaxially) 형성된다). 소스 및 드레인 영역은 내부 게이트 스페이서를 리세스하여 형성된 리세스 영역(recessed area)으로부터 그리고 이 리세스 영역으로 에피택셜 성장될 수 있다. 소스 및 드레인 영역이 리세스 영역으로 확장되기 때문에 소스 및 드레인 영역은 이제 채널 바디의 대응하는 팁 영역을 둘러싸게 된다. 예를 들어, 소스 영역은 이제 바디의 제1 팁 영역의 여러 측면을 클래딩하거나 덮고, 드레인 영역은 이제 바디의 제2 팁 영역의 여러 측면을 클래딩하거나 덮는다. 따라서, 제1 팁 영역은 이제 소스 영역 내에서 확장되고, 제2 팁 영역은 이제 드레인 영역 내에서 확장된다. 따라서, 소스 영역의 일 섹션은 이제 2개의 인접한 바디의 2개의 팁 영역 사이에 수직으로 있다. 마찬가지로, 바디의 특정 팁 영역은 특정 소스 영역의 부분들 사이에 수직으로 있다. 유사하게, 드레인 영역의 일 섹션은 이제 2개의 인접한 바디의 2개의 다른 팁 영역 사이에 수직으로 있다. 마찬가지로, 바디의 특정 팁 영역은 특정 드레인 영역의 부분들 사이에 수직으로 있다.
소스 영역과 드레인 영역이 이제 대응하는 채널 바디의 팁 영역을 여러 측면에서 클래딩(cladding)하기 때문에 소스 및 드레인 영역은, 일부 실시예에 따라, 채널 바디를 더 잘 제어하고 채널 바디에 단축 변형과 같은 변형을 더 잘 유도할 수 있다. 공정 유도 변형은 채널 바디 내에서 캐리어 이동성을 촉진하여 트랜지스터의 성능을 향상시킨다. 이는 NMOS 트랜지스터의 캐리어 이동도를 개선 및/또는 유지하는 데 도움이 되는 동시에 PMOS 트랜지스터의 캐리어 이동도를 개선한다. 이는 궁극적으로 PMOS 및 NMOS GAA와 포크시트 트랜지스터의 성능을 매칭시키는 데 도움이 되며, 이는 PMOS 및 NMOS GAA와 포크시트 트랜지스터에서 채널 바디 폭과 균일성을 매칭시키는 것을 용이하게 한다.
본 명세서에서 이전에 논의된 바와 같이, GAA 트랜지스터의 채널 바디에서 변형을 유도하는 것은 채널 바디에서의 전하 캐리어의 이동성을 돕는다. 일 예에서, 채널 바디에 고 채널 이동도 재료를 통합시킴으로써 채널 바디에서의 전하 캐리어의 이동도가 또한 증가될 수 있다. 따라서, GAA 트랜지스터의 채널 바디에 고 채널 이동도 재료를 통합시킴으로써 전하 캐리어의 이동도를 향상시키는 기술이 또한 본 명세서에서 제공된다.
일 실시예에서, GAA 트랜지스터는 코어 구조 및 주변 구조를 포함하는 채널 바디를 갖는다. 코어 구조는 덤벨(dumb-bell) 또는 "H"자 형상을 가지며, 코어 구조의 팁 영역은 코어 구조의 중간 영역의 수직 높이보다 큰 수직 높이를 갖는다. 예를 들어, 바디의 코어 구조의 팁 영역은 팁 영역의 위와 아래에 각각의 내부 게이트 스페이서를 갖는다. 코어 구조의 중간 섹션은 박형화되고, 코어 구조의 박형 중간 섹션을 둘러싸는 주변 구조가 형성된다.
예를 들어, GAA 트랜지스터 형성 시, 더미(dummy) 게이트와 희생 재료를 제거하여 나노리본을 릴리즈(release)한 후 채널 영역 내에서 나노리본의 중간 영역이 노출된다. 내부 스페이서가 팁 영역을 덮으므로 팁 영역은 노출되지 않는다. 이어서, 나노리본의 릴리즈 후, 나노리본의 중간 영역이 박형화된다. 박형 공정에 사용되는 부식제는 내부 게이트 스페이서에 대해 선별적이어서, 식각 공정은 내부 게이트 스페이서 및 내부 게이트 스페이서에 의해 덮인 나노리본의 팁 영역을 식각하지 않을 수 있다. 나노리본의 중간 영역을 박형화한 후, 각각의 박형 나노리본은 이전에 논의된 덤벨 또는 "H"자 형상을 가지며, 팁 영역은 중간 영역보다 높은 수직 높이를 갖는다.
이어서, 각 나노리본의 박형 중간 영역 상에 주변 구조가 증착된다. 따라서 주변 구조는 나노리본의 박형 중간 영역을 둘러싼다. 이어서, 게이트 유전체가 나노리본의 주변 구조를 둘러싸고 게이트 전극이 게이트 유전체를 둘러싸는 최종 게이트 스택이 형성된다.
일 실시예에서, 코어 구조는 IV족 반도체 재료(예를 들어, Si, SiGe, Ge 등)를 포함할 수 있고, 주변 구조는 IV족 반도체 재료 및/또는 III-V족 반도체 재료(예를 들어, GaAs, InGaAs, InP 등)를 포함할 수 있다. PMOS 디바이스의 주변 구조용 재료는 NMOS 디바이스의 주변 구조용 재료와 다를 수 있다. 일 실시예에서, 주변 구조용 재료는 채널 바디 내의 전하 캐리어(즉, 정공 또는 전자)에 고이동도를 부여하도록 선택된다. 코어 구조는 채널 바디의 골격을 형성하고 주변 구조는 채널 바디의 고이동도 영역을 형성한다. 일 예에서, 코어 구조는 변형을 받으며, 이는 코어 구조를 통한 캐리어 이동도를 증가시킨다. 고이동도 주변 구조는 캐리어 이동도를 더욱 증가시킨다. 일 예에서, 클래딩된 주변 구조는 채널 바디의 전체 이동도를 증가시키며, 이는 GAA 디바이스의 성능을 향상시킨다. 예를 들어, 트랜지스터 구동 강도는 주변 구조의 고이동도 클래딩에 의해 좌우된다.
본 명세서에서 "IV족 반도체 재료" (또는 "IV족 재료" 또는 일반적으로 "IV")의 사용은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe) 등과 같은 적어도 하나의 IV족 원소(예를 들어, 실리콘, 게르마늄, 탄소, 주석)를 포함한다. 본 명세서에서 "III-V족 반도체 재료" (또는 "III-V족 재료" 또는 일반적으로 "III-V")의 사용은, 갈륨 비소(GaAs), 인듐 갈륨 비소(InGaAs), 인듐 알루미늄 비소(InAlAs), 갈륨 인화물(GaP), 갈륨 안티몬화물(GaSb), 인화인듐(InP), 질화갈륨(GaN) 등과 같은, 적어도 하나의 III족 원소(예를 들어, 알루미늄, 갈륨, 인듐) 및 적어도 하나의 V족 원소(예를 들어, 질소, 인, 비소, 안티몬, 비스무트)를 포함한다. 예를 들어, III족은 붕소족 또는 IUPAC 13족으로도 알려져 있고, IV족은 탄소족 또는 IUPAC 14족으로도 알려져 있으며, V족은 질소족 또는 IUPAC 15족으로도 알려져 있을 수 있다.
본 명세서에 사용되는 바와 같이, "조성이 상이한" 또는 "조성이 구별되는" 재료는 상이한 화학적 조성을 갖는 2개의 재료를 지칭한다. 이러한 조성 차이는 예를 들어 한 재료에는 있지만 다른 재료에는 없는 원소(예를 들어, SiGe는 실리콘과 조성이 다름)로 인해, 또는 두 재료가 모두 동일한 원소를 갖지만 한 재료에서 이들 원소 중 적어도 하나가 다른 재료에 비해 의도적으로 상이한 농도에서 제공됨(예를 들어, 70 원자% 게르마늄을 갖는 SiGe는 25 원자% 게르마늄을 갖는 SiGe와 조성이 상이함)으로 인해 발생할 수 있다. 이러한 화학적 조성 다양성에 더하여, 재료는 또한 다른 도펀트(예를 들어, 갈륨 및 마그네슘)를 갖거나 동일한 도펀트를 갖지만 농도가 다를 수 있다. 또 다른 실시양태에서, 조성이 구별되는 재료는 상이한 결정학적 배향을 갖는 2개의 재료를 추가로 지칭할 수 있다. 예를 들어, (110) 실리콘은 (100) 실리콘과 조성이 다르거나 구별된다. 예를 들어, 블랭킷 웨이퍼 층 전사(blanket wafer layer transfer)를 사용하여 다양한 배향의 스택을 생성할 수 있다. 두 재료가 원소 측면에서 상이한 경우, 재료 중 하나에는 다른 재료에 없는 원소가 있다.
본 명세서에서 "소스/드레인"의 사용은 단순히 소스 영역 또는 드레인 영역, 또는 소스 영역과 드레인 영역 모두를 지칭하기 위한 것임을 유의한다. 이를 위해, 본 명세서에서 사용되는 바와 같이, 슬래시("/")는 달리 명시되지 않는 한 "및/또는"을 의미하며, 소스 및 드레인 영역, 또는 본 명세서에서 슬래시와 함께 나열된 다른 재료 또는 특징과 관련하여 특정한 구조적 제한 또는 배열을 암시하지 않는다.
본 명세서에 제시된 기술 및 구조의 사용은, (몇 가지 적절한 분석 도구의 예를 들자면) 주사/투과 전자 현미경법(SEM: scanning electron microscopy/TEM: transmission electron microscopy), 주사 투과 전자 현미경법(STEM: scanning transmission electron microscopy), 나노빔 전자 회절(NBD 또는 NBED: nano-beam electron diffraction) 및 반사 전자 현미경법(REM: reflection electron microscopy)을 포함하는 전자 현미경법; 컴포지션 매핑(composition mapping); X선 결정학 또는 회절(XRD: x-ray diffraction); 에너지 분산 X선 분광법(EDX: energy-dispersive x-ray spectroscopy); 2차 이온 질량 분석(SIMS: secondary ion mass spectrometry); 비행 시간 SIMS(ToF-SIMS: time-of-flight SIMS); 원자 탐침 이미징 또는 단층 촬영; 국부 전극 원자 탐침(LEAP: local electrode atom probe) 기술; 3D 단층 촬영; 또는 고해상도 물리적 또는 화학적 분석과 같은 도구를 사용하여 검출 가능하다. 특히, 일부 실시예에서, 이러한 도구는 대응하는 채널 바디의 팁 영역을 여러 측면에서 클래딩하는 소스 및 드레인 영역, 및 게이트 스페이서와 내부 게이트 스페이서의 수평 폭 사이의 불일치를 검출하는 데 사용될 수 있다. 일부 실시예에서, 이러한 도구는 코어 구조 및 채널 바디의 중간 영역에서 코어 구조를 둘러싸는 주변 구조와 같은 다중 층을 갖는 채널 바디를 검출하는 데에도 사용될 수 있다. 본 개시에 비추어 수많은 구성 및 변형이 명백할 것이다.
아키텍처 및 방법론
도 1a는 본 개시의 일 실시예에 따른 비평면형 디바이스(100)의 사시도를 도시하며, 이 비평면형 디바이스(100)의 내부 게이트 스페이서(135)는 리세스되어 비평면형 디바이스(100)의 소스 영역(106) 및 드레인 영역(108)이 비평면형 디바이스(100)의 채널 바디(118)의 팁 영역을 여러 측면에서 적어도 부분적으로 클래딩한다. 도 1b는 본 개시의 일 실시예에 따른 도 1a의 비평면형 디바이스(100)의 단면도를 도시한다. 도 1c 및 도 1d는 본 개시의 일 실시예에 따른, 도 1a 및 도 1b의 비평면형 디바이스(100)의 채널 바디(118) 및 채널 바디(118)의 팁 영역(182)을 더 상세히 도시한다. 도 1b, 도 1c 및 도 1d의 비평면형 디바이스(100)(본 명세서에서 "디바이스(100)"로도 지칭됨)의 단면도는 도 1a의 A-A'선을 따른다.
일부 예에서, 비평면형 디바이스(100)는 GAA 트랜지스터와 같은 GAA 디바이스이다. 본 개시의 일부 실시예가 나노리본 GAA 트랜지스터와 관련하여 논의되었지만, 본 개시의 교시는 또한, 본 개시에 비추어 인식되는 바와 같이, 나노와이어 트랜지스터, 나노시트 트랜지스터 또는 포크시트 트랜지스터와 같은 다른 유형의 GAA 또는 비평면형 트랜지스터에서도 사용될 수 있다.
도 1a의 사시도는 리세스된 내부 게이트 스페이서(135)(도 1a에서 참조 부호(135)는 내부 게이트 스페이서(135)의 위치를 가리킴) 및 게이트 유전체(120)를 도시하지 않고, 소스 및 드레인 영역(106, 108)이 채널 바디(118)의 팁 영역을 여러 측면에서 클래딩하는 것도 도시하지 않는다는 점에 주목한다. 또한, 게이트 전극 및 게이트 스페이서를 관통하는 나노리본(118)의 기하학적 구조를 나타내기 위해 도 1a에서 게이트 전극(132) 및 게이트 스페이서(134)는 투명한 것으로 도시된다. 이러한 모든 특징은 도 1b, 도 1c 및 도 1d에 도시된다. 따라서, 도 1a는 디바이스(100)의 전체적인 3차원(3D) 비평면형 구조를 소개하는 반면, 도 1b 내지 도 1d는 본 명세서에서 논의되는 특징들을 더 상세히 도시한다.
도시된 바와 같이, 디바이스(100)는 베이스 또는 기판(102) 상에 형성된다. 비록 하나의 디바이스(100)만이 예로서 도시되지만, 기판(102) 상에 임의의 수의 반도체 디바이스가 형성될 수 있다. 일 예에서, 기판(102)은, 예를 들어 IV족 반도체 재료(예를 들어, 실리콘, 게르마늄, 또는 실리콘 게르마늄), III-V족 반도체 재료(예를 들어, 갈륨 비소, 인듐 갈륨 비소, 또는 인듐 인화물), 및/또는 그 위에 트랜지스터가 형성될 수 있는 임의의 다른 적절한 재료를 포함하는 벌크 기판(bulk substrate)일 수 있다. 대안적으로, 임의의 기판은 매립 절연체 층 위에 원하는 반도체 층(예를 들어, 실리콘 이산화물 위의 실리콘)을 갖는 절연체 상의 반도체(SOI: semiconductor-on-insulator) 기판일 수 있다. 대안적으로, 기판(102)은 나노와이어 또는 나노리본을 형성하기에 적합한 다층 기판 또는 초격자(예를 들어, 실리콘 및 SiGe의 교호 층, 또는 인듐 갈륨 비소 및 인듐 인화물의 교호 층)일 수 있다. 임의의 수의 기판이 사용될 수 있다.
디바이스(100)의 반도체 재료는 기판(102)으로부터 형성될 수 있다. 예를 들어, 디바이스(100)는 예를 들어 해당 기판으로부터 유래할 수 있는(native to the corresponding substrate)(기판 자체로부터 형성되는) 나노리본 또는 나노와이어와 같은 반도체 재료를 포함할 수 있다. 대안적으로, 반도체 재료는 하부 기판 상에 증착된 재료로 형성될 수 있다. 하나의 그러한 예시적인 경우에 있어서, 실리콘 게르마늄(SiGe)의 블랭킷 층(blanket layer)이 실리콘 기판 상에 증착된 후 패터닝되고 식각되어 복수의 SiGe 핀(fin) 또는 나노리본을 형성할 수 있다. 다른 그러한 예에서, 넌네이티브(non-native) 핀은 소위 종횡비 트래핑(aspect ratio trapping) 기반 공정에서 형성될 수 있으며, 이 공정에서 네이티브(native) 핀이 식각되어 핀 형상의 트렌치를 남기고 이 트렌치는 대체 반도체 재료(예를 들어, IV족 또는 III-V족 재료)로 채워질 수 있다. 또 다른 실시예에서, 핀은 게이트 형성 공정 동안 나노와이어 및 나노리본의 형성을 용이하게 하는 재료의 교호 층(예를 들어, 실리콘 및 SiGe의 교호 층)을 포함하며, 여기서 한 유형의 교호 층이 선별적으로 식각 제거되어 채널 영역 내에서 다른 유형의 교호 층이 릴리즈되고 그 다음으로 게이트 올 어라운드(GAA) 공정이 수행될 수 있다.
디바이스(100)는 디바이스(100)의 나노리본(118)이 그 위에 수직으로 적층되는 서브 핀(subfin) 영역(110)을 포함한다. 일부 실시예에 따르면, 서브 핀 영역(110)은 기판(102)과 동일한 반도체 재료를 포함한다. 도시된 바와 같이, 디바이스(100)는 유전체 충전물(109)에 의해 임의의 인접 디바이스(도시되지 않음)로부터 분리될 수 있다. 유전체 충전물(109)은 임의의 인접한 반도체 디바이스 사이에서 얕은 트렌치 분리(STI: shallow trench isolation)를 제공한다. 유전체 충전물(109)은 이산화규소, 산화알루미늄, 또는 산탄질화규소와 같은 임의의 적절한 유전체 재료일 수 있다.
디바이스(100)는 소스 영역(106)과 드레인 영역(108) 사이에서 측방향으로 연장되고 이들을 연결하는 채널 영역을 포함한다. 채널 영역은 수평으로 연장되고 수직 스택으로 배열되는 나노리본(118)(예를 들어, 나노리본(118a, 118b, 118c))과 같은 2개 이상의 채널 바디를 포함한다. 일부 실시예에 따르면, 소스 영역(106) 및 드레인 영역(108)은 식각 및 대체 공정(etch-and-replace process)을 이용하여 제공되는 에피택셜 영역이다. 다른 실시예에서, 소스 및 드레인 영역 중 하나 또는 둘 모두는 예를 들어 반도체 핀 또는 기판의 주입 도핑된 네이티브(native) 부분일 수 있다. 소스 및 드레인 영역에 적합한 임의의 반도체 재료(예를 들어, IV족 및 III-V족 반도체 재료)가 사용될 수 있다. 소스 및 드레인 영역은 접촉 저항을 개선하기 위해 라이너(liner) 및 캡핑 층(capping layer)과 같은 다중 층을 포함할 수 있다. 이러한 경우에, 소스 및 드레인 영역의 조성 및 도핑은 트랜지스터의 극성에 따라 동일하거나 상이할 수 있다. 소스 및 드레인 영역에 적합한 임의의 반도체 재료(예를 들어, IV족 및 III-V족 반도체 재료)가 사용될 수 있다. 일 예에서, 소스 및 드레인 영역은 디바이스의 유형(예를 들어, PMOS 또는 NMOS)에 기초하여 적절하게 도핑될 수 있다.
디바이스(100)는 나노리본(118a, 118b, 118c)과 같이, 일반적으로 나노리본(118)으로 지칭되는 채널 바디(118)를 포함한다. 디바이스(100)는 3개의 나노리본을 포함하는 것으로 도시되지만, 디바이스(100)의 채널 영역은 1개, 2개, 4개, 또는 그 이상과 같은 임의의 상이한 수의 나노리본을 가질 수 있다. 디바이스(100)에서 나노리본(118)은 수평으로 연장되고 수직으로 적층되지만, 본 개시는, 인식되는 바와 같이, 평면형 나노리본 트랜지스터, 수직으로 연장되고 수평으로 적층되는 나노리본, 및 기타 다른 배열을 포함하는 다양한 구성의 나노리본을 고려한다. 일 예에서, 나노리본(118)은 적절하게 도핑된 실리콘과 같은 적절하게 도핑된 반도체 재료를 포함한다.
디바이스(100)에서, 게이트 구조(130)는 소스 및 드레인 영역(106, 108) 사이에서 각각의 나노리본(118)과 접촉하고 이를 적어도 부분적으로 둘러싸며, 게이트 구조(130)는 게이트 유전체(120), 게이트 전극(132), 게이트 스페이서(134), 및 내부 게이트 스페이서(135)를 포함한다.
도 1c는 단일 나노리본(118)을 도시한다. 도시된 바와 같이, 나노리본(118)(및 디바이스(100)의 다른 나노리본)은 단부 영역(182a, 182b) 사이에 중간 영역(180)을 포함한다. 예를 들어, 개별 나노리본의 단부 영역(182a)은 소스 영역(106) 및 소스 영역에 인접한 내부 게이트 스페이서(135)와 접촉 및 인접하며, 개별 나노리본의 단부 영역(182b)은 드레인 영역(108) 및 드레인 영역에 인접한 내부 게이트 스페이서(135)와 접촉 및 인접한다. 유전체 층(120)은 개별 나노리본의 중간 영역(180)을 둘러싸지만, 개별 나노리본의 단부 영역(182a, 182b)은 둘러싸지 않는다. 나노리본의 단부 영역은 본 명세서에서 나중에 더 상세히 논의될 것이다.
일 예에서, 게이트 유전체(120)는 단일 재료 층 또는 다층 재료 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체(120)는 실리콘 산화물과 같은 제1 유전체 층, 및 하프늄 산화물과 같은 고유전율 재료를 포함하는 제2 유전체 층을 포함한다. 하프늄 산화물은 특정 반도체 디바이스의 임계 전압에 영향을 미치는 원소로 도핑될 수 있다. 일부 실시예에 따르면, 게이트 유전체에 사용되는 도핑 원소는 란타늄이다. 게이트 유전체(120)는 각각의 나노리본의 중간 영역 주위에 존재하고, 도시되지는 않았지만 서브 핀 부분(110) 위에도 존재할 수 있다. 일부 실시예에서, 도시되지는 않았지만 게이트 유전체(120)는 유전체 충전물(109)의 상단 표면 위에도 존재한다. 일부 실시예에서, 그리고 도 1a 내지 도 1d에 도시되지는 않았지만, 하나 이상의 일함수 금속(work function metal)이 디바이스(100)의 개별 나노리본 주위에 포함될 수 있다.
일부 실시예에 따르면, 게이트 전극(132)은 나노리본(118) 위에서 연장되고 이를 둘러싼다. 게이트 전극(132)은 금속, 금속 합금, 또는 도핑된 폴리실리콘과 같은 충분히 전도성인 임의의 재료를 포함할 수 있다.
도 1b 내지 도 1d에 도시된 바와 같이, 게이트 구조는 또한 소스 영역(106)과 게이트 전극(132) 사이에 측방향으로 있고 이들을 분리할 뿐만 아니라 드레인 영역(108)과 게이트 전극(132) 사이에 측방향으로 있고 이들을 분리하는 내부 게이트 스페이서(135)를 포함한다. 내부 게이트 스페이서는 소스 및 드레인 영역(106, 108)으로부터 게이트 전극(132)을 분리한다. 예를 들어, 제1 내부 게이트 스페이서는 소스 영역(106)으로부터 게이트 전극(132)을 분리하고, 제2 내부 게이트 스페이서는 드레인 영역(108)으로부터 게이트 전극(132)을 분리한다.
일 예에서, 내부 게이트 스페이서(135) 및 게이트 스페이서(134)는 조성이 동일하다. 다른 예에서, 내부 게이트 스페이서(135) 및 게이트 스페이서(134)는 조성이 상이하다.
다시 도 1c를 참조하면, 도면의 좌측 하단에 디바이스(100)의 일 섹션(192)의 확대도가 도시되고, 도면의 우측 하단에 디바이스(100)의 일 섹션(191)의 확대도가 도시된다. 도 1c는 특정 단일 나노리본(181) 및 나노리본(181)의 두 섹션의 확대도를 도시하지만, 도 1c와 관련한 논의는 디바이스(100)의 다른 나노리본에도 적용된다는 점에 유의한다.
섹션(191, 192)을 참조하면, 게이트 유전체(120)는 나노리본(118)의 중간 영역(180)을 둘러싸지만 단부 영역(182a, 182b)은 둘러싸지 않는다. 단부 영역(182a)은 팁 영역(182a1) 및 팁 근처 영역(182a2)을 갖고(섹션(192) 참조), 단부 영역(182b)은 팁 영역(182b1) 및 팁 근처 영역(182b2)(섹션(191) 참조)을 갖는다. 따라서, 좌측에서 우측으로 측방향으로 횡단할 때, 나노리본(118)은 팁 영역(182a1), 팁 근처 영역(182a2), 중간 영역(180), 팁 근처 영역(182b2) 및 팁 영역(182b1)을 포함한다.
이제 섹션(192)을 참조하면, 내부 게이트 스페이서(135)는 단부 영역(182a)의 팁 근처 영역(182a2)의 위와 아래에 있다. 소스 영역(106)은 단부 영역(182a)의 팁 영역(182a1)을 여러 측면에서 클래딩한다. 예를 들어, 소스 영역(106)은 단부 영역(182a)의 팁 영역(182a1)을 둘러싼다. 도시된 바와 같이, 소스 영역(106)은 단부 영역(182a)의 팁 영역(182a1)의 5개의 측면 상에 존재한다. 예를 들어, 소스 영역(106)은 팁 영역(182a1)의 전면, 후면, 상면, 하면 및 좌측면에 존재하는 반면, 팁 영역(182a1)의 우측면은 팁 근처 영역(182a2)과 결합된다. 따라서, 단부 영역(182a)의 팁 영역(182a1)은 소스 영역(106) 내에서 연장된다.
도 1b를 참조하면, 소스 영역(106)은 나노리본(118a)의 팁 영역 및 다른 나노리본(118b)의 다른 팁 영역 사이에 수직으로 있다. 따라서, 가상의 수직선은 나노리본(118)의 다수(예를 들어, 전체)의 팁 영역 및 소스 영역의 다양한 섹션을 통과한다.
이제 도 1c의 섹션(191)을 참조하면, 내부 게이트 스페이서(135)는 단부 영역(182b)의 팁 근처 영역(182b2)의 위와 아래에 있다. 드레인 영역(108)은 단부 영역(182b)의 팁 영역(182b1)을 여러 측면에서 클래딩한다. 예를 들어, 드레인 영역(108)은 팁 영역(182b1)을 둘러싼다. 도시된 바와 같이, 드레인 영역(108)은 나노리본(118)의 팁 영역(182b1)의 5개의 측면 상에 존재한다. 예를 들어, 드레인 영역(108)은 팁 영역(182b1)의 전면, 후면, 상면, 하면, 우측면에 존재하는 반면, 팁 영역(182b1)의 좌측면은 팁 근처 영역(182b2)에 결합된다. 따라서, 나노리본(118)의 팁 영역(182b1)은 드레인 영역(108) 내에서 연장된다.
도 1b를 참조하면, 드레인 영역(108)은 나노리본(118a)의 팁 영역 및 다른 나노리본(118b)의 다른 팁 영역 사이에 수직으로 있다. 따라서, 가상의 수직선은 나노리본(118)의 다수(예를 들어, 전체)의 팁 영역 및 드레인 영역(108)의 다양한 섹션을 통과한다.
도 1b를 참조하면, 게이트 스페이서(134)의 폭은 w1이고, 내부 게이트 스페이서(135)의 폭은 w2이다. 도 1b에 도시된 바와 같이, 폭은 나노리본(118)의 길이에 평행한 방향으로 측정된다. 도시된 바와 같이, 폭 w1은 폭 w2보다 예를 들어 5% 또는 10% 또는 20% 이상 더 크다. 도 3d에 도시된 바와 같이, 초기에 게이트 스페이서(134) 및 내부 게이트 스페이서(135)는 모두 w1의 폭을 갖는다. 그러나, 도 3e에 도시된 바와 같이, 내부 게이트 스페이서(135)는 그 폭을 줄이기 위해 리세스되어, 리세스된 내부 게이트 스페이서(135)는 게이트 스페이서(134)의 폭 w1보다 더 작은 w2의 폭을 갖는다.
일 실시예에서, 소스 영역(106) 및 드레인 영역(108)이 나노리본(118)의 팁 영역을 여러 측면에서 클래딩하는 것은 나노리본(118)의 변형을 향상시킨다. 또한, 나노리본의 변형은 나노리본(118) 내의 캐리어 이동도를 향상시키거나 보조하여 디바이스(100)의 성능을 향상시킨다. 일 예에서, 소스 영역 및 드레인 영역이 나노리본(118)의 팁 영역을 여러 측면에서 클래딩하는 것은 소스 및 드레인 영역이 나노리본 채널 영역을 더 잘 제어할 수 있게 한다. 나노리본 팁 영역의 여러 측면 상에 소스 및 드레인 영역을 에피택셜 성장하는 것은 나노리본(118)에 대한 공정 유도 변형을 향상시킨다. 예를 들어, 소스 및 드레인 영역은 위에서 논의된 클래딩으로 인해 나노리본(118)에 단축 변형을 제공하고, 이는 궁극적으로 디바이스(100)의 성능을 향상시킨다.
도 1d를 참조하면, 도 1c의 섹션(191)이 도시된다. 도 1d의 예에서, 드레인 영역(108)의 다양한 섹션 사이에 이음매 또는 결정립계(193)가 형성된다. 도시되지는 않았지만, 소스 영역(106)의 다양한 섹션 사이에도 유사한 이음새 또는 결정립계가 형성될 수 있다. 따라서, 도 1d와 관련한 드레인 영역(108)의 이음매(193)에 관한 논의는 대응하는 소스 영역(106)의 이음매에도 적용 가능하다.
도시된 바와 같이, 나노리본(118a)의 팁 영역에 인접한 드레인 영역(108)의 수평 섹션(108aa)과 나노리본(118a)의 팁 영역에 인접한 드레인 영역(108)의 수직 섹션(108ba)이 있다. 따라서, 드레인 영역(108)의 2개의 수평 섹션(108aa) 및 1개의 수직 섹션(108ba)이 나노리본(118a)의 팁 영역을 클래딩한다. 유사하게, 나노리본(118b)의 팁 영역에 인접한 드레인 영역(108)의 2개의 수평 섹션(108ab) 및 나노리본(118b)의 팁 영역에 인접한 드레인 영역(108)의 수직 섹션(108bb)이 있다.
일 예에서, 드레인 영역(108)의 인접한 섹션들 사이에 결정립계 또는 이음매(193)가 형성될 수 있다. 예를 들어, 나노리본(118)의 팁 영역을 시드(seed)로 사용하여 드레인 영역(108)이 에피택셜 방식으로 형성된다. 따라서, 예를 들어, 수평 섹션(108ab)은 나노리본(108b)의 팁 영역의 상단 및 하단 부분으로부터 형성되고 수직 섹션(108bb)은 나노리본(108b)의 팁 영역의 측면 부분으로부터 형성된다. 유사하게, 수평 섹션(108aa)은 나노리본(108a)의 팁 영역의 상단 및 하단 부분으로부터 형성되고, 수직 섹션(108ba)은 나노리본(108a)의 팁 영역의 측면 부분으로부터 형성된다. 일 예에서, 드레인 영역(108)의 에피택셜 성장 동안 드레인 영역(108)의 다양한 섹션에서 발생할 수 있는 약간의 오정렬로 인해, 이음매(193)가 형성될 수 있다. 그러나, 다른 예에서, 이러한 오정렬이 적어도 부분적으로 없을 수 있고, 이로 인해 도 1d의 이음매(193) 중 하나 이상이 그에 상응하여 없을 수 있다.
일 실시예에서, 베이스(102) 및/또는 나노리본(118)은 (100)의 밀러 지수(Miller index)로 표현되는 결정 배향을 가질 수 있다. 따라서, 일 예에서, 드레인 영역(108)의 수평 섹션(108aa, 108ab)(및 소스 영역(106)의 수평 섹션)도 (100)의 밀러 지수로 표현되는 결정 배향을 가질 수 있다. 일 예에서, 드레인 영역(108)의 수직 섹션(108ba, 108bb)(및 소스 영역(106)의 수직 섹션)은 (100) 또는 (110)의 밀러 지수로 표현되는 결정 배향을 가질 수 있다.
도 2는 본 개시의 일 실시예에 따른, 도 1a 내지 도 1d의 예시적인 비평면형 디바이스(100)를 형성하는 방법(200)을 나타내는 흐름도를 도시한다. 도 3a 내지 도 3i는 본 개시의 일 실시예에 따른, 다양한 공정 단계에서의 예시적인 비평면형 디바이스(예를 들어, 도 1a 내지 도 1d의 비평면형 디바이스(100))의 단면도를 도시한다. 도 2 및 도 3a 내지 도 3i는 함께 논의될 것이다.
도 2를 참조하면, 방법(200)은, 204에서, 반도체 베이스 상에 희생 재료와 반도체 채널 재료(예를 들어, 나노리본 재료)의 교호 층을 형성하고, 교호 층을 식각하여 핀을 정의하는 단계를 포함한다. 예를 들어, 도 3a는 공정(204)에 의해 형성된 핀(301)을 도시한다. 핀(301)은 기판(102) 위에 교호 재료 층의 스택을 포함하고, 여기서 교호 재료 층의 스택은 희생 재료(302)(예를 들어, SiGe) 및 반도체 채널 바디(예를 들어, 나노리본) 재료(118)(예를 들어, Si)의 층을 포함한다.
핀(301)은 핀(301)을 정의하기 위한 나노리본(118)의 채널 재료와 희생 재료(302)의 블랭킷 층을 통한 이방성 식각으로 인해 생성될 수 있다. 도시되지는 않았지만, 일 예에서, 핀(301)의 측벽은 수직으로 위쪽으로 약간 테이퍼(taper)질 수 있고, 인식되는 바와 같이, 최상단 층은 식각 공정으로 인해 둥근 윤곽을 가질 수 있다.
일 예에서, 베이스(102)는 예를 들어 실리콘(Si), 게르마늄(Ge), 탄소(C), 주석(Sn), 인(P), 붕소(B), 비소(As), 안티몬(Sb), 인듐(In) 및 갈륨(Ga) 중 적어도 하나를 포함하는 단결정 반도체 재료와 같은 임의의 적절한 재료를 포함할 수 있다. 일부 실시예에서, 베이스는 단결정 실리콘과 같은 벌크 실리콘이다. 다른 실시예에서, 베이스는 예를 들어 실리콘, 탄화규소(SiC), 갈륨 질화물(GaN) 및 갈륨 비소(GaAs)를 포함하는 임의의 적합한 반도체 재료일 수 있다. 베이스는 일부 실시예에서 III-V족 재료 및 IV족 재료로부터 선택될 수 있다. 또한, 베이스는 사파이어 기판 상에 에피택셜 성장된 탄화규소 층과 같이, 기판 상에 증착되거나 성장된 반도체 층을 포함할 수 있다. 또 다른 실시예에서, 베이스는 불(boule) 또는 다른 벌크 반도체 재료로부터 슬라이스된 웨이퍼와 같은 벌크 반도체 재료일 수 있다.
일부 실시예에서 베이스는 절연체/유전체 재료(예를 들어, 이산화규소와 같은 산화물 재료)가 (예를 들어, 매립 산화물(BOX: buried oxide) 구조에서) 2개의 Si 층 사이에 끼워져 있는 절연체 상의 Si(SOI: Si on insulator) 구조, 또는 상단 층이 Si를 포함하는 임의의 다른 적합한 출발 기판(starting substrate)을 포함할 수 있다. 일부 실시예에서, 베이스는 예를 들어 입방 cm당 1E16 내지 1E22 원자 범위의 도펀트 농도에서 임의의 적합한 n형 및/또는 p형 도펀트로 도핑될 수 있다. 예를 들어, 실리콘 베이스는 입방 cm당 적어도 1E16 원자의 도핑 농도로 적절한 도너(doner)(예를 들어, 인, 비소)를 사용하여 n형 도핑될 수 있거나 적절한 억셉터(acceptor)(예를 들어, 붕소)를 사용하여 p형 도핑될 수 있다. 그러나, 일부 실시예에서, 베이스는 예를 들어 도핑되지 않거나/내인성이거나 비교적 최소로 도핑될 수 있다(예를 들어, 입방 cm당 1E16 원자 미만의 도펀트 농도를 포함함). 일부 실시예에서, 베이스는 본질적으로 Si로 구성된 실리콘 기판이다. 다른 실시예에서, 베이스는 주로 Si를 포함할 수 있지만, 다른 재료(예를 들어, 특정 농도의 도펀트)도 포함할 수 있다. 또한, 베이스 재료는 비교적 고품질 또는 디바이스 품질의 단결정 Si, 또는 다른 단결정 반도체 재료 피처(feature) 및 층이 형성될 수 있는 적절한 템플릿 또는 시딩 표면(seeding surface)을 제공하는 기타 재료를 포함할 수 있다는 점에 유의해야 한다. 따라서, 달리 명시적으로 언급되지 않는 한, 본 명세서에서 기술된 바와 같은 베이스는 Si만을 포함하는 베이스로 제한되지 않는다.
일부 실시예에서, 베이스는 (100), (110), 또는 (111)의 밀러 지수(Miller index), 또는 본 개시에 비추어 명백한 그의 등가물로 표현되는 결정 배향을 가질 수 있다. 이 예시적인 실시예의 베이스는 설명의 편의를 위해 도면에서 다른 층과 유사한 두께(y축 방향의 치수)를 갖는 것으로 도시되지만, 베이스는 다른 층보다 상대적으로 훨씬 더 두꺼울 수 있으며, 예를 들어, 1 내지 950 미크론 범위(또는 20 내지 800 미크론의 하위 범위)의 두께, 또는 본 개시에 비추어 명백한 임의의 다른 적합한 두께 또는 두께 범위를 가질 수 있다. 일부 실시예에서, 베이스는 조성이 상이하거나 상이하지 않을 수 있는 2개 이상의 다른 층을 포함하는 다층 구조를 포함할 수 있다. 일부 실시예에서, 베이스는 재료의 적어도 일부에 걸쳐 하나 이상의 재료 농도의 경사 형성(예를 들어, 증가 및/또는 감소)을 포함할 수 있다. 일부 실시예에서, 베이스는, 최종 용도 또는 대상 애플리케이션에 따라, 다양한 다이오드(예를 들어, 발광 다이오드(LED) 또는 레이저 다이오드), 다양한 트랜지스터(예를 들어, MOSFET 또는 TFET), 다양한 커패시터(예를 들어, MOSCAP), 다양한 마이크로전자기계 시스템(MEMS), 다양한 나노전자기계 시스템(NEMS), 다양한 무선 주파수(RF) 디바이스, 다양한 센서, 또는 임의의 기타 적합한 반도체 또는 IC 디바이스와 같은 하나 이상의 다른 IC 디바이스용으로 사용될 수 있다. 따라서, 일부 실시예에서, 본 개시에 비추어 명백한 바와 같이, 본 명세서에 설명된 구조는 시스템 온 칩(SoC: system-on-chip) 애플리케이션에 포함될 수 있다.
논의된 바와 같이, 공정(204)은 베이스(102) 상에 희생 재료와 채널 재료의 교호 층을 형성하는 단계를 포함한다. 일 예에서, 희생 재료가 베이스 상에 직접 형성되고, 그 다음 채널 재료가 형성되고, 그 다음 추가 쌍의 희생 재료와 채널 재료의 층이 형성되고, 마지막으로 희생 재료의 최상단 층이 형성된다. 예를 들어, 베이스 상의 첫 번째(최하단) 층은 희생 재료이고 마지막(최상단) 층도 희생 재료이므로, 희생 재료의 층들 사이에 채널 재료의 층들이 제공된다. 예시적인 일 실시예에서, 베이스는 벌크 실리콘(Si)이고, 희생 재료는 실리콘 게르마늄(SiGe)이고, 채널 재료는 적절한 도펀트 및 농도로 도핑된 실리콘이다. 다른 예에서, 베이스는 그래핀(graphene)이고, 희생 재료는 갈륨이며, 채널 재료는 갈륨 비소(GaAs)이다. 인식되는 바와 같이, 다른 재료 조합도 사용될 수 있다.
희생 재료 또는 채널 재료의 각각의 층은 본 개시에 비추어 명백한 바와 같이 하나 이상의 증착 또는 에피택셜 성장 공정과 같은 임의의 적절한 공정을 사용하여 형성될 수 있다. 일 실시예에서, 희생 재료와 채널 재료의 교호 층은 층별 에피택셜 성장을 이용하여 형성될 수 있으며, 여기서 희생 재료는 후속적으로 제거되어 채널 재료의 나노리본을 릴리즈할 수 있다. 예를 들어, 예시적인 실시예에서, 특정 채널 층은 하나 이상의 나노리본의 형성을 가능하게 하기 위해 IV족 및 III-V족 반도체 재료의 교호 층을 포함할 수 있으며, 여기서 IV족 또는 III-V족 재료 중 하나는 희생적(sacrificial)이다. 일부 실시예에서, 채널 재료의 특정 층은 예를 들어 5nm 내지 50nm의 범위(또는 5nm 내지 45nm, 5nm 내지 40nm, 5nm 내지 35nm, 5nm 내지 30nm, 5nm 내지 25nm, 5nm 내지 20nm, 5nm 내지 15nm, 5nm 내지 10nm, 10nm 내지 40nm, 10nm 내지 30nm, 10nm 내지 20nm, 15nm 내지 40nm, 15nm 내지 30nm, 15nm 내지 20nm, 20nm 내지 40nm, 20nm 내지 30nm 및 30nm 내지 40nm의 하위 범위)의 수직 채널 높이(y축 방향의 치수) 및/또는 최대 50nm, 40nm, 30nm, 25nm, 20nm, 15nm 또는 10nm의 최대 수직 두께를 포함할 수 있다. 다른 적절한 재료 및 채널 높이 요구 사항 또는 임계값은 본 개시 내용에 비추어 명백할 것이다.
일부 실시예에서, 예를 들어 CMOS 애플리케이션을 위해, 다수의 상이한 채널 재료가 기판의 상이한 영역 상에 형성될 수 있다. 예를 들어, 하나 이상의 p채널 트랜지스터 디바이스(예를 들어, 하나 이상의 PMOS 디바이스)에 사용되는 기판의 제1 영역 상에 제1 채널 재료 층이 형성될 수 있고, 하나 이상의 n채널 트랜지스터 디바이스(예를 들어, 하나 이상의 NMOS 디바이스)에 사용되는 기판(200)의 제2 영역 상에 제2 채널 재료 층이 형성될 수 있다. 원하는 특성을 갖도록 서브 핀 재료를 선택하여 다수의 상이한 채널 재료를 성장시킬 수 있다. 예를 들어, 일부 그러한 실시예에서, 제1 채널 재료는 n형 III-V족 또는 IV족 재료를 포함할 수 있고, 제2 채널 재료는 p형 III-V족 또는 IV족 재료를 포함할 수 있다.
다수의 상이한 채널 재료를 사용하는 일부 실시예에서, 제1 채널 재료는 IV족 반도체 재료(예를 들어, Si, SiGe, Ge 등)를 포함할 수 있고, 제2 채널 재료는 III-V족 반도체 재료(예를 들어, GaAs, InGaAs, InP 등)를 포함할 수 있다. 일반적으로, 특정 채널 재료는 단결정성 IV족 반도체 재료 및/또는 III-V족 반도체 재료를 포함할 수 있다. 예를 들어, 비드형 핀 트랜지스터(beaded-fin transistor) 구성에서, 채널 영역은 IV족 반도체 재료(예를 들어, 더 넓거나 더 좁은 부분에 사용) 및 III-V족 반도체 재료(예를 들어, 더 넓거나 더 좁은 부분 중 다른 부분에 사용)를 모두 포함할 수 있다. 다수의 상이한 채널 재료는 조성이 상이한 임의의 수의 채널 재료를 형성하기 위해 원하는 대로 마스킹, 증착 및 마스킹 제거와 같은 임의의 적합한 기술을 사용하여 형성될 수 있음을 주목한다. 다수의 상이한 채널 재료 구성 및 변형은 본 개시에 비추어 명백할 것이다.
논의된 바와 같이, 공정(204)은 핀(301)을 정의하는 단계를 더 포함한다. 예를 들어, 핀(301)은 베이스 재료의 서브 핀 부분(예를 들어, 서브 핀 부분(110), 도 1a 참조)) 및 희생 재료와 채널 재료의 교호 층의 상부 핀 부분을 갖는다. 재료의 블랭킷 층이 베이스 상에 형성되는 실시예에서, 예를 들어, 핀으로 처리될 영역이 마스킹되고, 하나 이상의 핀을 정의하기 위해 주변 영역이 식각된다. 예를 들어, 이방성 식각은 상부 핀 부분을 통해 실질적으로 수직으로 진행하여 인접한 핀들 사이에 격리 트렌치를 정의한다. 일부 실시예에서, 식각 공정은 베이스 재료의 서브 핀 부분과 희생 재료 및 채널 재료의 교호 층의 상부 핀 부분을 포함하는 핀을 정의하기 위해 베이스 내로 진행된다. 일부 실시예에서, 식각 공정은 베이스로부터 수직으로 위로 연장되는 평행 핀의 그룹을 정의한다. 다른 실시예에서, 식각은 H자 형상을 갖는 평면형 또는 3D 트랜지스터 구조를 정의하며, 여기서 채널 영역은 H자의 수직 바(bar)로 표현되는 소스 및 드레인 영역 사이에서 연장되는 빔(beam)에 대응한다.
다른 실시예에서, 예를 들어, 희생 재료와 채널 재료의 교호 층은 트렌치에서의 성장 또는 증착에 의해 베이스 상에 형성된다. 예를 들어, 트렌치는 열 산화에 의해 또는 전술한 기술 중 적절한 하나를 사용한 증착에 의해 형성된 이산화규소(SiO2)와 같은 절연재의 층에 정의된 종횡비 트래핑 트렌치("ART(aspect ratio trapping)" 트렌치)이다. 그런 다음, 절연재를 패터닝하고 식각하여 기판 또는 다른 재료 층으로 연장되는 트렌치를 정의한다. 베이스 재료는 트렌치의 하부에 있는 기판 상에 직접 형성될 수 있으며, 그 다음 희생 재료와 채널 재료의 교호 층이 형성된다. 절연재는 핀의 전체 또는 일부를 노출시키도록 리세스될 수 있다. 일부 실시예에서, 절연재는 서브 핀(즉, 베이스 재료)의 상단까지 리세스되어 핀의 상부 부분의 희생 재료와 채널 재료의 층 스택만을 노출시킨다. 다른 실시예에서, 절연재는 완전히 리세스되어 전체 서브 핀을 노출시키거나, 희생 재료의 첫 번째 층 아래 수준까지 리세스되어 서브 핀의 일부를 노출시킨다. 본 개시에 비추어 수많은 변형 및 실시예가 명백할 것이다.
또 다른 실시예에서, 대체 핀 기반 접근법을 이용하여 핀이 정의될 수 있다. 일 실시예에서, 대체 핀 기반 접근법은 예컨대 벌크 반도체 재료를 패터닝 및 식각함으로써 베이스에 핀을 형성하는 것을 포함한다. 얕은 트렌치 분리(STI: shallow trench isolation) 재료를 이러한 핀 주위에 형성한 다음, 기판으로부터 유래하는(native-to-substrate) 핀을 리세스하여 STI 재료에 핀 형상의 트렌치를 정의한다. 그 다음, 핀 형상의 트렌치에 서브 핀 재료, 및 희생 재료와 채널 재료의 교호 층이 형성될 수 있다. 일 실시예에서, 대체 핀 접근법은 그 다음 STI 재료를 제거하고 서브 핀들 사이에서 베이스 상에 절연재를 형성하여 교대하는 희생 재료와 채널 재료의 층 스택을 노출시키는 것으로 진행된다.
일부 실시예에서, 서브 핀은 단결정 실리콘 또는 게르마늄과 같은 IV족 반도체 재료이다. 다른 실시예에서, 서브 핀 재료는 (몇 가지 예를 들자면) GaAs, InGaAs, AlGaAs, 또는 AlAs와 같은 III-V족 반도체 재료이다. 일부 실시예에서, 서브 핀 재료는 적절한 도펀트(예를 들어, 붕소, 인, 및/또는 비소)로 도핑되거나 도핑되지 않을 수 있다. 서브 핀 재료가 도핑되는 실시예에서, 서브 핀 재료는 예를 들어 입방 cm당 1E16 내지 1E22 원자 범위의 도펀트 농도에서 (예를 들어, 인 또는 비소로) n형 도핑되거나 (예를 들어, 붕소로) p형 도핑될 수 있다. 일부 실시예에서, 서브 핀은 2개 이상의 별개의 층(조성이 상이할 수 있거나 상이하지 않을 수 있음)을 포함하는 다층 구조를 가질 수 있다. 일부 실시예에서, 서브 핀 은 서브 핀 재료의 적어도 일부에 걸쳐 하나 이상의 재료 농도의 경사 형성(예를 들어, 증가 및/또는 감소)을 포함할 수 있다.
일부 실시예에서, 각각의 핀은 예를 들어 20nm 내지 500nm 범위(또는 20nm 내지 50nm, 20nm 내지 100nm, 20nm 내지 200nm, 20nm 내지 300nm, 20nm 내지 400nm, 50nm 내지 100nm, 50nm 내지 200nm, 50nm 내지 300nm, 50nm 내지 400nm, 50nm 내지 500nm, 100nm 내지 250nm, 100nm 내지 400nm, 100nm 내지 500nm, 200nm 내지 400nm, 또는 200nm 내지 500nm의 하위 범위)의 수직 핀 높이(y축 방향의 치수) 및/또는 최대 500nm, 450nm, 400nm, 350nm, 300nm, 250nm, 200nm, 150nm, 100nm 또는 50nm의 최대 수직 핀 높이를 포함할 수 있다. 일부 실시예에서, 각각의 핀은 2nm 내지 50nm 범위(또는 2nm 내지 5nm, 2nm 내지 10nm, 5nm 내지 10nm, 5nm 내지 20nm, 5nm 내지 30nm, 5nm 내지 50nm, 10nm 내지 20nm, 10nm 내지 30nm, 10nm 내지 50nm, 20nm 내지 30nm, 20nm 내지 50nm 또는 30nm 내지 50nm의 하위 범위)의 수평 핀 폭(x축 방향의 치수) 및/또는 최대 50nm, 30nm, 20nm, 10nm, 또는 5nm의 최대 수평 핀 폭을 포함할 수 있다. 일부 실시예에서, 핀 폭 대 핀 높이의 비율은 1보다 클 수 있으며, 예를 들어 1.5, 2, 2.5, 3, 3.5, 4, 4.5, 5, 6, 7, 8, 9, 10, 15, 20보다 크거나, 본 개시에 비추어 명백한 바와 같이 임의의 다른 적절한 임계비보다 클 수 있다. 다른 적절한 재료 및 두께 값/범위/임계값은 본 개시에 비추어 명백할 것이다.
일부 실시예에서, 베이스 또는 서브 핀 재료는 그 위의 (예를 들어, 소스 및 드레인 영역의) 상부 핀 재료에 대해 반대 유형으로 도핑되어 터널 다이오드 구성을 제공하여 기생 누출(예를 들어, 서브 임계값 누출)을 감소시키거나 제거하는 것을 도울 수 있다. 예를 들어, 일부 실시예에서, 서브 핀 재료는 그 위에 놓이는 재료가 n형 도핑되는 경우 의도적으로 (예를 들어, 입방 cm당 1E16, 5E16, 1E17, 5E17, 1E18, 5E18 또는 1E19 원자 이상의 도핑 농도로) p형 도핑될 수 있고, 그 반대의 경우도 마찬가지이다.
다시 도 2를 참조하면, 방법(200)은 204에서 208로 진행되며, 208은, 도 3b에 도시된 바와 같이, 더미 게이트 산화물, 더미 게이트 전극, 및 게이트 스페이서를 포함하는 더미 게이트를 핀의 채널 영역 상에 형성하는 단계를 포함한다. 일 실시예에서, 더미 게이트를 형성하는 것은 더미 게이트 산화물(335)의 증착, 더미 게이트 전극(332)(예를 들어, 폴리-Si)의 증착, 및 선택 사항으로서 하드마스크의 증착 및 패터닝을 포함할 수 있다. 게이트 스페이서(134)는 더미 게이트 전극(332)의 대향 측면을 따라 형성된다. 예를 들어, 게이트 스페이서(134)는 인식되는 바와 같이 질화규소(Si3N4) 또는 다른 적절한 재료를 포함한다.
다시 도 2를 참조하면, 방법(200)은 208에서 212로 진행되며, 212에서 핀의 희생 재료가 리세스되어 제1 리세스 영역을 형성하고, 제1 리세스 영역에 내부 게이트 스페이서가 형성된다. 예를 들어, 도 3c에 도시된 바와 같이, 핀(301)의 희생 재료(302)는 나노리본(118)에 대해 선별적인 적절한 식각 공정을 통해 양측에서 리세스되어 제1 리세스 영역(329)을 형성한다. 예를 들어, 나노리본(118) 또는 게이트 스페이서(134)를 식각하지 않으면서 희생 재료(302)를 식각한다. 예를 들어, 인식되는 바와 같이, 습식 식각(예를 들어, 질산/불화수소산), 이방성 건식 식각, 또는 다른 적절한 식각 공정이 사용될 수 있다. 이어서, 도 3d에 도시된 바와 같이, 내부 게이트 스페이서(135)가 리세스 영역(329)에 형성된다. 내부 게이트 스페이서(135)는 화학 기상 증착(CVD: chemical vapor deposition), 물리 기상 증착(PVD: physical vapor deposition), 원자 층 증착(ALD: atomic layer deposition), 기상 에피택시(VPE: vapor-phase epitaxy), 분자 빔 에피택시(MBE: molecular beam epitaxy) 또는 액상 에피택시(LPE: liquid-phase epitaxy)와 같은 임의의 적절한 증착 기술을 사용하여 형성된다.
다시 도 2를 참조하면, 방법(200)은 212에서 216으로 진행되며, 216에서 내부 게이트 스페이서가 리세스되어 제2 리세스 영역을 형성한다. 예를 들어, 도 3e는 내부 게이트 스페이서(135)가 리세스된 후 제2 리세스 영역(331)을 형성하는 것을 도시한다. 예를 들어, 인식되는 바와 같이, 내부 게이트 스페이서(135)를 리세스하기 위해 습식 식각(예를 들어, 질산/불화수소산), 이방성 건식 식각, 또는 다른 적절한 식각 공정이 사용될 수 있다.
내부 게이트 스페이서(135)를 리세스하면 나노리본(118)의 팁 영역(182a1, 182b1)이 노출된다(즉, 팁 영역(182a1, 182b1)은 더 이상 내부 게이트 스페이서(135)에 의해 덮이지 않음). 팁 근처 영역(182a2, 182b2)은 여전히 내부 게이트 스페이서(135)에 의해 덮인다.
도 3e에 도시된 바와 같이, 게이트 스페이서(134)는 폭 w1을 갖고, 내부 게이트 스페이서(135)는 폭 w2을 갖는다. 도시된 바와 같이, 폭은 나노리본(118)의 길이에 평행한 방향으로 측정된다. 도시된 바와 같이, 폭 w1은 폭 w2보다 예를 들어 5% 이상 또는 10% 이상 또는 20% 이상 더 크다. 도 3d에 도시된 바와 같이, 초기에 게이트 스페이서(134) 및 내부 게이트 스페이서(135)는 모두 w1의 폭을 갖는다. 그러나, 도 3e에 도시된 바와 같이, 내부 게이트 스페이서(135)는 그 폭을 줄이기 위해 리세스되어, 각각의 리세스된 내부 게이트 스페이서(135)는 각각의 게이트 스페이서(134)의 폭 w1보다 더 작은 w2의 폭을 갖는다.
다시 도 2를 참조하면, 방법(200)은 216에서 220으로 진행되며, 220에서 소스 및 드레인 영역이 형성되고, 소스 및 드레인 영역은 또한 제2 리세스 영역 내에서 연장된다. 도 3f는 소스 영역(106) 및 드레인 영역(108)을 도시하고, 여기서 소스 영역(106) 및 드레인 영역(108)의 섹션들은 도 3e의 리세스(331) 내에 있다. 일 실시예에서, 에피택셜 방식으로 형성된 소스 및 드레인 영역(106, 108)은, 도 3f에 도시되고 또한 도 1b 내지 도 1d와 관련하여 논의된 바와 같이, 나노리본(118)의 팁 영역(182a1, 182b1)을 여러 측면에서 클래딩한다.
일 실시예에서, 소스 및 드레인 영역을 형성하는 것은, 핀의 노출된 소스 및 드레인 부분의 적어도 일부를 식각하여 층 스택을 제거하고, 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 또는 액상 에피택시(LPE)와 같은 임의의 적절한 기술을 사용하여 대체 소스 및 드레인 재료를 형성함으로써 수행될 수 있다. 일부 실시예에서, 핀의 노출된 소스/드레인 영역이 완전히 제거될 필요는 없으며, 대신, 소스/드레인 영역에서 층 스택의 재료는 예를 들어 소스/드레인 재료로 도핑, 주입 및/또는 클래딩(cladding)함으로써 또는 다른 적절한 처리를 통해 최종 소스/드레인 영역으로 변환된다.
일부 실시예에서, 소스 및 드레인 영역은, n형 및 p형 영역 중 하나에 대한 처리를 수행한 다음 n형 및 p형 영역 중 다른 하나에 대한 처리를 수행하는 것과 같이 한 번에 하나의 극성으로 형성될 수 있다. 일부 실시예에서, 소스 및 드레인 영역은 임의의 적절한 도핑 방식을 포함할 수 있는데, 예를 들어, 적합한 n형 및/또는 p형 도펀트(예를 들어, 입방 cm당 1E16 내지 1E22 원자 범위의 농도)를 포함할 수 있다. 그러나, 일부 실시예에서, 적어도 하나의 소스 또는 드레인 영역은 도핑되지 않거나/내인성이거나 비교적 최소로 도핑될 수 있다(예를 들어 입방 cm당 1E16 원자 미만의 도펀트 농도를 포함함).
다시 도 2를 참조하면, 방법(200)은 220에서 224로 진행되며, 224는 더미 게이트를 제거하고 채널 영역에서 나노리본을 릴리즈하는 단계를 포함한다. 도 3g는 더미 게이트 산화물(335) 및 더미 게이트 전극(332)이 제거되고, 희생 재료(302)를 제거함으로써 나노리본(118)이 릴리즈된 디바이스(100)를 도시한다.
나노리본을 릴리즈하기 전에, 더미 게이트 재료는 게이트 스페이서(134)와 내부 게이트 스페이서(135) 및 채널 및 게이트 공정 동안 노출되는 다른 비게이트 재료에 대해 선별적인 식각 공정을 통해 제거된다는 점에 유의한다. 게이트 스페이서들 사이의 더미 게이트 전극을 제거하면 핀의 채널 영역이 노출된다. 예를 들어, 다결정 실리콘 더미 게이트 전극은 인식되는 바와 같이 습식 식각 공정(예를 들어, 질산/불화수소산), 이방성 건식 식각, 또는 다른 적절한 식각 공정을 이용하여 제거될 수 있다. 이 공정 단계에서, 채널 재료와 희생 재료의 교호 층의 층 스택이 채널 영역에서 노출된다. 채널 영역은 소스 및 드레인 영역 사이에서 연장되고 이들과 접촉하며, 여기서 층 스택의 단부는 내부 게이트 스페이서(135)에 의해 보호된다.
일부 실시예에 따르면, 그 다음, 층 스택의 희생 재료(302)는 식각 공정에 의해 제거되어 나노리본(118)이 릴리즈될 수 있다. 희생 재료(302)를 식각하는 것은, 식각 공정이 희생 재료를 선택적으로 제거하고 채널 재료를 온전하게 남기도록 임의의 적절한 습식 또는 건식 식각 공정을 이용하여 수행될 수 있다. 일 실시예에서, 희생 재료는 실리콘 게르마늄(SiGe)이고 채널 재료는 전자 등급 실리콘(Si)이다. 예를 들어, 산화제와 불화수소산(HF)을 사용한 기상 식각은 SiGe/Si 층 스택에서 SiGe를 선택적으로 식각하는 것으로 나타났다. 다른 실시예에서, 기상 삼불화염소(ClF3) 식각이 희생 SiGe 재료를 제거하기 위해 사용된다. 식각 화학적 성질은 인식되는 바와 같이 게르마늄 농도, 나노리본 치수, 및 기타 인자에 기초하여 선택될 수 있다. SiGe 희생 재료를 제거한 후 생성된 채널 영역은 핀의 소스 및 드레인 영역 사이에서 연장되는 실리콘 나노리본을 포함하며, 여기서 나노리본(예를 들어, 실리콘)의 단부는 소스 및 드레인 구조와 접촉하고 게이트 스페이서에 의해 적어도 부분적으로 보호된 상태를 유지한다.
다시 도 2를 참조하면, 방법(200)은 224에서 228로 진행되며, 228은 최종 게이트 스택을 형성하는 단계를 포함한다. 예를 들어, 도 3h는 대응하는 게이트 스택이 형성된 디바이스(100)를 도시한다. 예를 들어, 디바이스(100)의 게이트 스택은 개별 나노리본(118)의 중간 영역을 둘러싸는 게이트 유전체(120), 및 게이트 유전체(120) 주위의 게이트 전극(132)을 포함한다.
이 예시적인 실시예에서, 게이트 스택은 대체 게이트 또는 대체 금속 게이트(RMG) 공정으로 간주될 수 있는 게이트 라스트(gate-last) 제조 흐름을 이용하여 형성된다. 나노리본 채널 구조를 이용하는 실시예에서, 게이트 스택은 각각의 나노리본 중간 영역 부분을 실질적으로(또는 완전히) 둘러쌀 수 있으며, 예를 들어, 각각의 나노리본의 최소 80%, 85%, 90%, 95% 또는 그 이상을 둘러쌀 수 있다. 최종 게이트 스택을 처리하는 것은 채널 영역의 노출된 나노리본 중간 영역 상에 게이트 유전체(120)를 증착한 다음 게이트 유전체와 접촉하는 게이트 전극(132)을 형성하는 것을 포함한다. 예를 들어, 스핀 코팅 또는 CVD 증착을 포함하여, 임의의 적절한 기술이 사용될 수 있다. 게이트 유전체(120)는, 예를 들어, 임의의 적절한 산화물(예를 들어, 실리콘 이산화물), 고유전율 유전체 재료, 및/또는 본 개시에 비추어 명백한 임의의 다른 적절한 재료를 포함할 수 있다. 고유전율 유전체 재료의 예에는 하프늄 산화물, 하프늄 규소 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 규소 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물 및 납 아연 니오베이트가 있다. 일부 실시예에서, 게이트 유전체(120)는 고유전율 유전체 재료가 사용될 때 그 품질을 개선하기 위해 어닐링될 수 있다. 게이트 전극(132)은 폴리실리콘, 또는 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN)과 같은 다양한 적합한 금속 또는 금속 합금과 같은 광범위한 재료를 포함할 수 있다.
일부 실시예에서, 게이트 유전체 및/또는 게이트 전극은 예를 들어 2개 이상의 재료 층의 다층 구조를 포함할 수 있다. 예를 들어, 일부 실시예에서, 다층 게이트 유전체는 예를 들어 채널 영역으로부터 게이트 전극으로의 보다 점진적인 전기적 전이를 제공하기 위해 사용될 수 있다. 일부 실시예에서, 게이트 유전체 및/또는 게이트 전극은 피처(들)의 적어도 일부에서 하나 이상의 재료의 함량 또는 농도 경사를 형성(예를 들어, 증가 및/또는 감소)하는 것을 포함할 수 있다. 일부 실시예에서, 하나 이상의 상대적으로 높거나 낮은 일함수 층 및/또는 다른 적절한 층과 같은 하나 이상의 추가 층이 또한 최종 게이트 스택에 존재할 수 있다. 게이트 유전체는 또한, 예를 들어 게이트 유전체가 게이트 전극과 하나 또는 2개의 게이트 스페이서 사이에 있도록 나노리본 바디의 한 측면 또는 양 측면 상에 대체 게이트 스페이서를 형성하는 데 사용될 수 있다. 다수의 상이한 게이트 스택 구성이 본 개시에 비추어 명백할 것이다.
다시 도 2를 참조하면, 방법(200)은 228에서 232로 진행되며, 232는 대응하는 소스/드레인 접촉부를 형성하고 집적 회로(IC)를 완성하는 단계를 포함한다. 도 3i는 대응하는 소스/드레인 접촉부가 형성된 디바이스(100)를 도시한다. 예를 들어, 도 3i는 ILD(378)를 관통하여 소스 영역(106)과 접촉하는 전도성 소스 접촉부(372), ILD(378)를 관통하여 드레인 영역(108)과 접촉하는 전도성 드레인 접촉부(380), 및 ILD(378)를 관통하여 게이트 전극(132)과 접촉하는 전도성 게이트 접촉부(374)를 도시한다.
일부 실시예에서, 소스 및 드레인 접촉부는 임의의 적절한 기술을 사용하여 형성될 수 있는데, 예를 들어 각각의 소스/드레인 영역 위의 ILD 층(378)에서 접촉부 트렌치를 형성한 다음 트렌치에 금속 또는 금속 합금 (또는 다른 적절한 전기 전도성 재료)을 증착하여 형성될 수 있다. 일부 실시예에서, 소스/드레인 접촉부를 형성하는 것은 예를 들어 실리사이드화, 게르마늄화, III-V화, 및/또는 어닐링 공정을 포함할 수 있다. 일부 실시예에서, 소스 및 드레인 접촉부는 알루미늄 또는 텅스텐을 포함할 수 있지만, 예를 들어 은, 니켈-백금 또는 니켈-알루미늄과 같은 임의의 적절한 전도성 금속 또는 합금도 사용될 수 있다. 일부 실시예에서, 소스 및 드레인 접촉부 중 하나 이상은 예를 들어 저항 감소 금속 및 접촉 플러그 금속, 또는 접촉 플러그만 포함할 수 있다. 예시적인 접촉 저항 감소 금속은 예를 들어 니켈, 알루미늄, 티타늄, 금, 금-게르마늄, 니켈-백금, 니켈 알루미늄, 및/또는 기타 이러한 저항 감소 금속 또는 합금을 포함한다. 예시적인 접촉 플러그 금속은 예를 들어 알루미늄, 구리, 니켈, 백금, 티타늄, 또는 텅스텐, 또는 이들의 합금을 포함하지만, 적절하게 전도성인 임의의 접촉 금속 또는 합금이 사용될 수 있다. 일부 실시예에서, 원하는 경우, 접착 층(예를 들어, 티타늄 질화물) 및/또는 라이너 또는 배리어 층(barrier layer)(예를 들어, 탄탈륨 질화물)과 같은 추가 층이 소스 및 드레인 접촉 영역에 존재할 수 있다. 일부 실시예에서, 접촉 저항 감소 층은 특정 소스 또는 드레인 영역과 이에 대응하는 소스 또는 드레인 접촉부 사이에 존재할 수 있는데, 그 예에는 상대적으로 고도로 도핑된(예를 들어, 입방 cm당 1E18, 1E19, 1E20, 1E21 또는 1E22 원자보다 큰 도펀트 농도로) 개재 반도체 재료 층이 있다. 이러한 일부 실시예에서, 접촉 저항 감소 층은 예를 들어 대응하는 소스 또는 드레인 영역에 포함된 재료 및/또는 도펀트 농도에 기초한 반도체 재료 및/또는 불순물 도펀트를 포함할 수 있다.
다시 도 2를 참조하면, 공정(232)은 또한 일부 실시예에 따라, 원하는 바와 같은 디바이스(100)를 포함하는 일반 IC를 완성하는 단계를 포함한다. IC를 완성하기 위한 이러한 추가 공정은, 예를 들어, 하나 이상의 금속화 층을 형성하고/하거나 형성된 트랜지스터 디바이스를 상호 연결하기 위한 배선 공정(back-end 또는 back-end-of-line(BEOL))을 포함할 수 있다. 임의의 다른 적절한 공정이 수행될 수 있으며, 이는 본 개시에 비추어 명백할 것이다.
방법(200)의 공정은 설명의 편의를 위해 특정 순서로 표시된다. 그러나, 일부 실시예에 따라, 공정 중 하나 이상이 상이한 순서로 수행될 수 있거나 전혀 수행되지 않을 수 있다(따라서 선택사항임). 방법(200) 및 본 명세서에 설명된 기술에 대한 수많은 변형이 본 개시에 비추어 명백할 것이다.
도 4a는 본 개시의 일 실시예에 따른 비평면형 디바이스(400)의 사시도를 도시하며, 여기서 비평면형 디바이스(400)의 개별 채널 바디(418)는 코어 구조(423) 및 코어 구조(423)를 적어도 부분적으로 둘러싸는 주변 구조(421)를 포함한다. 도 4b는 본 개시의 일 실시예에 따른 도 4a의 비평면형 디바이스(400)의 단면도를 도시한다. 도 4c, 도 4d 및 도 4e는 본 개시의 일 실시예에 따른, 도 4a 및 도 4b의 비평면형 디바이스(400)의 채널 바디(418)의 상이한 구현을 더 상세히 도시한다. 도 4f는 본 개시의 일 실시예에 따른 도 4a의 비평면형 디바이스(400)의 다른 단면도를 도시한다.
도 4b, 도 4c, 도 4d 및 도 4e의 비평면형 디바이스(400)(본 명세서에서 "디바이스(400)"로도 지칭됨)의 단면도는 도 4a의 A-A'선을 따르며, 이는 디바이스(400)의 소위 "핀 절단(fin cut)" 또는 "채널 절단(channel cut)"도이다. 도 4f의 비평면형 디바이스(400)의 단면도는 도 4a의 B-B'선을 따르며, 이는 디바이스(400)의 소위 "게이트 절단(gate cut)"도이다.
일부 예에서, 비평면형 디바이스(400)는 GAA 트랜지스터와 같은 GAA 디바이스이다. 본 개시의 일부 실시예가 나노리본 GAA 트랜지스터와 관련하여 논의되었지만, 본 개시의 교시는 또한, 본 개시에 비추어 인식되는 바와 같이, 나노와이어 트랜지스터, 나노시트 트랜지스터 또는 포크시트 트랜지스터와 같은 다른 유형의 GAA 또는 비평면형 트랜지스터에서도 사용될 수 있다.
도 4a의 사시도는 내부 게이트 스페이서(435)를 도시하지 않고(도 4a의 참조 부호 435는 내부 게이트 스페이서(435)의 위치를 가리킴) 또한 다양한 나노리본(418)의 주변 층(421)을 도시하지 않는다는 점에 유의한다. 이 특징들은 도 4b 내지 도 4e에 도시된다. 또한, 게이트 전극(432) 및 게이트 스페이서(434)는 게이트 전극 및 게이트 스페이서를 관통하는 나노리본(418)을 나타내기 위해 도 4a에서 투명하게 도시된다. 따라서, 도 4a는 디바이스(400)의 전체적인 3차원(3D) 비평면형 구조를 소개하는 반면, 도 4b 내지 도 4f는 본 명세서에서 논의되는 특징들을 더 상세히 도시한다.
도시된 바와 같이, 디바이스(400)는 기판(402) 상에 형성된다. 디바이스(400)는 디바이스(400)의 나노리본(418)이 그 위에 수직으로 적층되는 서브 핀 영역(410)을 포함한다. 도시된 바와 같이, 디바이스(400)는 유전체 충전물(409)에 의해 임의의 인접 디바이스(도시되지 않음)로부터 분리될 수 있다. 기판(402), 서브핀 영역(410), 및 유전체 충전물(409)은 도 1a 내지 도 1d의 디바이스(100)와 관련하여 상세하게 논의되었다(예를 들어, 도 1a 내지 도 1d의 기판(102), 서브핀 영역(110) 및 유전체 충전물(109)에 각각 대응함).
디바이스(400)는 소스 영역(406)과 드레인 영역(408) 사이에서 측방향으로 연장되고 이들을 연결하는 채널 영역을 포함한다. 채널 영역은 수평으로 연장되고 수직 스택으로 배열되는 나노리본(418)(예를 들어, 나노리본(418a, 418b, 418c))과 같은 2개 이상의 채널 바디를 포함한다. 일부 실시예에 따르면, 소스 영역(406) 및 드레인 영역(408)은 식각 및 대체 공정(etch-and-replace process)을 이용하여 제공되는 에피택셜 영역이다. 다른 실시예에서, 소스 및 드레인 영역 중 하나 또는 둘 모두는 예를 들어 반도체 핀 또는 기판의 주입 도핑된 네이티브(native) 부분일 수 있다. 소스 및 드레인 영역에 적합한 임의의 반도체 재료(예를 들어, IV족 및 III-V족 반도체 재료)가 사용될 수 있다. 소스 및 드레인 영역은 접촉 저항을 개선하기 위해 라이너(liner) 및 캡핑 층(capping layer)과 같은 다중 층을 포함할 수 있다. 이러한 경우에, 소스 및 드레인 영역의 조성 및 도핑은 트랜지스터의 극성에 따라 동일하거나 상이할 수 있다. 소스 및 드레인 영역에 적합한 임의의 반도체 재료(예를 들어, IV족 및 III-V족 반도체 재료)가 사용될 수 있다. 일 예에서, 소스 및 드레인 영역은 디바이스의 유형(예를 들어, PMOS 또는 NMOS)에 기초하여 적절하게 도핑될 수 있다.
디바이스(400)는 나노리본(418a, 418b, 418c)과 같이, 일반적으로 나노리본(418)으로 지칭되는 채널 바디(418)를 포함한다. 디바이스(400)는 3개의 나노리본을 포함하는 것으로 도시되지만, 디바이스(400)의 채널 영역은 1개, 2개, 4개, 또는 그 이상과 같은 임의의 상이한 수의 나노리본을 가질 수 있다. 디바이스(400)에서 나노리본(418)은 수평으로 연장되고 수직으로 적층되지만, 본 개시는, 인식되는 바와 같이, 평면형 나노리본 트랜지스터, 수직으로 연장되고 수평으로 적층되는 나노리본, 및 기타 다른 배열을 포함하는 다양한 구성의 나노리본을 고려한다. 일 예에서, 나노리본(418)은 적절하게 도핑된 실리콘과 같은 적절하게 도핑된 반도체 재료를 포함한다.
디바이스(400)에서, 게이트 구조(430)는 소스 및 드레인 영역(406, 408) 사이에서 각각의 나노리본(418)과 접촉하고 이를 적어도 부분적으로 둘러싸며, 게이트 구조(430)는 게이트 유전체(420), 게이트 전극(432), 게이트 스페이서(434), 및 내부 게이트 스페이서(435)를 포함한다.
도 4c는 단일 나노리본(418)을 도시한다. 도시된 바와 같이, 나노리본(418)(및 디바이스(400)의 다른 나노리본)은 팁 영역들(482) 사이에 중간 영역(480)을 포함한다. 예를 들어, 개별 나노리본(418)의 팁 영역(482)은 소스 영역(406) 및 드레인 영역(408)과 접촉한다.
유전체 층(420)은 개별 나노리본(418)의 중간 영역(480)을 둘러싸지만, 개별 나노리본(418)의 팁 영역(482)은 둘러싸지 않는다.
일 예에서, 게이트 유전체(420)는 단일 재료 층 또는 다층 재료 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체(420)는 실리콘 산화물과 같은 제1 유전체 층, 및 하프늄 산화물과 같은 고유전율 재료를 포함하는 제2 유전체 층을 포함한다. 하프늄 산화물은 특정 반도체 디바이스의 임계 전압에 영향을 미치는 원소로 도핑될 수 있다. 일부 실시예에 따르면, 게이트 유전체에 사용되는 도핑 원소는 란타늄이다. 게이트 유전체(420)는 각각의 나노리본(418)의 중간 영역 주위에 존재하고, 도시되지는 않았지만 서브 핀 부분(410) 위에도 존재할 수 있다. 일부 실시예에서, 도시되지는 않았지만 게이트 유전체(420)는 유전체 충전물(409)의 상단 표면 위에도 존재한다.
일부 실시예에서, 그리고 도 4f에 도시된 바와 같이, 하나 이상의 일함수 금속(427)이 디바이스(400)의 개별 나노리본 주위에 포함될 수 있다. 일함수 금속(427)은 도 4f에 도시되지만, 명확한 도시를 위해 도 4a 내지 도 4e에는 도시되지 않는다. 일 예에서, 디바이스(400)의 하나 이상의 나노리본(또는 모든 나노리본) 주위에 일함수 금속(427)이 없을 수 있다.
일부 실시예에 따르면, 게이트 전극(432)은 나노리본(418) 위에서 연장되고 이를 둘러싼다. 게이트 전극(432)은 금속, 금속 합금, 또는 도핑된 폴리실리콘과 같은 충분히 전도성인 임의의 재료를 포함할 수 있다.
도 4b에 도시된 바와 같이, 게이트 구조는 또한 소스 영역(406)과 게이트 전극(432) 사이 및 드레인 영역(408)과 게이트 전극(432) 사이에 존재하는 내부 게이트 스페이서(435)를 포함한다. 내부 게이트 스페이서(435)는 소스 및 드레인 영역(406, 408)으로부터 게이트 전극(432)을 분리한다. 예를 들어, 제1 내부 게이트 스페이서는 소스 영역(406)으로부터 게이트 전극(432)을 분리하고, 제2 내부 게이트 스페이서는 드레인 영역(408)으로부터 게이트 전극(432)을 분리한다. 일 예에서, 내부 게이트 스페이서(435) 및 게이트 스페이서(434)는 조성이 동일하다. 다른 예에서, 내부 게이트 스페이서(435) 및 게이트 스페이서(434)는 조성이 상이하다.
일 실시예에서, 나노리본(418)의 팁 영역(482)은 나노리본의 2개의 단부 상에 있고, 중간 영역(423)은 2개의 해당 팁 영역(482) 사이에 측방향으로 있다. 팁 영역(482)은 대응하는 내부 게이트 스페이서(435)에 의해 덮인다. 도 4b 및 도 4c의 예에서, 게이트 전극(432)과 소스 영역(406) 사이에 있는 제1 게이트 스페이서(435)는 디바이스(400)의 좌측에 있는 팁 영역(482)을 덮고, 게이트 전극(432)과 드레인 영역(408) 사이에 있는 제2 게이트 스페이서(435)는 디바이스(400)의 우측에 있는 팁 영역(482)을 덮는다. 도시된 바와 같이, 2개의 내부 게이트 스페이서(435)는 나노리본(418)이 연장되는 방향에 수직인 방향으로 연장된다.
일 실시예에서 그리고 도 4b 내지 도 4e에 도시된 바와 같이, 개별 나노리본(418)은 소스 영역(106)과 드레인 영역(108) 사이에서 측방향으로 연장되는 베이스 또는 코어 구조(423), 및 코어 구조(423)의 적어도 중간 섹션을 둘러싸는 주변 구조(421)를 포함한다. 예를 들어, 코어 구조(423)는 도 4c 내지 도 4e에 도시된 바와 같이 제1 및 제2 팁 영역(482) 및 중간 영역(480)의 일 섹션을 포함한다. 예를 들어, 코어 구조(423)는 덤벨 또는 "H"자 형상을 가지며, 여기서 팁 영역(482)은 "H"자의 두 수직 끝선을 형성하고 중간 영역(480)의 일 섹션은 "H"자의 수평선을 형성한다.
주변 구조(421)는 중간 영역(480)의 다른 섹션을 포함한다. 주변 구조(421)는 중간 영역(480)에서 코어 구조(423)를 둘러싼다. 따라서, 주변 구조(421)는 나노리본(418)의 중간 영역(480)에는 있으나 나노리본(418)의 팁 영역(482)에는 없다.
일 실시예에서 그리고 도 4b 및 도 4f에 도시된 바와 같이, 주변 구조(421)는 코어 구조(423)를 게이트 유전체(420)로부터 분리한다. 예를 들어, 주변 구조(421)는 코어 구조(423)와 게이트 유전체(420) 사이에 있다.
도 4c, 도 4d 및 도 4e는 코어 구조(423) 및 주변 구조(421)의 3가지 상이한 구성을 도시한다. 도 4c, 도 4d 및 도 4e를 참조하면, 팁 영역(482)의 수직 높이는 ht이고, 중간 영역(480) 내의 코어 구조(423)의 수직 높이는 hb이다. 따라서, 코어 구조(423)는 팁 영역(482)에서 높이 ht를 갖고 중간 영역(480)에서 높이 hb를 갖는다.
주변 구조(421)의 수직 높이(또는 폭)는 hp이다. 주변 구조(421)는 중간 영역(480)에서 코어 구조(423)를 둘러싸므로 주변 구조(421)는 2.hp의 총 수직 높이를 갖는다는 점에 유의한다. 따라서, 중간 영역(480)의 총 수직 높이는 H = (2.hp + hb)이다.
도 4c의 예에서, H = (2.hp + hb)
Figure pat00001
ht이다. 따라서, 도 4c의 예에서, 팁 영역(482)의 높이 ht는 중간 영역(480)의 높이 H와 유사하다(예를 들어, 중간 영역(480)의 높이 H의 10% 이내, 또는 5% 이내, 또는 2% 이내, 또는 1% 이내임). 따라서, 팁 영역(482) 및 중간 영역(480)의 상단 표면은 거의 또는 완전히 평면이거나 동일 평면이고, 팁 영역(482) 및 중간 영역(480)의 하단 표면은 거의 또는 완전히 평면이거나 동일 평면이다.
도 4d의 예에서, H = (2.hp + hb) > ht이다. 따라서, 도 4d의 예에서, 팁 영역(482)의 높이 ht는 중간 영역(480)의 높이 H보다 더 작다(예를 들어, 10% 이상, 또는 5% 이상, 또는 2% 이상, 또는 1% 이상 더 작음). 따라서, 팁 영역(482)의 상단 표면은 중간 영역(480)의 상단 표면보다 더 낮은 레벨에 있고, 팁 영역(482)의 하단 표면은 중간 영역(480)의 하단 표면보다 더 높은 레벨에 있다.
도 4e의 예에서, H = (2.hp + hb) < ht이다. 따라서, 도 4e의 예에서, 팁 영역(482)의 높이 ht는 중간 영역(480)의 높이 H보다 더 크다(예를 들어, 10% 이상, 또는 5% 이상, 또는 2% 이상, 또는 1% 이상 더 큼). 따라서, 팁 영역(482)의 상단 표면은 중간 영역(480)의 상단 표면보다 더 높은 레벨에 있고, 팁 영역(482)의 하단 표면은 중간 영역(480)의 하단 표면보다 더 낮은 레벨에 있다.
일 실시예에서, 주변 구조(421)의 전체 높이(또는 전체 폭)(즉, 2.hp)는 중간 영역(480)의 전체 높이 H의 약 50%이다. 일 예에서, 주변 구조(421)의 총 높이(즉, 2.hp)는 중간 영역(480)의 전체 높이 H의 40% 내지 60% 범위 이내, 또는 30% 내지 70% 범위 이내, 또는 20% 내지 80% 범위 이내이다. 단순히 예를 들면, 중간 영역(480)의 전체 높이 H는 8나노미터(nm)일 수 있고, 주변 구조(421)의 높이 hp는 1nm 내지 3nm의 범위에 있어 주변 구조(421)의 전체 높이(또는 전체 폭)가 2nm 내지 6nm의 범위에 있을 수 있다. 구체적인 예에서, 중간 영역(480)의 전체 높이 H는 8nm일 수 있고, 주변 구조(421)의 높이 hp는 2nm로서 주변 구조(421)의 전체 높이(또는 전체 폭)가 4nm일 수 있다.
일 실시예에서, 주변 구조(421)는 코어 구조(423)와 조성이 상이하고, 주변 구조(421) 재료는 전하 캐리어(즉, 정공 또는 전자)에 고이동도를 부여하도록 선택된다. 코어 구조(423)는 채널 바디의 골격을 형성하고 주변 구조(421)는 채널 바디의 고이동도 영역을 형성한다. 일 예에서, 코어 구조(423)는 변형을 받으며, 이는 코어 구조(423)를 통한 캐리어 이동도를 증가시킨다. 고이동도 주변 구조(421)는 캐리어 이동도를 더욱 증가시킨다. 일 예에서, 클래딩된 주변 구조(421)는 나노리본(418)의 전체 이동도를 증가시키며, 이는 디바이스(400)의 성능을 향상시킨다. 예를 들어, 트랜지스터 구동 강도는 주변 구조(421)의 고이동도 클래딩에 의해 좌우된다.
다음의 표 1은 코어 구조(423) 및 주변 구조(421)에 대한 다양한 재료 선택을 도시한다.
옵션 번호 코어 구조(423) PMOS용 주변 구조(421) NMOS용 주변 구조(421)
1 Si (변형된 Si 포함) SiGe Si (변형된 Si 포함) (예를 들어, 코어 및 주변 구조가 동일한 조성을 가지므로 별도의 주변 구조가 필요하지 않음)
2 SiGex SiGey (y > x) Si (변형된 Si 포함)
3 Si(1-x)Gex (x는 최대 100임) Ge InGaAs
표 1의 옵션 1을 참조하면, 일 예에서, 코어 구조(423)는 실리콘(Si)을 포함하고, PMOS 트랜지스터용 주변 구조(421)는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 또한, Si를 포함하는 코어 구조(423)의 경우, NMOS 트랜지스터용 주변 구조(421)도 실리콘을 포함할 수 있다. 따라서, 코어 구조(423)가 Si를 포함하는 이 옵션의 경우, PMOS 트랜지스터는 SiGe의 주변 구조(421)를 가질 수 있고 NMOS 트랜지스터는 별도의 주변 구조를 가지지 않을 수 있다. 예를 들어, PMOS 트랜지스터의 개별 나노리본의 중간 영역이 박형화될 수 있고, 이어서 주변 구조(421)가 증착될 수 있다(더 자세한 사항은 도 8d 및 8e 참조). 그러나, NMOS 트랜지스터의 경우, 표 1의 옵션 1에 대해 이 박형화 및 증착 공정을 건너뛸 수 있다. 일 예에서, 표 1의 옵션 1에 대해 코어 구조(423)의 Si 및/또는 주변 구조(421)의 Si는 변형될 수 있다.이제 표 1의 옵션 2를 참조하면, 일 예에서, 코어 구조(423)는 SiGex를 포함하고, PMOS 트랜지스터용 주변 구조(421)는 SiGey를 포함할 수 있다. 일 예에서 y는 x와 상이하다. 표 1의 예에서 y > x이며, 즉, 주변 구조(421)의 Ge 농도는 코어 구조(423)의 Ge 농도보다 더 높다. 또한, SiGex를 포함하는 코어 구조(423)의 경우, NMOS 트랜지스터용 주변 구조(421)는 Si(예를 들어, 변형된 Si)를 포함할 수 있다.
이제 표 1의 옵션 3을 참조하면, 일 예에서, 코어 구조(423)는 Si(1- x)Gex를 포함하고, PMOS 트랜지스터용 주변 구조(421)는 Ge를 포함할 수 있다. 코어 구조(423)의 SiGex에서 "x"는 최대 100% 또는 1일 수 있으며, 즉, 코어 구조는 SiGe를 포함하거나 Ge만 포함할 수 있다. 또한, Si(1-x)Gex를 포함하는 코어 구조(423)의 경우, NMOS 트랜지스터용 주변 구조(421)는 인듐 갈륨 비소(InGaAs)를 포함할 수 있다.
일반적으로, 일 예에서, 코어 구조(423)는 IV족 반도체 재료(예를 들어, Si, SiGe, Ge 등)을 포함할 수 있고, 주변 구조(421)는 IV족 반도체 재료 및/또는 III-V족 반도체 재료(예를 들어, GaAs, InGaAs, InP 등)를 포함할 수 있다.
표 1에 도시된 다양한 옵션은 예시이며 본 개시의 범위를 제한하려는 것이 아님을 유의한다. 코어 구조(423) 및/또는 주변 구조(421)에는 표 1에 열거된 것과 다른 재료가 사용될 수도 있다.
도 5a는 본 개시의 일 실시예에 따른, 비평면형 디바이스(400a, 400b, 400c)를 포함하는 집적 회로(IC) 구조(500)의 사시도를 도시하며, 여기서 개별 비평면형 디바이스(400)의 개별 채널 바디는 코어 구조(423) 및 코어 구조(423)를 적어도 부분적으로 둘러싸는 주변 구조(421)를 포함한다. 도 5b는 본 개시의 일 실시예에 따른, 도 5a의 비평면형 디바이스(400a, 400b, 400c)를 포함하는 IC 구조(500)의 단면도를 도시한다. 도 5b의 단면도는 도 5a의 A-A'선을 따르며, 이는 디바이스(400a, 400b, 400c)의 소위 "게이트 절단"도이다.
도 5a 및 도 5b의 각각의 디바이스(400a, 400b, 400c)는 도 4a 내지 도 4f의 디바이스(400)의 구조와 유사한 구조를 갖는다. 예를 들어, 디바이스(400a, 400b, 400c) 중 개별 디바이스의 개별 채널 바디(418)(예를 들어, 나노리본(418))는 코어 구조(423) 및 코어 구조(423)를 둘러싸는 주변 구조(421)를 포함한다.
일 예에서, 디바이스(400a, 400c)는 PMOS 디바이스인 반면, 디바이스(400b)는 NMOS 디바이스이다. 다른 예에서, 디바이스(400a, 400c)는 NMOS 디바이스인 반면, 디바이스(400b)는 PMOS 디바이스이다.
도 5a 및 도 5b의 디바이스(400)가 PMOS 디바이스 또는 NMOS 디바이스인지 여부에 따라, 코어 구조(423) 및 주변 구조(421)에 대한 재료는 예를 들어 이전에 논의된 표 1에 따라 선택될 수 있다.
도 6은 본 개시의 일 실시예에 따른 비평면형 디바이스(600)의 단면도를 도시하며, 여기서 비평면형 디바이스(600)의 (i) 내부 게이트 스페이서(435)는 리세스되어 비평면형 디바이스(600)의 소스 영역(406) 및 드레인 영역(408)이 비평면형 디바이스(600)의 채널 바디(418)의 팁 영역을 여러 측면에서 적어도 부분적으로 클래딩하고, (ii) 비평면형 디바이스(600)의 개별 채널 바디(418)는 코어 구조(423) 및 코어 구조(423)를 적어도 부분적으로 둘러싸는 주변 구조(421)를 포함한다.
따라서, 도 6은 도 1a 내지 도 1d의 디바이스(100)의 특징과 도4a 내지 도 4f의 특징을 포함한다. 예를 들어, 도 1a 내지 도 1d의 디바이스(100)와 유사하게, 도 6의 디바이스(600)에서 비평면형 디바이스(600)의 내부 게이트 스페이서(435)는 리세스되어 비평면형 디바이스(600)의 소스 영역(406) 및 드레인 영역(408)이 비평면형 디바이스(600)의 채널 바디(418)의 팁 영역을 여러 측면에서 적어도 부분적으로 클래딩한다. 또한, 도4a 내지 도 4f의 디바이스(400)와 유사하게, 도 6의 디바이스(600)에서 비평면형 디바이스(600)의 개별 채널 바디(418)는 코어 구조(423) 및 코어 구조(423)를 적어도 부분적으로 둘러싸는 주변 구조(421)를 포함한다.
도 6의 디바이스(600)의 구조 및 형성은 본 개시 전체에 걸쳐 논의된 디바이스(100, 400)에 관한 논의에 기초하여 명백할 것이다.
도 7은 본 개시의 일 실시예에 따른, 도 4a 내지 도 4f의 예시적인 비평면형 디바이스(400)를 형성하는 방법(700)을 나타내는 흐름도를 도시한다. 도 8a 내지 도 8f는 본 개시의 일 실시예에 따른, 다양한 공정 단계에서의 예시적인 비평면형 디바이스(예를 들어, 도 4a 내지 도 4f의 비평면형 디바이스(400))의 단면도를 도시한다. 도 7 및 도 8a 내지 도 8f는 함께 논의될 것이다.
도 7을 참조하면, 방법(700)은 도 2의 방법(200)의 공정(204, 208, 212)과 각각 유사한 공정(704, 708, 712)을 포함한다. 따라서, 공정(704, 708, 712)은 본 명세서에서 더 자세히 논의되지 않는다. 공정(712)은 도 2의 방법(200)의 공정(212)에 의해 형성된 도 3d의 디바이스와 유사한 도 8a의 디바이스를 형성한다. 예를 들어, 도 3d의 디바이스와 유사하게, 도 8a의 디바이스(400)는 더미 게이트 전극(832), 더미 게이트 산화물(835), 게이트 스페이서(434), 내부 게이트 스페이서(435), 희생 재료(802), 채널 바디 재료(예를 들어, 나노리본)(418a, 418b, 418c), 및 베이스(402)를 포함한다.
다시 도 7을 참조하면, 방법(700)은 712에서 716으로 진행되며, 716에서 소스 및 드레인 영역이 형성된다. 예를 들어, 소스 및 드레인 영역은 에피택셜 방식으로 증착된다. 도 8b는 소스 영역(406) 및 드레인 영역(408)을 도시한다.
일 실시예에서, 소스 및 드레인 영역을 형성하는 것은, 핀의 노출된 소스 및 드레인 부분의 적어도 일부를 식각하여 층 스택을 제거하고, 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 또는 액상 에피택시(LPE)와 같은 임의의 적절한 기술을 사용하여 대체 소스 및 드레인 재료를 형성함으로써 수행될 수 있다. 일부 실시예에서, 핀의 노출된 소스/드레인 영역이 완전히 제거될 필요는 없으며, 대신, 소스/드레인 영역에서 층 스택의 재료는 예를 들어 소스/드레인 재료로 도핑, 주입 및/또는 클래딩함으로써 또는 다른 적절한 처리를 통해 최종 소스/드레인 영역으로 변환된다.
일부 실시예에서, 소스 및 드레인 영역은, n형 및 p형 영역 중 하나에 대한 처리를 수행한 다음 n형 및 p형 영역 중 다른 하나에 대한 처리를 수행하는 것과 같이 한 번에 하나의 극성으로 형성될 수 있다. 일부 실시예에서, 소스 및 드레인 영역은 임의의 적절한 도핑 방식을 포함할 수 있는데, 예를 들어, 적합한 n형 및/또는 p형 도펀트(예를 들어, 입방 cm당 1E16 내지 1E22 원자 범위의 농도)를 포함할 수 있다. 그러나, 일부 실시예에서, 적어도 하나의 소스 또는 드레인 영역은 도핑되지 않거나/내인성이거나 비교적 최소로 도핑될 수 있다(예를 들어, 입방 cm당 1E16 원자 미만의 도펀트 농도를 포함함).
다시 도 7을 참조하면, 방법(700)은 716에서 720으로 진행되며, 720은 더미 게이트를 제거하고 채널 영역에서 나노리본을 릴리즈하는 단계를 포함한다. 도 8c는 더미 게이트 산화물(835) 및 더미 게이트 전극(832)이 제거되고, 희생 재료(802)를 제거함으로써 나노리본(418)이 릴리즈된 디바이스(400)를 도시한다. 공정(720)은 도 2의 방법(200)의 공정(224)과 유사하므로 더 자세히 논의되지 않는다.
다시 도 7을 참조하면, 방법(700)은 720에서 724로 진행되며, 724는 예를 들어 나노리본의 코어 구조를 형성하기 위해 나노리본의 중간 영역을 선별적으로 박형화하는 단계를 포함한다. 도 8d는 박형화된 후의 나노리본을 도시한다. 예를 들어, 나노리본(418)의 중간 영역(480)(도 4c 내지 4f 참조)은 박형화된다. 원자 층 식각(ALE: atomic layer etch), 습식 식각 공정, 이방성 건식 식각, 또는 다른 적절한 식각 공정과 같은 식각 공정이 사용될 수 있다. 부식제는 내부 게이트 스페이서(435)(예를 들어, 질화규소를 포함할 수 있음)에 대해 선별적일 수 있으며, 즉, 부식제는 내부 게이트 스페이서(435)를 식각하지 않으면서 나노리본(418)을 식각한다. 일 예에서, 내부 게이트 스페이서(435)는 나노리본(418)의 팁 영역(418)(도 4c 내지 도 4f 참조)이 박형화되거나 제거되는 것을 방지할 수 있다.
나노리본(418)의 박형화의 결과로 생성된 나노리본 구조는 도 8d에 도시된 바와 같은 나노리본의 코어 구조(423)이다. 따라서, 도 4a 내지 도 4f와 관련해서도 논의된 바와 같이 그리고 도 8d에 도시된 바와 같이, 박형화 후에, 코어 구조(423)는 팁 영역(418)보다 얇은 중간 영역(480)을 갖는다. 예를 들어, 도 4a 내지 도 4f와 관련해서도 논의된 바와 같이, 코어 구조(423)는 이제 덤벨 또는 "H"자 형상을 갖는다.
다시 도 7을 참조하면, 방법(700)은 724에서 728로 진행되며, 728에서 주변 구조가 나노리본의 코어 구조의 중간 영역 상에 형성(예를 들어, 증착)된다. 도 8e는 나노리본(418)의 코어 구조(423) 상에 형성된 주변 구조(421)를 도시한다. 도 8e(도 4c와 유사함)는 주변 구조(421) 및 코어 구조(423)의 하나의 예시적인 기하학적 구조를 도시하고, 도 4d 및 도 4e는 주변 구조(421) 및 코어 구조(423)의 다른 예시적인 기하학적 구조를 도시한다. 일 실시예에서, 형성 공정(728)은 예를 들어 CVD, PVD, ALD, VPE, MBE 또는 LPE와 같은 임의의 적합한 증착 기술을 사용하여 수행될 수 있다.
주변 구조(421) 및 코어 구조(423)에 대한 예시적인 재료는 본 명세서의 표 1과 관련하여 이전에 논의되었다. PMOS와 NMOS가 공동 집적되는 일 예에서, 주변 구조는 n형 및 p형 영역 중 하나에 대한 처리를 수행한 다음 n형 및 p형 영역 중 다른 하나에 대한 처리를 수행하는 것과 같이 한 번에 하나의 극성으로 형성될 수 있다.
다시 도 7을 참조하면, 방법(700)은 728에서 732로 진행되며, 732는 최종 게이트 스택을 형성하는 단계를 포함한다. 예를 들어, 도 8f는 대응하는 게이트 스택이 형성된 디바이스(400)를 도시한다. 예를 들어, 디바이스(400)의 게이트 스택은 개별 나노리본(418)의 중간 영역을 둘러싸는 게이트 유전체(420), 및 게이트 유전체(420) 주위의 게이트 전극(432)을 포함한다. 공정(732)은 도 2의 방법(200)의 공정(228)과 유사하므로 더 자세히 설명하지 않는다.
다시 도 7을 참조하면, 방법(700)은 732에서 736으로 진행되며, 736은 대응하는 소스/드레인 접촉부를 형성하고 IC를 완성하는 단계를 포함한다. 공정(736)은 도 2의 방법(200)의 공정(232)과 유사하므로 더 상세하게 논의되지 않는다.
방법(700)의 공정은 설명의 편의를 위해 특정 순서로 표시되는 점에 유의한다. 그러나, 일부 실시예들에 따라, 공정들 중 하나 이상이 상이한 순서로 수행될 수 있거나 전혀 수행되지 않을 수 있다(따라서 선택사항임). 방법(700) 및 본 명세서에 설명된 기술에 대한 수많은 변형이 본 개시에 비추어 명백할 것이다.
예시 시스템
도 8은 본 개시의 일부 실시예에 따른, 본 명세서에 개시된 기술을 사용하여 형성된 집적 회로 구조 및/또는 트랜지스터 디바이스로 구현된 컴퓨팅 시스템(1000)을 도시한다. 도면에서 볼 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는(이에 국한되지 않음) 다수의 구성요소를 포함할 수 있으며, 이들 각각은 물리적 및 전기적으로 마더보드(1002)에 결합되거나 그렇지 않은 경우 마더보드(1002)에 통합될 수 있다. 인식되는 바와 같이, 마더보드(1002)는 예를 들어, 메인 보드, 메인 보드에 장착된 도터보드, 또는 시스템(1000)의 전용 보드 등의 임의의 인쇄 회로 보드일 수 있다.
그 애플리케이션에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 구성요소를 포함할 수 있다. 이러한 다른 구성요소는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱 , 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함하나 이에 국한되지는 않는다. 컴퓨팅 시스템(1000)에 포함된 임의의 구성요소는 예시적인 실시예에 따라 개시된 기술을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스를 포함할 수 있다. 일부 실시예에서, 다수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 프로세서(1004)에 통합될 수 있음에 유의할 것).
통신 칩(1006)은 컴퓨팅 디바이스(1000)와의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선" 이라는 용어 및 그 파생어는, 비 고형체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 사용될 수 있다. 이 용어는, 연관된 디바이스가 어떤 전선도 포함하지 않는다는 것을 의미하지 않지만 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1006)은 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있으며, 이러한 무선 표준 또는 프로토콜은, Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물, 및 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜을 포함하지만 이에 국한되지는 않는다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예에서, 프로세서의 집적 회로 다이는 본 명세서에서 다양하게 기술된 바와 같은 개시된 기술을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스로 구현되는 온보드 회로를 포함한다. "프로세서"라는 용어는 예를 들어 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 기술된 바와 같은 개시된 기술을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스를 포함한다. 본 개시에 비추어 인식되는 바와 같이, 다중 표준 무선 기능이 프로세서(1004)에 직접 통합될 수 있다는 점(예를 들어, 별도의 통신 칩을 가지기 보다는 임의의 칩(1006)의 기능이 프로세서(1004)에 통합되는 경우)에 유의한다. 또한, 프로세서(1004)는 이러한 무선 기능을 갖는 칩셋일 수 있음에 유의한다. 요컨대, 많은 수의 프로세서(1004) 및/또는 통신 칩(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 그 안에 통합된 여러 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 시스템(1000)은 랩탑, 넷북, 노트북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 본 명세서에 다양하게 기술된 바와 같이 개시된 기술을 사용하여 형성된 하나 이상의 집적 회로 구조 또는 디바이스를 사용하는 기타 전자 디바이스 또는 시스템일 수 있다. 컴퓨팅 시스템에 대한 언급은 컴퓨팅 디바이스, 장치, 및 정보를 컴퓨팅하거나 처리하도록 구성된 기타 구조를 포함하도록 의도된다는 점에 유의한다.
추가 예시적인 실시예
다음은 추가 실시예에 관한 것이며, 이로부터 수많은 순열 및 구성이 명백할 것이다.
예 1. 반도체 구조로서, 반도체 재료를 포함하는 바디(body); 상기 바디를 적어도 부분적으로 둘러싸는 게이트 구조 ― 상기 게이트 구조는 (i) 게이트 전극 및 (ii) 상기 바디와 상기 게이트 전극 사이의 게이트 유전체를 포함함 ―; 및 소스 영역과 드레인 영역 - 상기 바디는 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장됨 -을 포함하되, 상기 바디는 제1 팁 영역(tip region), 제2 팁 영역, 및 상기 제1 및 제2 팁 영역 사이의 중간 영역을 갖고, 상기 소스 영역은 상기 바디의 상기 제1 팁 영역을 적어도 부분적으로 둘러싸고/둘러싸거나 상기 드레인 영역은 상기 바디의 상기 제2 팁 영역을 적어도 부분적으로 둘러싸는, 반도체 구조.
예 2. 예 1에 있어서, 상기 소스 영역은 상기 바디의 상기 제1 팁 영역을 적어도 부분적으로 둘러싸고, 상기 드레인 영역은 상기 바디의 상기 제2 팁 영역을 적어도 부분적으로 둘러싸는, 반도체 구조.
예 3. 예 1 또는 예 2에 있어서, 상기 바디는 제1 바디이고, 상기 중간 영역은 제1 중간 영역이며, 상기 반도체 구조는, 반도체 재료를 포함하고 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장되는 제2 바디 ― 상기 제2 바디는 제3 팁 영역, 제4 팁 영역, 및 상기 제3 및 제4 팁 영역 사이의 제2 중간 영역을 가짐 ―를 더 포함하고, 상기 소스 영역의 적어도 일 섹션(section)은 상기 제1 바디의 상기 제1 팁 영역과 상기 제2 바디의 상기 제3 팁 영역 사이에 수직으로 있는, 반도체 구조.
예 4. 예 3에 있어서, 상기 드레인 영역의 적어도 일 섹션은 상기 제1 바디의 상기 제2 팁 영역과 상기 제2 바디의 상기 제4 팁 영역 사이에 수직으로 있는, 반도체 구조.
예 5. 예 1 내지 예 4 중 어느 하나에 있어서, 상기 소스 영역은 상기 소스 영역의 인접 섹션들 사이의 결정립계(grain boundary) 또는 이음매(seam)를 포함하고/하거나, 상기 드레인 영역은 상기 드레인 영역의 인접 섹션들 사이의 결정립계 또는 이음매를 포함하는, 반도체 구조.
예 6. 예 1 내지 예 5 중 어느 하나에 있어서, 상기 바디는 상기 제1 팁 영역과 상기 중간 영역 사이에 측방향으로 있는 제1 팁 근처 영역, 및 상기 제2 팁 영역과 상기 중간 영역 사이에 측방향으로 있는 제2 팁 근처 영역을 갖고, 상기 반도체 구조는 상기 게이트 전극과 상기 소스 영역 사이의 제1 내부 게이트 스페이서(inner gate spacer), 및 상기 게이트 전극과 상기 드레인 영역 사이의 제2 내부 게이트 스페이서를 더 포함하고, 상기 제1 내부 게이트 스페이서는 상기 제1 팁 근처 영역의 위와 아래에 있는, 반도체 구조.
예 7. 예 6에 있어서, 상기 제2 내부 게이트 스페이서는 상기 제2 팁 근처 영역의 위와 아래에 있는, 반도체 구조.
예 8. 예 6 또는 예 7에 있어서, 제1 게이트 스페이서 및 제2 게이트 스페이서 ― 상기 게이트 전극의 상부 섹션은 상기 제1 및 제2 게이트 스페이서 사이에 있음 ―를 더 포함하되, 상기 제1 게이트 스페이서의 폭은 상기 제1 내부 게이트 스페이서의 폭보다 5% 이상 더 크며, 상기 폭은 상기 바디의 길이와 평행한 방향으로 측정되는, 반도체 구조.
예 9. 예 8에 있어서, 상기 제2 게이트 스페이서의 폭은 상기 제2 내부 게이트 스페이서의 폭보다 10% 이상 더 큰, 반도체 구조.
예 10. 예 1 내지 예 9 중 어느 하나에 있어서, 상기 바디는 제1 바디이고, 상기 반도체 구조는 상기 제1 바디를 포함하는 복수의 바디를 더 포함하고, 상기 복수의 바디의 각각의 바디는 대응하는 제1 팁 영역, 대응하는 제2 팁 영역, 및 상기 대응하는 제1 및 제2 팁 영역 사이에 측방향으로 있는 대응하는 중간 영역을 포함하고, 상기 소스 영역은 상기 복수의 바디 각각의 상기 제1 팁 영역을 적어도 부분적으로 둘러싸는, 반도체 구조.
예 11. 예 10에 있어서, 상기 드레인 영역은 상기 복수의 바디 각각의 상기 제2 팁 영역을 적어도 부분적으로 둘러싸는, 반도체 구조.
예 12. 예 1 내지 예 11 중 어느 하나에 있어서, 상기 바디는 (i) 상기 제1 팁 영역, 상기 제2 팁 영역 및 상기 중간 영역의 일 섹션을 포함하는 코어 구조, 및 (ii) 상기 중간 영역의 다른 섹션을 포함하는 주변 구조를 포함하며, 상기 주변 구조는 상기 코어 구조와 조성이 상이한, 반도체 구조.
예 13. 예 12에 있어서, 상기 주변 구조는 상기 바디의 상기 중간 영역에서 상기 코어 구조를 둘러싸는, 반도체 구조.
예 14. 예 12 또는 예 13에 있어서, 상기 코어 구조는 IV족 반도체 재료를 포함하고, 상기 주변 구조는 III-V족 반도체 재료를 포함하는, 반도체 구조.
예 15. 예 12 내지 예 14 중 어느 하나에 있어서, 상기 코어 구조는 IV족 반도체 재료를 포함하고, 상기 주변 구조는 IV족 반도체 재료를 포함하는, 반도체 구조.
예 16. 예 1 내지 예 15 중 어느 하나에 있어서, 상기 바디는 나노와이어, 나노리본, 또는 나노시트인, 반도체 구조.
예 17. 예 1 내지 예 16 중 어느 하나에 있어서, 상기 바디는 둘 이상의 나노시트 또는 나노리본을 포함하는 수직 스택(stack)의 일부인, 반도체 구조.
예 18. 예 1 내지 예 17 중 어느 하나에 있어서, 상기 반도체 구조는 게이트 올 어라운드(gate-all-around) 트랜지스터 디바이스인, 반도체 구조.
예 19. 예 1 내지 예 18 중 어느 하나에 있어서, 상기 반도체 구조는 포크시트(forksheet) 트랜지스터인, 반도체 구조.
예 20. 반도체 구조로서, 반도체 재료를 포함하는 바디(body); 상기 바디를 적어도 부분적으로 둘러싸는 게이트 구조 ― 상기 게이트 구조는 (i) 게이트 전극 및 (ii) 상기 바디와 상기 게이트 전극 사이의 게이트 유전체를 포함함 ―; 및 소스 영역과 드레인 영역 - 상기 바디는 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장됨 -을 포함하되, 상기 바디는 제1 팁 영역(tip region), 제2 팁 영역, 및 상기 제1 및 제2 팁 영역 사이에 측방향으로 있는 중간 영역을 갖고, 상기 바디는 (i) 상기 제1 팁 영역, 상기 제2 팁 영역 및 상기 중간 영역의 일 섹션을 포함하는 코어 구조, 및 (ii) 상기 중간 영역의 다른 섹션을 포함하는 주변 구조를 포함하며, 상기 주변 구조는 상기 코어 구조와 조성이 상이하고, 상기 주변 구조는 상기 바디의 상기 중간 영역에서 상기 코어 구조를 둘러싸는, 반도체 구조.
예 21. 예 20에 있어서, 상기 코어 구조는 상기 소스 영역과 인접한 하나의 단부 및 상기 드레인 영역과 인접한 다른 하나의 단부를 갖는 연속 섹션을 포함하고, 상기 주변 구조는 상기 바디의 상기 중간 영역 내에 국한되며 상기 바디의 상기 제1 및 제2 팁 영역에는 없고, 상기 주변 구조는 상기 게이트 유전체와 상기 코어 구조 사이에 있으며 이들을 분리하는, 반도체 구조.
예 22. 예 20 또는 예 21에 있어서, 상기 코어 구조는 상기 제1 팁 영역에서의 제1 수직 높이 및 상기 중간 영역에서의 제2 수직 높이를 가지며, 상기 제1 및 제2 수직 높이는 상기 바디의 길이에 수직인 방향으로 측정되고, 상기 제1 수직 높이는 상기 제2 수직 높이보다 5% 이상 더 큰, 반도체 구조.
예 23. 예 22에 있어서, 상기 제1 수직 높이는 상기 제2 수직 높이보다 10% 이상 더 큰, 반도체 구조.
예 24. 예 20 내지 예 23 중 어느 하나에 있어서, 상기 바디의 상기 중간 영역의 제1 수직 높이는 상기 바디의 상기 제1 팁 영역의 제2 수직 높이의 5% 이내이고, 상기 제1 및 제2 수직 높이는 상기 바디의 길이에 수직인 방향으로 측정되는, 반도체 구조.
예 25. 예 20 내지 예 24 중 어느 하나에 있어서, 상기 코어 구조는 IV족 반도체 재료를 포함하고, 상기 주변 구조는 III-V족 반도체 재료를 포함하는, 반도체 구조.
예 26. 예 20 내지 예 25 중 어느 하나에 있어서, 상기 코어 구조는 IV족 반도체 재료를 포함하고, 상기 주변 구조는 IV족 반도체 재료를 포함하는, 반도체 구조.
예 27. 예 20 내지 예 26 중 어느 하나에 있어서, 상기 코어 구조는 실리콘을 포함하고 게르마늄이 없으며, 상기 주변 구조는 실리콘과 게르마늄을 포함하는, 반도체 구조.
예 28. 예 20 내지 예 26 중 어느 하나에 있어서, 상기 코어 구조는 실리콘 및 게르마늄을 포함하고, 상기 주변 구조는 게르마늄을 포함하고 실리콘이 없는, 반도체 구조.
예 29. 예 20 내지 예 26 중 어느 하나에 있어서, 상기 코어 구조는 실리콘 및 게르마늄을 포함하고, 상기 주변 구조는 실리콘을 포함하고 게르마늄이 없는, 반도체 구조.
예 30. 예 20 내지 예 26 중 어느 하나에 있어서, 상기 코어 구조는 실리콘 및 게르마늄을 포함하고, 상기 주변 구조는 실리콘 및 게르마늄을 포함하고, 상기 주변 구조의 게르마늄 농도는 상기 코어 구조의 게르마늄 농도와 상이한, 반도체 구조.
예 31. 예 20 내지 예 26 중 어느 하나에 있어서, 상기 코어 구조는 실리콘 및 게르마늄을 포함하고, 상기 주변 구조는 실리콘 및 게르마늄을 포함하고, 상기 주변 구조의 게르마늄 농도는 상기 코어 구조의 게르마늄 농도보다 더 높은, 반도체 구조.
예 32. 예 20 내지 예 26 중 어느 하나에 있어서, 상기 코어 구조는 실리콘 및 게르마늄을 포함하고, 상기 주변 구조는 인듐, 갈륨 및 비소 중 하나 이상을 포함하는, 반도체 구조.
예 33. 예 20 내지 예 32 중 어느 하나에 있어서, 상기 소스 영역은 상기 바디의 상기 제1 팁 영역을 적어도 부분적으로 둘러싸는, 반도체 구조.
예 34. 예 20 내지 예 33 중 어느 하나에 있어서, 상기 드레인 영역은 상기 바디의 상기 제2 팁 영역을 적어도 부분적으로 둘러싸는, 반도체 구조.
예 35. 예 20 내지 예 34 중 어느 하나에 있어서, 상기 바디는 제1 바디이고, 상기 중간 영역은 제1 중간 영역이며, 상기 반도체 구조는, 반도체 재료를 포함하고 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장되는 제2 바디 ― 상기 제2 바디는 제3 팁 영역, 제4 팁 영역, 및 상기 제3 및 제4 팁 영역 사이에 측방향으로 있는 제2 중간 영역을 가짐 ―를 더 포함하고, 상기 소스 영역의 적어도 일 섹션(section)은 상기 제1 바디의 상기 제1 팁 영역과 상기 제2 바디의 상기 제3 팁 영역 사이에 수직으로 있는, 반도체 구조.
예 36. 예 20 내지 예 35 중 어느 하나에 있어서, 상기 바디는 나노와이어, 나노리본, 또는 나노시트인, 반도체 구조.
예 37. 예 20 내지 예 36 중 어느 하나에 있어서, 상기 바디는 둘 이상의 나노시트 또는 나노리본을 포함하는 수직 스택(stack)의 일부인, 반도체 구조.
예 38. 예 20 내지 예 37 중 어느 하나에 있어서, 상기 반도체 구조는 게이트 올 어라운드(gate-all-around) 트랜지스터 디바이스인, 반도체 구조.
예 39. 예 20 내지 예 38 중 어느 하나에 있어서, 상기 반도체 구조는 포크시트(forksheet) 트랜지스터인, 반도체 구조.
예 40. 집적 회로 구조로서, 제1 비평면형(non-planar) 반도체 디바이스; 및 제2 비평면형 반도체 디바이스를 포함하되, 상기 제1 비평면형 반도체 디바이스는, 제1 소스 영역 및 제1 드레인 영역; 및 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에서 측방향으로 연장되는 제1 바디 ― 상기 제1 바디는 (i) 상기 제1 소스 영역에 인접한 제1 단부 및 상기 제1 드레인 영역에 인접한 제2 단부를 갖는 연속 섹션(section)을 포함하는 제1 코어 구조, 및 (ii) 상기 제1 코어 구조의 중간 섹션을 둘러싸는 제1 주변 구조를 포함함 ―를 포함하고, 상기 제2 비평면형 반도체 디바이스는, 제2 소스 영역 및 제2 드레인 영역; 및 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에서 측방향으로 연장되는 제2 바디 ― 상기 제2 바디는 (i) 상기 제2 소스 영역에 인접한 제1 단부 및 상기 제2 드레인 영역에 인접한 제2 단부를 갖는 연속 섹션(section)을 포함하는 제2 코어 구조, 및 (ii) 상기 제2 코어 구조의 중간 섹션을 둘러싸는 제2 주변 구조를 포함함 ―를 포함하고, 상기 제1 주변 구조는 상기 제2 주변 구조와 조성이 상이한, 집적 회로 구조.
예 41. 예 40에 있어서, 상기 제1 주변 구조는 상기 제1 코어 구조와 조성이 상이한, 집적 회로 구조.
예 42. 예 40 또는 예 41에 있어서, 상기 제2 주변 구조는 상기 제2 코어 구조와 조성이 상이한, 집적 회로 구조.
예 43. 예 40 내지 예 42 중 어느 하나에 있어서, 상기 제1 및 제2 코어 구조는 IV족 반도체 재료를 포함하고, 상기 제1 또는 제2 주변 구조 중 적어도 하나는 IV족 반도체 재료를 포함하는, 집적 회로 구조.
예 44. 예 40 내지 예 43 중 어느 하나에 있어서, 상기 제1 및 제2 코어 구조는 IV족 반도체 재료를 포함하고, 상기 제1 또는 제2 주변 구조 중 적어도 하나는 III-IV족 반도체 재료를 포함하는, 집적 회로 구조.
예 45. 예 40 내지 예 43 중 어느 하나에 있어서, 상기 제1 및 제2 코어 구조는 IV족 반도체 재료를 포함하고, 상기 제1 또는 제2 주변 구조 중 하나는 IV족 반도체 재료를 포함하고, 상기 제1 또는 제2 주변 구조 중 다른 하나는 III-IV족 반도체 재료를 포함하는, 집적 회로 구조.
예 46. 예 40 내지 예 43 중 어느 하나에 있어서, 상기 제1 및 제2 코어 구조는 실리콘을 포함하고 게르마늄이 없고, 상기 제1 주변 구조는 실리콘 및 게르마늄을 포함하고, 상기 제2 주변 구조는 실리콘을 포함하고 게르마늄이 없는, 집적 회로 구조.
예 47. 예 40 내지 예 43 중 어느 하나에 있어서, 상기 제1 및 제2 코어 구조는 실리콘 및 게르마늄을 포함하고, 상기 제1 주변 구조는 실리콘 및 게르마늄을 포함하고, 상기 제1 주변 구조의 게르마늄 농도는 상기 제1 코어 구조의 게르마늄 농도보다 더 높고, 상기 제2 주변 구조는 실리콘을 포함하고 게르마늄이 없는, 집적 회로 구조.
예 48. 예 40 내지 예 43 중 어느 하나에 있어서, 상기 제1 및 제2 코어 구조는 실리콘 및 게르마늄을 포함하고, 제1 주변 구조는 게르마늄을 포함하고 실리콘이 없고, 상기 제2 주변 구조는 인듐, 갈륨 및 비소를 포함하는, 집적 회로 구조.
예 49. 반도체 구조를 형성하는 방법으로서, 복수의 바디(body)를 형성하는 단계 ― 각각의 바디는 (i) 제1 팁 영역, (ii) 제2 팁 영역, (iii) 상기 제1 및 제2 팁 영역 사이에 측방향으로 있는 중간 영역, (iv) 상기 제1 팁 영역과 상기 중간 영역 사이에 측방향으로 있는 제1 팁 근처 영역, 및 (v) 상기 제2 팁 영역과 상기 중간 영역 사이에 측방향으로 있는 제2 팁 근처 영역을 포함함 ―; 상기 복수의 바디의 측면 상에 내부 게이트 스페이서(inner gate spacer)를 형성하여 상기 내부 게이트 스페이서가 상기 복수의 바디의 각 바디의 상기 제1 팁 영역 및 상기 제1 팁 근처 영역의 위와 아래에 있도록 하는 단계; 상기 제1 내부 게이트 스페이서를 리세스(recess)하여 상기 복수의 바디의 각 바디의 상기 제1 팁 영역을 노출하여 상기 리세스된 제1 내부 게이트 스페이서가 상기 복수의 바디의 각 바디의 상기 제1 팁 근처 영역의 위와 아래에는 있지만 상기 복수의 바디의 각 바디의 상기 제1 팁 영역의 위와 아래에는 없도록 하는 단계; 및 상기 복수의 바디의 각 바디의 상기 제1 팁 영역을 둘러싸는 소스 영역을 형성하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
예 50. 예 49에 있어서, 상기 소스 영역의 적어도 일 섹션은 상기 복수의 바디 중 2개의 바디의 제1 팁 영역들 사이에 수직으로 있는, 반도체 구조를 형성하는 방법.
예 51. 예 49 또는 예 50에 있어서, 상기 내부 게이트 스페이서는 제1 내부 게이트 스페이서이고, 상기 방법은, 상기 복수의 바디의 다른 측면 상에 제2 내부 게이트 스페이서를 형성하여 상기 제2 내부 게이트 스페이서가 상기 복수의 바디의 각 바디의 상기 제2 팁 영역 및 상기 제2 팁 근처 영역의 위와 아래에 있도록 하는 단계; 상기 제2 내부 게이트 스페이서를 리세스하여 상기 복수의 바디의 각 바디의 상기 제2 팁 영역을 노출하여 상기 리세스된 제2 내부 게이트 스페이서가 상기 복수의 바디의 각 바디의 상기 제2 팁 근처 영역의 위와 아래에는 있지만 상기 복수의 바디의 각 바디의 상기 제2 팁 영역의 위와 아래에는 없도록 하는 단계; 및 상기 복수의 바디의 각 바디의 상기 제2 팁 영역을 둘러싸는 드레인 영역을 형성하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
예 52. 예 51에 있어서, 상기 드레인 영역의 적어도 일 섹션은 상기 복수의 바디 중 2개의 바디의 제2 팁 영역들 사이에 수직으로 있는, 반도체 구조를 형성하는 방법.
예 53. 예 49 내지 예 52 중 어느 하나에 있어서, 상기 복수의 바디의 각 바디의 상기 제1 팁 영역은 상기 소스 영역 내에서 연장되는, 반도체 구조를 형성하는 방법.
예 54. 반도체 구조를 형성하는 방법으로서, 바디의 코어 구조를 형성하는 단계 ― 상기 코어 구조는 제1 팁 영역, 제2 팁 영역, 상기 제1 및 제2 팁 영역 사이에서 측방향으로 있는 중간 영역을 가짐 ―; 상기 코어 구조의 상기 제1 팁 영역의 위와 아래에 있는 제1 내부 게이트 스페이서, 및 상기 코어 구조의 상기 제2 팁 영역의 위와 아래에 있는 제2 내부 게이트 스페이서를 형성하는 단계; 상기 코어 구조의 상기 중간 영역을 박형화하여 상기 코어 구조의 박형 중간 영역을 형성하는 단계; 및 상기 코어 구조의 상기 박형 중간 영역을 적어도 부분적으로 둘러싸는 상기 바디의 주변 구조를 형성하는 단계를 포함하는, 반도체 구조를 형성하는 방법.
예 55. 예 54에 있어서, (i) 상기 주변 구조를 적어도 부분적으로 둘러싸는 게이트 유전체 층, 및 (ii) 상기 게이트 유전체를 적어도 부분적으로 둘러싸는 게이트 전극을 포함하는 게이트 스택을 형성하는 단계를 더 포함하는, 반도체 구조를 형성하는 방법.
예 56. 예 55에 있어서, 상기 주변 구조는 상기 코어 구조로부터 상기 게이트 유전체를 분리하는, 반도체 구조를 형성하는 방법.
예 57. 예 54 내지 예 56 중 어느 하나에 있어서, 소스 영역 및 드레인 영역을 형성하여 상기 바디가 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장되도록 하는 단계를 더 포함하는, 반도체 구조를 형성하는 방법.
전술한 예시적인 실시예의 설명은 예시 및 설명의 목적으로 제시되었다. 이는 총망라하여 다루거나 본 개시 내용을 개시된 정확한 형태로 제한하려는 의도가 아니다. 본 개시에 비추어 많은 수정 및 변형이 가능하다. 본 개시의 범위는 이러한 상세한 설명이 아니라 본 명세서에 첨부된 청구범위에 의해 제한되는 것으로 의도된다. 본 출원에 대한 우선권을 주장하는 향후 출원된 출원은 개시된 발명의 대상을 다른 방식으로 청구할 수 있고, 일반적으로 본 명세서에서 다양하게 개시되거나 달리 입증된 바와 같은 하나 이상의 한정(limitation)의 임의의 세트를 포함할 수 있다.

Claims (25)

  1. 반도체 구조로서,
    반도체 재료를 포함하는 바디(body),
    상기 바디를 적어도 부분적으로 둘러싸는 게이트 구조 ― 상기 게이트 구조는 (i) 게이트 전극 및 (ii) 상기 바디와 상기 게이트 전극 사이의 게이트 유전체를 포함함 ―, 및
    소스 영역과 드레인 영역 ― 상기 바디는 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장됨 ― 을 포함하되,
    상기 바디는 제1 팁 영역(tip region), 제2 팁 영역, 및 상기 제1 팁 영역과 상기 제2 팁 영역 사이의 중간 영역을 갖고,
    상기 소스 영역은 상기 바디의 상기 제1 팁 영역을 적어도 부분적으로 둘러싸고/둘러싸거나, 상기 드레인 영역은 상기 바디의 상기 제2 팁 영역을 적어도 부분적으로 둘러싸는,
    반도체 구조.
  2. 제1항에 있어서,
    상기 소스 영역은 상기 바디의 상기 제1 팁 영역을 적어도 부분적으로 둘러싸고, 상기 드레인 영역은 상기 바디의 상기 제2 팁 영역을 적어도 부분적으로 둘러싸는,
    반도체 구조.
  3. 제1항에 있어서,
    상기 바디는 제1 바디이고, 상기 중간 영역은 제1 중간 영역이며, 상기 반도체 구조는,
    반도체 재료를 포함하고 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장되는 제2 바디 ― 상기 제2 바디는 제3 팁 영역, 제4 팁 영역, 및 상기 제3 팁 영역과 상기 제4 팁 영역 사이의 제2 중간 영역을 가짐 ― 를 더 포함하고,
    상기 소스 영역의 적어도 일 섹션(section)은 상기 제1 바디의 상기 제1 팁 영역과 상기 제2 바디의 상기 제3 팁 영역 사이에 수직으로 있는,
    반도체 구조.
  4. 제3항에 있어서,
    상기 드레인 영역의 적어도 일 섹션은 상기 제1 바디의 상기 제2 팁 영역과 상기 제2 바디의 상기 제4 팁 영역 사이에 수직으로 있는,
    반도체 구조.
  5. 제1항에 있어서,
    상기 소스 영역은 상기 소스 영역의 인접 섹션들 사이의 결정립계(grain boundary) 또는 이음매(seam)를 포함하고/하거나, 상기 드레인 영역은 상기 드레인 영역의 인접 섹션들 사이의 결정립계 또는 이음매를 포함하는,
    반도체 구조.
  6. 제1항에 있어서,
    상기 바디는 상기 제1 팁 영역과 상기 중간 영역 사이에 측방향으로 있는 제1 팁 근처 영역, 및 상기 제2 팁 영역과 상기 중간 영역 사이에 측방향으로 있는 제2 팁 근처 영역을 갖고,
    상기 반도체 구조는 상기 게이트 전극과 상기 소스 영역 사이의 제1 내부 게이트 스페이서(inner gate spacer), 및 상기 게이트 전극과 상기 드레인 영역 사이의 제2 내부 게이트 스페이서를 더 포함하고,
    상기 제1 내부 게이트 스페이서는 상기 제1 팁 근처 영역의 위와 아래에 있는,
    반도체 구조.
  7. 제6항에 있어서,
    상기 제2 내부 게이트 스페이서는 상기 제2 팁 근처 영역의 위와 아래에 있는,
    반도체 구조.
  8. 제6항에 있어서,
    제1 게이트 스페이서 및 제2 게이트 스페이서 ― 상기 게이트 전극의 상부 섹션은 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있음 ― 를 더 포함하되,
    상기 제1 게이트 스페이서의 폭은 상기 제1 내부 게이트 스페이서의 폭보다 5% 이상 더 크며, 상기 폭은 상기 바디의 길이와 평행한 방향으로 측정되는,
    반도체 구조.
  9. 제8항에 있어서,
    상기 제2 게이트 스페이서의 폭은 상기 제2 내부 게이트 스페이서의 폭보다 10% 이상 더 큰,
    반도체 구조.
  10. 제1항에 있어서,
    상기 바디는 제1 바디이고, 상기 반도체 구조는 상기 제1 바디를 포함하는 복수의 바디를 더 포함하고, 상기 복수의 바디의 각각의 바디는 대응하는 제1 팁 영역, 대응하는 제2 팁 영역, 및 상기 대응하는 제1 팁 영역과 상기 대응하는 제2 팁 영역 사이에 측방향으로 있는 대응하는 중간 영역을 포함하고, 상기 소스 영역은 상기 복수의 바디 각각의 상기 제1 팁 영역을 적어도 부분적으로 둘러싸는,
    반도체 구조.
  11. 제10항에 있어서,
    상기 드레인 영역은 상기 복수의 바디 각각의 상기 제2 팁 영역을 적어도 부분적으로 둘러싸는,
    반도체 구조.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 바디는 (i) 상기 제1 팁 영역, 상기 제2 팁 영역 및 상기 중간 영역의 일 섹션을 포함하는 코어 구조, 및 (ii) 상기 중간 영역의 다른 섹션을 포함하는 주변 구조를 포함하며, 상기 주변 구조는 상기 코어 구조와 조성이 상이한,
    반도체 구조.
  13. 제12항에 있어서,
    상기 주변 구조는 상기 바디의 상기 중간 영역에서 상기 코어 구조를 둘러싸는,
    반도체 구조.
  14. 제12항에 있어서,
    상기 코어 구조는 IV족 반도체 재료를 포함하고,
    상기 주변 구조는 III-V족 반도체 재료를 포함하는,
    반도체 구조.
  15. 제12항에 있어서,
    상기 코어 구조는 IV족 반도체 재료를 포함하고,
    상기 주변 구조는 IV족 반도체 재료를 포함하는,
    반도체 구조.
  16. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 바디는 둘 이상의 나노시트 또는 나노리본을 포함하는 수직 스택(stack)의 일부인,
    반도체 구조.
  17. 반도체 구조로서,
    반도체 재료를 포함하는 바디,
    상기 바디를 적어도 부분적으로 둘러싸는 게이트 구조 ― 상기 게이트 구조는 (i) 게이트 전극 및 (ii) 상기 바디와 상기 게이트 전극 사이의 게이트 유전체를 포함함 ―, 및
    소스 영역과 드레인 영역 ― 상기 바디는 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장됨 ― 을 포함하되,
    상기 바디는 제1 팁 영역, 제2 팁 영역, 및 상기 제1 팁 영역과 상기 제2 팁 영역 사이에 측방향으로 있는 중간 영역을 갖고,
    상기 바디는 (i) 상기 제1 팁 영역, 상기 제2 팁 영역 및 상기 중간 영역의 일 섹션을 포함하는 코어 구조, 및 (ii) 상기 중간 영역의 다른 섹션을 포함하는 주변 구조를 포함하며, 상기 주변 구조는 상기 코어 구조와 조성이 상이하고,
    상기 주변 구조는 상기 바디의 상기 중간 영역에서 상기 코어 구조를 둘러싸는,
    반도체 구조.
  18. 제17항에 있어서,
    상기 코어 구조는 상기 소스 영역과 인접한 하나의 단부 및 상기 드레인 영역과 인접한 다른 하나의 단부를 갖는 연속 섹션을 포함하고,
    상기 주변 구조는 상기 바디의 상기 중간 영역 내에 국한되며 상기 바디의 상기 제1 팁 영역 및 상기 제2 팁 영역에는 없고,
    상기 주변 구조는 상기 게이트 유전체와 상기 코어 구조 사이에 있으며 이들을 분리하는,
    반도체 구조.
  19. 제17항에 있어서,
    상기 코어 구조는 상기 제1 팁 영역에서의 제1 수직 높이 및 상기 중간 영역에서의 제2 수직 높이를 가지며, 상기 제1 수직 높이 및 상기 제2 수직 높이는 상기 바디의 길이에 수직인 방향으로 측정되고,
    상기 제1 수직 높이는 상기 제2 수직 높이보다 5% 이상 더 큰,
    반도체 구조.
  20. 제17항에 있어서,
    상기 바디의 상기 중간 영역의 제1 수직 높이는 상기 바디의 상기 제1 팁 영역의 제2 수직 높이의 5% 이내이고, 상기 제1 수직 높이 및 상기 제2 수직 높이는 상기 바디의 길이에 수직인 방향으로 측정되는,
    반도체 구조.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 소스 영역은 상기 바디의 상기 제1 팁 영역을 적어도 부분적으로 둘러싸고, 상기 드레인 영역은 상기 바디의 상기 제2 팁 영역을 적어도 부분적으로 둘러싸는,
    반도체 구조.
  22. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 바디는 제1 바디이고, 상기 중간 영역은 제1 중간 영역이며, 상기 반도체 구조는,
    반도체 재료를 포함하고 상기 소스 영역과 상기 드레인 영역 사이에서 측방향으로 연장되는 제2 바디 ― 상기 제2 바디는 제3 팁 영역, 제4 팁 영역, 및 상기 제3 팁 영역과 상기 제4 팁 영역 사이에 측방향으로 있는 제2 중간 영역을 가짐 ― 를 더 포함하고,
    상기 소스 영역의 적어도 일 섹션은 상기 제1 바디의 상기 제1 팁 영역과 상기 제2 바디의 상기 제3 팁 영역 사이에 수직으로 있는,
    반도체 구조.
  23. 집적 회로 구조로서,
    제1 비평면형(non-planar) 반도체 디바이스, 및
    제2 비평면형 반도체 디바이스를 포함하되,
    상기 제1 비평면형 반도체 디바이스는,
    제1 소스 영역 및 제1 드레인 영역, 및
    상기 제1 소스 영역과 상기 제1 드레인 영역 사이에서 측방향으로 연장되는 제1 바디 ― 상기 제1 바디는 (i) 상기 제1 소스 영역에 인접한 제1 단부 및 상기 제1 드레인 영역에 인접한 제2 단부를 갖는 연속 섹션을 포함하는 제1 코어 구조, 및 (ii) 상기 제1 코어 구조의 중간 섹션을 둘러싸는 제1 주변 구조를 포함함 ― 를 포함하고,
    상기 제2 비평면형 반도체 디바이스는,
    제2 소스 영역 및 제2 드레인 영역, 및
    상기 제2 소스 영역과 상기 제2 드레인 영역 사이에서 측방향으로 연장되는 제2 바디 ― 상기 제2 바디는 (i) 상기 제2 소스 영역에 인접한 제1 단부 및 상기 제2 드레인 영역에 인접한 제2 단부를 갖는 연속 섹션을 포함하는 제2 코어 구조, 및 (ii) 상기 제2 코어 구조의 중간 섹션을 둘러싸는 제2 주변 구조를 포함함 ― 를 포함하고,
    상기 제1 주변 구조는 상기 제2 주변 구조와 조성이 상이한,
    집적 회로 구조.
  24. 제23항에 있어서,
    상기 제1 주변 구조는 상기 제1 코어 구조와 조성이 상이하고, 상기 제2 주변 구조는 상기 제2 코어 구조와 조성이 상이한,
    집적 회로 구조.
  25. 제23항 또는 제24항에 있어서,
    상기 제1 코어 구조 및 상기 제2 코어 구조는 IV족 반도체 재료를 포함하고,
    상기 제1 주변 구조 또는 상기 제2 주변 구조 중 적어도 하나는 III-IV족 반도체 재료를 포함하는,
    집적 회로 구조.
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