CN116230766A - 非平面晶体管中的凹陷的内部栅极间隔体和部分替换沟道 - Google Patents

非平面晶体管中的凹陷的内部栅极间隔体和部分替换沟道 Download PDF

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G·格拉斯
A·默西
R·沙阿
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Abstract

一种半导体结构包括主体和至少部分地环绕主体的栅极结构，所述主体包括半导体材料。该半导体结构还包括源极区和漏极区，所述主体在所述源极区和所述漏极区之间横向延伸。所述主体具有第一和第二末端区域之间的中间区域。在示例中，源极区至少部分地环绕主体的第一末端区域，并且/或者漏极区至少部分地环绕主体的第二末端区域。在另一个示例中，所述主体包括核心结构和成分上与核心结构不同的外围结构(例如，环绕主体的中间区域中的核心结构的包覆或层)。所述主体可以是例如纳米带、纳米片、或纳米线、或全环绕栅极器件、或叉片式器件。

Description

非平面晶体管中的凹陷的内部栅极间隔体和部分替换沟道
背景技术
半导体器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料的电子特性的电子部件。场效应晶体管(FET)是一种包括三个端子：栅极、源极和漏极的半导体器件。FET使用栅极施加的电场来控制沟道的电导率，电荷载流子(例如，电子或空穴)通过沟道在源极和漏极之间流动。在电荷载流子是电子的情况下，FET被称为n沟道器件；并且在电荷载流子是空穴的情况下，FET被称为p沟道器件。一些FET具有被称为主体或衬底的第四端子，其可以用于对晶体管偏置。此外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质。MOSFET还可以被称为金属绝缘体半导体FET(MISFET)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道-MOSFET(PMOS)和n沟道MOSFET(NMOS)器件的组合来实现逻辑门和其他数字电路。
鳍式FET(FinFET)是一种在半导体材料的薄带(通常称为鳍)周围构建的MOSFET晶体管。鳍式FET器件的导电沟道存在于鳍的与栅极电介质相邻的外部分上。具体地，电流沿鳍的两个侧壁或者在鳍的两个侧壁内流动(垂直于衬底表面的侧面)以及沿鳍的顶部流动(平行于衬底表面的侧面)。因为此类配置的导电沟道包括鳍的三个不同平面区域(例如，顶侧和两侧)，所以有时将这样的鳍式FET设计称为三栅极晶体管。纳米带晶体管(有时称为全环绕栅极(GAA)或纳米线晶体管)类似于基于鳍的晶体管被配置，但替代有鳍的沟道区，一个或多个纳米带或纳米线在源极区和漏极区之间延伸。在纳米带晶体管中，栅极材料环绕每个纳米带(因此，全环绕栅极)。
附图说明
图1A、1B、1C和1D示出了根据本公开实施例的非平面器件的透视图和截面图，其中，使非平面器件的内部栅极间隔体凹陷，使得非平面器件的源极区和漏极区至少部分地在多个侧面包覆非平面器件的沟道主体的相应末端(tip)区域。
图2示出了根据本公开实施例的流程图，其示出了形成图1A-1D的示例性非平面器件的方法。
图3A-3I示出了根据本公开实施例在处理的各个阶段中的示例性非平面器件(例如，图1A-1D的非平面器件)的截面图。
图4A-4F示出了根据本公开实施例的非平面器件的各种透视图和截面图，其中，非平面器件的各沟道主体包括核心结构和至少部分地环绕核心结构的外围结构。
图5A和图5B分别示出了根据本公开实施例的包括多个非平面器件的集成电路(IC)结构的透视图和截面图，其中，各非平面器件的各沟道主体包括(i)核心结构和(ii)至少部分地环绕核心结构的外围结构。
图6示出了根据本公开实施例的非平面器件的截面图，其中，(i)使非平面器件的内部栅极间隔体凹陷，使得非平面器件的源极区和漏极区至少部分地在多个侧面包覆非平面器件的沟道主体的末端区域，并且(ii)非平面器件的各沟道主体包括核心结构和至少部分地环绕核心结构的外围结构。
图7示出了根据本公开实施例的流程图，其示出了形成图4A-4F的示例性非平面器件的方法。
图8A-8F示出了根据本公开实施例在处理的各个阶段中的示例性非平面器件(例如，图4A-4F的非平面器件)的截面图。
图9示出了根据本公开的一些实施例被实施为具有采用本文公开的技术形成的集成电路结构和/或晶体管器件的计算系统。
通过结合本文描述的附图阅读以下具体实施方式，将更好地理解这些实施例的这些和其他特征。在附图中，在各图中示出的每个相同或几乎相同的部件都可以由相似附图标记来表示。为了清晰起见，每幅图中可以并非标记每个部件。此外，将要认识到，附图未必是按比例绘制的或意在将所述实施例限制到图示的具体配置。例如，尽管一些图一般性指出了直线、直角和平滑表面，但所公开技术的实际实现可以具有不那么完美的直线和直角(例如，弯曲或锥形侧壁以及圆角)，并且鉴于制造工艺的现实局限，一些特征可以具有表面拓扑或因其他原因而不平滑。再者，附图中的一些特征可以包括图案化和/或遮蔽的填充，提供其仅仅是辅助在视觉上识别不同特征。简而言之，提供附图仅仅是为了示出示例性结构。
具体实施方式
本文提供了包括非平面晶体管器件的集成电路结构。在一个实施例中，一种半导体结构包括主体和至少部分地环绕主体的栅极结构，所述主体包括半导体材料(例如，纳米带或纳米片)。在示例中，所述栅极结构包括(i)栅电极、以及(ii)主体和栅电极之间的栅极电介质。所述半导体结构还包括源极区和漏极区。所述主体在源极区和漏极区之间横向延伸。所述主体具有第一末端区域、第二末端区域、以及第一和第二末端区域之间的中间区域。在示例中，源极区至少部分地环绕主体的第一末端区域，并且/或者漏极区至少部分地环绕主体的第二末端区域。
在另一个实施例中，一种半导体结构包括主体(例如，纳米带或纳米片)和至少部分地环绕主体的栅极结构，所述主体包括半导体材料。在示例中，所述栅极结构包括(i)栅电极、以及(ii)主体和栅电极之间的栅极电介质。所述半导体结构还包括源极区和漏极区。所述主体在源极区和漏极区之间横向延伸。所述主体具有第一末端区域、第二末端区域、以及横向位于第一和第二末端区域之间的中间区域。在示例中，所述主体包括(i)包括第一末端区域、第二末端区域、和中间区域的一段的核心结构；以及(ii)包括中间区域的另一段的外围结构，所述外围结构在成分上与核心结构不同。在示例中，外围结构像在主体的中间区域中环绕核心结构的包覆或层那样。
在又一实施例中，一种集成电路结构包括第一非平面半导体器件和第二非平面半导体器件。在示例中，第一非平面半导体器件包括第一源极区和第一漏极区、以及在第一源极区和第一漏极区之间横向延伸的第一主体。在一个这样的示例中，第一主体包括(i)包括连续段的第一核心结构，所述连续段具有邻接第一源极区的第一端和邻接第一漏极区的第二端；以及(ii)环绕第一核心结构的中间段的第一外围结构。此外，第二非平面半导体器件包括第二源极区和第二漏极区、以及在第二源极区和第二漏极区之间横向延伸的第二主体。第二主体包括(i)包括连续段的第二核心结构，所述连续段具有邻接第二源极区的第一端和邻接第二漏极区的第二端；以及(ii)环绕第二核心结构的中间段的第二外围结构。在一些这样的示例中，第一外围结构在成分上与第二外围结构不同。
在又一实施例中，提供了一种形成半导体结构的方法。所述方法包括形成多个主体，其中，每个主体包括(i)第一末端区域，(ii)第二末端区域，(iii)横向位于第一和第二末端区域之间的中间区域，(iv)横向位于第一末端区域和中间区域之间的第一近末端(near-tip)区域，以及(v)横向位于第二末端区域和中间区域之间的第二近末端区域。所述方法还包括在多个主体的一侧形成内部栅极间隔体。在示例中，内部栅极间隔体在多个主体的每个主体的第一末端区域和第一近末端区域上方和下方。所述方法还包括使第一内部栅极间隔体凹陷以重新暴露多个主体的每个主体的第一末端区域。例如，凹陷的第一内部栅极间隔体仍然在多个主体的每个主体的第一近末端区域上方和下方，但不在多个主体的每个主体的第一末端区域上方和下方。所述方法还包括形成环绕多个主体的每个主体的第一末端区域的源极区。
在另一实施例中，提供了一种形成半导体结构的方法。所述方法包括形成主体的核心结构。在示例中，核心结构具有第一末端区域、第二末端区域、横向位于第一和第二末端区域之间的中间区域。所述方法还包括在核心结构的第一末端区域上方和下方形成第一内部栅极间隔体，并在核心结构的第二末端区域上方和下方形成第二内部栅极间隔体，以及减薄核心结构的中间区域以形成核心结构的减薄中间区域。所述方法还包括形成主体的外围结构，所述外围结构至少部分地环绕核心结构的减薄中间区域。
根据本公开，众多变型、实施例和应用将是显而易见的。
一般性概述
场效应晶体管(FET)已经缩放到越来越小的尺寸，以实现更快的电路操作。这样的缩放导致了全环绕栅极(GAA)晶体管的发展，其示例包括纳米线或纳米带晶体管。例如，GAA沟道区可以具有在源极区和漏极区之间水平延伸的纳米带的垂直堆叠体、以及在源极区和漏极区之间并且环绕纳米带的栅极结构。GAA晶体管有时由于沟道主体的平面(100)中空穴迁移率减小的缘故，会遭受性能特性失配的问题(例如，强NMOSFET和弱PMOSFET)。例如，沟道主体中没有应变可能会减小沟道主体内电荷载流子的迁移率，并且没有应变对PMOS晶体管的空穴迁移率的影响大于对NMOS晶体管的电子迁移率的影响。
因此，本文提供了技术以增强GAA晶体管的沟道主体的工艺诱发的应变。尽管所述技术尤其可以适用于PMOS晶体管(例如，因为没有应变对PMOS晶体管的空穴迁移率的影响大于对NMOS晶体管的电子迁移率的影响)，但本公开的教导可以适用于增大PMOS和NMOSGAA晶体管两者的沟道主体中的应变。如上所述，增大沟道主体中的应变(例如，单轴应变)有助于沟道主体中电荷载流子的迁移率，由此改善了GAA晶体管的性能。
在一个实施例中，通过在沟道主体的末端区域的多侧包覆源极区和漏极区来增大GAA晶体管的沟道主体中的应变。例如，通常，在GAA晶体管中，沟道主体的末端区域的水平表面被内部栅极间隔体(而不是源极区或漏极区)覆盖。在一个实施例中，使GAA晶体管中的内部栅极间隔体凹陷，使得内部栅极间隔体不再覆盖沟道主体的末端区域。相反，凹陷的内部栅极间隔体覆盖主体的“近末端区域”，其中，近末端区域横向位于主体的末端区域和中间区域之间。于是，沟道主体的两侧的末端区域现在都是自由的(即，未被内部栅极间隔体覆盖)。
需注意，由于内部栅极间隔体的凹陷，各个内部栅极间隔体的宽度现在小于各个栅极间隔体的宽度。例如，内部栅极间隔体的宽度现在比栅极间隔体的宽度至少小5％、或至少小10％。宽度是在平行于沟道主体的长度的水平方向上测量的。
随后，形成(例如，外延形成)源极区和漏极区。需注意，源极区和漏极区可以从通过使内部栅极间隔体凹陷而形成的凹陷区域外延生长并生长到该凹陷区域中。因为源极区和漏极区扩展到凹陷区域，所以源极区和漏极区现在环绕沟道主体的对应末端区域。例如，源极区现在包覆在主体的第一末端区域的多个侧面上或以其它方式覆盖主体的第一末端区域的多个侧面，并且漏极区现在包覆在主体的第二末端区域的多个侧面上或以其它方式覆盖主体的第二末端区域的多个侧面。于是，第一末端区域现在在源极区内延伸，并且第二末端区域现在在漏极区内延伸。因此，一段源极区现在垂直位于两个相邻主体的两个末端区域之间；类似地，主体的给定末端区域垂直位于给定源极区的部分之间。类似地，一段漏极区现在垂直位于两个相邻主体的两个其他末端区域之间；类似地，主体的给定末端区域垂直位于给定漏极区的部分之间。
因为源极区和漏极区现在在多个侧面包覆沟道主体的对应末端区域，所以根据一些实施例，源极区和漏极区对沟道主体具有更好的控制并且能够更好地在沟道主体上诱发应变，例如单轴应变。工艺诱发的应变有助于沟道主体内的载流子迁移，从而改善了晶体管的性能。这有助于改善和/或维持NMOS晶体管中的载流子迁移率，同时改善PMOS晶体管中的载流子迁移率。这继而有助于匹配PMOS和NMOS GAA和叉片式(forksheet)晶体管的性能，这有助于匹配PMOS和NMOS GAA和叉片式晶体管中的沟道主体宽度和均匀性。
如本文前面所述，在GAA晶体管的沟道主体中诱发应变有助于沟道主体中电荷载流子的迁移率。在示例中，还通过在沟道主体中集成高沟道迁移率材料来增大沟道主体中电荷载流子的迁移率。因此，本文还提供了技术以通过在GAA晶体管的沟道主体中集成高沟道迁移率材料来增强电荷载流子的迁移率。
在一个实施例中，GAA晶体管具有包括核心结构和外围结构的沟道主体。核心结构具有哑铃或“H”形状，其中，核心结构的末端区域的垂直高度大于核心结构的中间区域的垂直高度。例如，主体的核心结构的末端区域在末端区域上方和下方具有相应的内部栅极间隔体。核心结构的中间段被减薄，并且形成环绕核心结构的减薄中间段的外围结构。
例如，在形成GAA晶体管期间，在通过去除虚设栅极和牺牲材料而释放纳米带之后，在沟道区内暴露出纳米带的中间区域。需注意，内部间隔体覆盖末端区域，并因此，末端区域未被暴露。随后，在释放纳米带之后，减薄纳米带的中间区域。用于减薄工艺的蚀刻剂可以对内部栅极间隔体具有选择性，使得蚀刻工艺不会蚀刻内部栅极间隔体和被内部栅极间隔体覆盖的纳米带的末端区域。在减薄纳米带的中间区域之后，每个被减薄的纳米带都具有前述的哑铃或“H”形状，其中，末端区域的垂直高度大于中间区域。
随后，在每个纳米带的减薄中间区域上沉积外围结构。于是，外围结构环绕纳米带的减薄中间区域。随后，形成最终栅极堆叠体，其中，栅极电介质环绕纳米带的外围结构，并且栅电极环绕栅极电介质。
在一个实施例中，核心结构可以包括IV族半导体材料(例如，Si、SiGe、Ge等)，并且外围结构可以包括IV族半导体材料和/或III-V族半导体材料(例如，GaAs、InGaAs、InP等)。用于PMOS器件的外围结构的材料可以与用于NMOS器件的外围结构的材料不同。在一个实施例中，选择用于外围结构的材料以向沟道主体内的电荷载流子(即，空穴或电子)赋予高迁移率。核心结构形成沟道主体的骨架，并且外围结构形成沟道主体的高迁移率区域。在示例中，核心结构处于应变状态，这增大了通过核心结构的载流子迁移率。高迁移率外围结构进一步增大了载流子迁移率。在示例中，被包覆的外围结构增大了沟道主体的整体迁移率，这改善了GAA器件的性能。例如，晶体管驱动强度受外围结构的高迁移率包覆的支配。
本文对“IV族半导体材料”(或“IV族材料”或一般的“IV”)的使用包括至少一种IV族元素(例如，硅、锗、碳、锡)，诸如硅(Si)、锗(Ge)、硅锗(SiGe)等等。本文对“III-V族半导体材料”(或“III-V族材料”或一般的“III-V”)的使用包括至少一种III族元素(例如，铝、镓、铟)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，诸如砷化镓(GaAs)、砷化镓铟(InGaAs)、砷化铝铟(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)、氮化镓(GaN)等等。需注意，例如，III族还可以被称为硼族或IUPAC族13、IV族还可以被称为碳族或IUPAC族14，并且V族还可以被称为氮族或IUPAC族15。
如本文使用的“成分上不同”或者“成分上有区别”的材料是指两种具有不同化学成分的材料。例如，这一成分差异可以是因为在一种材料中而不在另一种材料中的元素(例如，SiGe在成分上不同于硅)，或者是因为一种材料具有全部与第二种材料相同的元素，但是在一种材料中有意相对于另一种材料按照不同浓度提供这些元素中的至少一种(例如，具有70原子百分比的锗的SiGe在成分上不同于具有25原子百分比的锗的SiGe)。除了此类化学成分差异，这些材料还可以包括有区别的掺杂剂(例如，镓和镁)或者处于不同浓度上的相同掺杂剂。在其他实施例中，成分上有区别的材料还可以指具有不同晶体学取向的两种材料。例如，(110)硅与(100)硅在成分上有区别或不同。例如，可以利用毯式(blanket)晶圆层转移来完成不同取向的堆叠体的生成。如果两种材料在元素上是不同的，那么所述材料中的一种材料具有不在另一种材料中的元素。
需注意，本文对“源极/漏极”的使用仅仅意在指源极区、或漏极区、或源极区和漏极区两者。为此，除非另外指明，本文使用的斜杠(“/”)表示“和/或”，而并非意图暗示对于源极区和漏极区的任何特定的结构限制或布置，或对于本文结合斜杠列出的任何其他材料或特征的任何特定的结构限制或布置。
本文提供的技术和结构的使用可使用工具检测到，所述工具诸如为：包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)的电子显微镜；成分映射；x射线晶体照相术或衍射(XRD)；能量色散x射线光谱测定(EDX)；二次离子质谱分析(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或者高分辨率物理或化学分析，这里仅列举了几种适当的示例性分析工具。具体而言，在一些实施例中，可以使用这样的工具来检测从多个侧面包覆沟道主体的对应末端区域的源极区和漏极区，以及栅极间隔体和内部栅极间隔体的水平宽度之间的失配。在一些实施例中，也可以使用这样的工具来检测具有多个层的沟道主体(诸如核心结构)、以及环绕沟道主体的中间区域中的核心结构的外围结构。根据本公开，众多配置和变型将是显而易见的。
架构和方法
图1A示出了根据本公开实施例的非平面器件100的透视图，其中，使非平面器件100的内部栅极间隔体135凹陷，使得非平面器件100的源极区106和漏极区108至少部分地在多个侧面包覆非平面器件100的沟道主体118的末端区域。图1B示出了根据本公开的实施例的图1A的非平面器件100的截面图。图1C和图1D更详细地示出了根据本公开实施例的图1A和图1B的非平面器件100的沟道主体118、以及沟道主体118的末端区域182。图1B、图1C和图1D的非平面器件100(这里也称为“器件100”)的截面图沿图1A的线A-A’。
在一些示例中，非平面器件100为GAA器件，例如GAA晶体管。尽管关于纳米带GAA晶体管论述了本公开的一些实施例，但在其他类型的GAA或非平面晶体管(诸如纳米线晶体管、纳米片晶体管或叉片式晶体管)中也可以采用本公开的教导，如根据本公开可以理解的。
需注意，图1A的透视图未示出凹陷的内部栅极间隔体135(尽管图1A中的标记135指向内部栅极间隔体135的位置)和栅极电介质120，并且也未示出在多个侧面包覆沟道主体118的末端区域的源极区106和漏极区108。此外，在图1A中栅电极132和栅极间隔体134被示为透明，以便示出穿过栅电极和栅极间隔体延伸的纳米带118的几何形状。所有这些特征都在图1B、图1C和图1D中示出。于是，图1A介绍了器件100的总体三维(3D)非平面结构，而图1B-1D更详细地示出了本文论述的特征。
如可以看出的，器件100形成于基底或衬底102上。可以在衬底102上形成任何数量的半导体器件，尽管仅示出了单个器件100作为示例。在示例中，衬底102可以是(例如)体衬底，其包括IV族半导体材料(诸如硅、锗或硅锗)、III-V族半导体材料(诸如砷化镓、砷化镓铟或磷化铟)、和/或任何其他能够在上面形成晶体管的适当材料。替代性地，任何衬底可以是具有位于掩埋绝缘体层之上的预期半导体层(例如，二氧化硅之上的硅)的绝缘体上半导体(SOI)衬底。替代性地，衬底102可以是适于形成纳米线或纳米带的多层衬底或超晶格(例如，硅和SiGe的交替层，或者砷化镓铟和磷化铟的交替层)。可以使用任何数量的衬底。
器件100中的半导体材料可以是由衬底102形成的。例如，器件100可以包括半导体材料，诸如可以是例如自对应的衬底原生(由衬底本身形成)的纳米带或纳米线。替代性地，半导体材料可以是由沉积到下层衬底上的材料形成的。在一种这样的示例性情况下，可以将硅锗(SiGe)的毯式层沉积到硅衬底上，之后对其进行图案化和蚀刻，以形成多个SiGe鳍或纳米带。在另一个这样的示例中，可以通过所谓的基于高宽比捕获的工艺形成非原生鳍，其中，蚀刻掉原生鳍，从而留下鳍状沟槽，之后采用替代的半导体材料(例如，IV族或III-V族材料)填充所述鳍状沟槽。在又一些实施例中，鳍包括材料的交替层(例如，硅和SiGe的交替层)，其有助于在栅极形成过程期间形成纳米线和纳米带，在该栅极形成过程中，交替层中的一个类型被选择性地蚀刻掉，从而解放出交替层中的位于沟道区内的另一个类型，使得能够在之后实施全环绕栅极(GAA)工艺。
器件100包括子鳍区域110，在其上方垂直堆叠器件100的纳米带118。根据一些实施例，子鳍区域110包括与衬底102相同的半导体材料。如图所示，器件100可以由电介质填充物109与任何相邻器件(未示出)隔开。电介质填充物109在任何相邻半导体器件之间提供浅沟槽隔离(STI)。电介质填充物109可以是任何适当电介质材料，诸如二氧化硅、氧化铝或碳氮氧化硅。
器件100包括在源极区106和漏极区108之间横向延伸并连接源极区106和漏极区108的沟道区。沟道区包括水平延伸并且在垂直堆叠体中布置的两个或更多个沟道主体，例如纳米带118(例如，纳米带118a、118b、118c)。根据一些实施例，源极区106和漏极区108是使用“蚀刻并替换”工艺提供的外延区域。在其他实施例中，源极区和漏极区之一或两者可以是(例如)半导体鳍或衬底的注入掺杂原生部分。可以采用适于源极区和漏极区的任何半导体材料(例如，IV族和III-V族半导体材料)。源极区和漏极区可以包括改善接触电阻的多个层，诸如衬层和帽盖层。在任何此类情况下，源极区和漏极区的成分和掺杂都可以是相同或不同的，这取决于晶体管的极性。可以采用适于源极区和漏极区的任何半导体材料(例如，IV族和III-V族半导体材料)。在示例中，源极区和漏极区可以基于器件类型(例如，PMOS或NMOS)被适当掺杂。
器件100包括沟道主体118，例如纳米带118a、118b、118c，一般性地称为纳米带118。尽管器件100被示为包括三个纳米带，但器件100的沟道区可以具有任何不同数量的纳米带，例如一个、两个、四个或更多。尽管纳米带118水平延伸并且在器件100中垂直堆叠，但可以理解，本公开构想了各种配置下的纳米带，包括平面纳米带晶体管、垂直延伸并水平堆叠的纳米带、以及其他布置。在示例中，纳米带118包括适当掺杂的半导体材料，例如，适当掺杂的硅。
在器件100中，栅极结构130接触并至少部分地围绕源极区106和漏极区108之间的每个纳米带118，其中，栅极结构130包括栅极电介质120、栅电极132、栅极间隔体134和内部栅极间隔体135。
图1C示出了单个纳米带118。如看出的，纳米带118(和器件100的其他纳米带)包括端部区域182a和182b之间的中间区域180。例如，各个纳米带的端部区域182a接触并邻接源极区106以及与源极区相邻的内部栅极间隔体135，并且各个纳米带的端部区域182b接触并邻接漏极区108以及与漏极区相邻的内部栅极间隔体135。电介质层120环绕各个纳米带的中间区域180，但不环绕各个纳米带的端部区域182a、182b。本文中稍后将更详细地论述纳米带的端部区域。
在示例中，栅极电介质120可以包括单个材料层或者多个堆叠的材料层。在一些实施例中，栅极电介质120包括第一电介质层(例如，氧化硅)和包括高K材料(例如，氧化铪)的第二电介质层。可以采用元素对氧化铪进行掺杂，以影响给定半导体器件的阈值电压。根据一些实施例，在栅极电介质中使用的掺杂元素是镧。栅极电介质120存在于每个纳米带的中间区域周围，并且尽管未示出，但还可以存在于子鳍部分110之上。在一些实施例中，尽管未示出，栅极电介质120还可以存在于电介质填充物109的顶表面之上。在一些实施例中，尽管图1A-1D中未示出，可以在器件100的各个纳米带周围包括一种或多种功函数金属。
根据一些实施例，栅电极132在纳米带118之上延伸并且环绕纳米带118。栅电极132可以包括任何充分导电的材料，诸如金属、金属合金、或掺杂多晶硅。
如在图1B-1D中看出的，栅极结构还包括横向位于源极区106和栅电极132之间并分隔源极区106和栅电极132以及横向位于漏极区108和栅电极132之间并分隔漏极区108和栅电极132的内部栅极间隔体135。内部栅极间隔体将栅电极132与源极区106和漏极区108隔离开。例如，第一内部栅极间隔体将栅电极132与源极区106隔离开，并且第二内部栅极间隔体将栅电极132与漏极区108隔离开。
在示例中，栅极间隔体135和栅极间隔体134在成分上相同。在另一示例中，栅极间隔体135和栅极间隔体134在成分上不同。
再次参考图1C，在图的左下方示出了器件100的区段192的放大图，并且在图的右下方示出了器件100的区段191的放大图。需注意，尽管图1C示出了单个具体纳米带181、以及纳米带181的两个区段的放大图，但关于图1C的论述也适用于器件100的其他纳米带。
参考区段191和192，栅极电介质120环绕纳米带118的中间区域180，但不环绕端部区域182a、182b。端部区域182a具有末端区域182a1和近末端区域182a2(参见区段192)，并且端部区域182b具有末端区域182b1和近末端区域182b2(参见区段191)。于是，当从左到右横向贯穿时，纳米带118包括末端区域182a1、近末端区域182a2、中间区域180、近末端区域182b2、和末端区域182b1。
现在参考区段192，内部栅极间隔体135在端部区域182a的近末端区域182a2的上方和下方。源极区106在多个侧面包覆端部区域182a的末端区域182a1。例如，源极区106环绕端部区域182a的末端区域182a1。如图所示，源极区106存在于端部区域182a的末端区域182a1的五个侧面上。例如，源极区106存在于末端区域182a1的前、后、顶、底和左侧上，而末端区域182a1的右侧连结到近末端区域182a2。于是，端部区域182a的末端区域182a1在源极区106内延伸。
参考图1B，源极区106垂直位于纳米带118a的末端区域和另一纳米带118b的另一末端区域之间。于是，假想的垂直线穿过源极区的各区段和多个(例如全部)纳米带118的末端区域。
现在参考图1C的区段191，内部栅极间隔体135在端部区域182b的近末端区域182b2的上方和下方。漏极区108在多个侧面包覆端部区域182b的末端区域182b1。例如，漏极区108环绕末端区域182b1。如图所示，漏极区108存在于纳米带118的末端区域182b1的五个侧面上。例如，漏极区108存在于末端区域182b1的前、后、顶、底和右侧上，而末端区域182b1的左侧连结到近末端区域182b2。于是，纳米带118的末端区域182b1在漏极区108内延伸。
参考图1B，漏极区108垂直位于纳米带118a的末端区域和另一纳米带118b的另一末端区域之间。于是，假想的垂直线穿过漏极区108的各区段和多个(例如全部)纳米带118的末端区域。
参考图1B，栅极间隔体134具有宽度w1，并且内部栅极间隔体135具有宽度w2。如图1B所示，宽度是在平行于纳米带118的长度的方向上测量的。可以看出，宽度w1比宽度w2大例如至少5％、或10％、或20％。如在图3D中看出的，初始，栅极间隔体134和内部栅极间隔体135两者都具有宽度w1。不过，如图3E中看出的，使内部栅极间隔体135凹陷，以减小其宽度，使得凹陷的内部栅极间隔体135的宽度w2小于栅极间隔体134的宽度w1。
在一个实施例中，源极区106和漏极区108在多个侧面上对纳米带118的末端区域的包覆导致了纳米带118中应变增强。此外，纳米带中的应变改善或有助于纳米带118内的载流子迁移率，由此改善了器件100的性能。在示例中，源极区和漏极区在多个侧面上对纳米带118的末端区域的包覆提供了源极区和漏极区对纳米带沟道区的更好控制。源极区和漏极区在纳米带末端区域的多个侧面上的外延生长增强了纳米带118上工艺诱发的应变。例如，由于上述包覆的原因，源极区和漏极区在纳米带118上提供了单轴应变，这继而改善了器件100的性能。
参考图1D，示出了图1C的区段191。在图1D的示例中，在漏极区108的各个区段之间形成了接缝或晶粒边界193。尽管未示出，在源极区106的各个区段之间也能够形成类似接缝或晶粒边界。于是，关于图1D对漏极区108的接缝193的论述也适用于源极区106中的对应接缝。
如看出的，存在漏极区108与纳米带118a的末端区域相邻的水平区段108aa、以及漏极区108与纳米带118a的末端区域相邻的垂直区段108ba。于是，漏极区108的两个水平区段108aa和一个垂直区段108ba包覆纳米带118a的末端区域。类似地，存在漏极区108与纳米带118b的末端区域相邻的两个水平区段108ab、以及漏极区108与纳米带118b的末端区域相邻的垂直区段108bb。
在示例中，晶粒边界或接缝193可以形成于漏极区108的相邻区段之间。例如，使用纳米带118的末端区域作为晶种外延形成漏极区108。于是，例如，从纳米带108b的末端区域的顶部和底部形成水平区段108ab，并且从纳米带108b的末端区域的侧部形成垂直区段108bb。类似地，从纳米带108a的末端区域的顶部和底部形成水平区段108aa，并且从纳米带108a的末端区域的侧部形成垂直区段108ba。在示例中，由于在漏极区108外延生长期间漏极区108的各个区段中的可能轻微未对准，可能会形成接缝193。不过，在另一个示例中，这样的未对准可能至少部分不存在，这可导致对应地不存在图1D的一个或多个接缝193。
在一个实施例中，基底102和/或纳米带118可以具有由米勒指数(100)描述的晶体取向。因此，在示例中，漏极区108的水平区段108aa、108ab(以及源极区106的水平区段)也可以具有由米勒指数(100)描述的晶体取向。在示例中，漏极区108的垂直区段108ba、108bb(以及源极区106的垂直区段)可以具有由米勒指数(100)或(110)描述的晶体取向。
图2示出了根据本公开实施例的流程图，其示出了形成图1A-1D的示例性非平面器件100的方法200。图3A-3I示出了根据本公开实施例在处理的各个阶段中的示例性非平面器件(例如，图1A-1D的非平面器件100)的截面图。将统一论述图2和图3A-3I。
参考图2，方法200包括，在204，在半导体基底上形成牺牲材料和半导体沟道材料(例如，纳米带材料)的交替层，并且蚀刻交替层以限定鳍。例如，图3A示出了通过过程204形成的鳍301。鳍301包括在衬底102的顶部上交替材料层的堆叠体，其中，交替材料层的堆叠体包括牺牲材料302(例如，SiGe)和半导体沟道主体(例如，纳米带)材料118(例如，Si)的层。
鳍301可以源自穿过牺牲材料302以及纳米带118的沟道材料的毯式层的各向异性蚀刻，以限定鳍301。尽管未示出，但在示例中，鳍301的侧壁可以稍微垂直向上逐渐变小，并且可以理解，顶层可能由于蚀刻工艺而具有圆形(rounded)的轮廓。
在示例中，基底102可以包括任何适当材料，例如单晶半导体材料，举几个示例，该单晶半导体材料包括硅(Si)、锗(Ge)、碳(C)、锡(Sn)、磷(P)、硼(B)、砷(As)、锑(Sb)、铟(In)和镓(Ga)中的至少一种。在一些实施例中，基底为体硅，例如单晶硅。在其他实施例中，基底可以是任何适当的半导体材料，举几个示例，包括硅、碳化硅(SiC)、氮化镓(GaN)和砷化镓(GaAs)。在一些实施例中，可以从III-V族材料和IV族材料选择基底。此外，基底可以包括沉积于或生长于衬底上的半导体层，例如，外延生长于蓝宝石衬底上的碳化硅层。在其他实施例中，基底可以是体半导体材料，例如从晶锭(boule)切下的晶圆或其他体半导体材料。
在一些实施例中，基底可以包括绝缘体上Si(SOI)结构，其中，(例如，在掩埋氧化物(BOX)结构中)在两个Si层之间夹置绝缘体/电介质材料(例如，氧化物材料，诸如二氧化硅)；或者可以包括其中顶层包括Si的任何其他适当的起始衬底。在一些实施例中，可以利用任何适当的n型和/或p型掺杂剂、以例如每立方厘米(cm)1E16到1E22个原子的范围中的掺杂剂浓度来掺杂基底。例如，硅基底可以采用掺杂浓度至少为每立方厘米1E16个原子，使用适当的受体(例如，硼)进行p型掺杂或者使用适当的施主(例如，磷、砷)进行n型掺杂。然而，在一些实施例中，例如，基底可以是未掺杂/本征的或者是相对最低的掺杂的(例如，包括低于每立方厘米1E16个原子的掺杂剂浓度)。在一些实施例中，基底是基本由Si构成的硅衬底。在其他实施例中，基底可以主要包括Si，但还可以包括其他材料(例如，在给定浓度下的掺杂剂)。而且，需注意，基底材料可以包括相对高质量或器件质量的单晶Si或提供适当模板或晶种(seeding)表面的其他材料，从所述模板或晶种表面可以形成其他单晶半导体材料特征和层。因此，除非明确作出其他表述，本文描述的基底并非意图限于仅包括Si的基底。
在一些实施例中，基底可以具有由米勒指数(100)、(110)或(111)或其等价方案描述的晶体取向，根据本公开这将是显而易见的。尽管这一示例性实施例中的基底为了容易例示被示为厚度(Y轴方向上的尺度)类似于图中的其他层的厚度，但基底可以比其它层更厚，例如厚度在1到950微米的范围中(或在20到800微米的子范围中)，或者根据本公开显而易见的任何其他适当的厚度或厚度范围。在一些实施例中，基底可以包括多层结构，包括组分上可以不同或并非不同的两个或更多个有区别的层。在一些实施例中，基底可以包括遍及材料的至少一部分的一种或多种材料浓度的分级(例如，增大和/或减小)。在一些实施例中，基底可以用于一个或多个其他IC器件，例如，各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种射频(RF)器件、各种传感器、或者任何其他适当半导体或IC器件，这取决于最终用途或目标应用。因此，在一些实施例中，本文描述的结构可以被包括在片上系统(SoC)应用中，根据本公开这将是显而易见的。
如上所述，过程204包括在基底102上形成牺牲材料和沟道材料的交替层。在示例中，直接在基底上形成牺牲层，接着是沟道材料，且接着是牺牲材料和沟道材料的额外层对，并最终是牺牲材料的顶层。例如，基底上的第一(底)层是牺牲材料，并且最后(顶)层也是牺牲材料，由此提供了牺牲材料层之间的沟道材料层。在一个示例性实施例中，基底是体硅(Si)，牺牲材料是硅锗(SiGe)，并且沟道材料是以适当掺杂剂和浓度所掺杂的硅。在另一个示例中，基底是石墨烯，牺牲材料是锗，并且沟道材料是砷化镓(GaAs)。可以理解，也可以使用其他材料组合。
可以使用任何适当处理来形成每层牺牲材料或沟道材料，例如一种或多种沉积或外延生长工艺，根据本公开这将是显而易见的。在一个实施例中，可以使用逐层外延生长来形成交替层的牺牲材料和沟道材料，其中，接下来可以去除牺牲材料以释放沟道材料的纳米带。例如，在示例性实施例中，给定沟道层可以包括IV族和III-V族半导体材料的交替层，其中，IV族或III-V族材料为牺牲的，以能够形成一个或多个纳米带。在一些实施例中，例如，沟道材料的给定层可以包括5nm到50nm的范围中(或5-45、5-40、5-35、5-30、5-25、5-20、5-15、5-10、10-40、10-30、10-20、15-40、15-30、15-20、20-40、20-30和30-40nm的子范围中)的垂直沟道高度(Y轴方向上的尺度)和/或最多50、40、30、25、20、15或10nm的最大垂直厚度。根据本公开，其他适当材料和沟道高度要求或阈值将是显而易见的。
在一些实施例中，例如，可以在衬底的不同区域上形成多种不同沟道材料，诸如用于CMOS应用。例如，可以在衬底的要用于一个或多个p沟道晶体管器件(例如，一个或多个PMOS器件)的第一区域上形成第一沟道材料，并且可以在衬底200的要用于一个或多个n沟道晶体管器件(例如，一个或多个NMOS器件)的第二区域上形成第二沟道材料。通过选择子鳍材料以具有期望性质，可以生长多种不同的沟道材料。例如，在一些这样的实施例中，第一沟道材料可以包括n型III-V族或IV族材料，并且第二沟道材料可以包括p型III-V族或IV族材料。
在采用多种不同沟道材料的一些实施例中，第一沟道材料可以包括IV族半导体材料(例如，Si、SiGe、Ge等)，并且第二沟道材料可以包括III-V族半导体材料(例如，GaAs、InGaAs、InP等)。通常，给定沟道材料可以包括单晶IV族半导体材料和/或III-V族半导体材料。例如，在串珠鳍(beaded-fin)晶体管配置中，沟道区可以包括IV族半导体材料(例如，用于较宽或较窄的部分)和III-V族半导体材料(例如，用于较宽或较窄部分中的另一者)两者。需注意，多种不同沟道材料可以使用任何适当技术来形成，例如掩模、沉积和根据需要去除掩模，以形成任意数量的成分上不同的沟道材料。根据本公开，众多不同沟道材料配置和变型将是显而易见的。
如上所述，过程204还包括限定鳍301。例如，鳍301具有基底材料的子鳍部分(例如，子鳍部分110，参见图1A)、以及牺牲材料和沟道材料的交替层的上鳍部分。在于基底上形成材料的毯式层的实施例中，例如，掩蔽要处理成鳍的区域，接着蚀刻周围区域以限定一个或多个鳍。例如，各向异性蚀刻基本垂直穿过上鳍部分进行，以限定相邻鳍之间的隔离沟槽。在一些实施例中，蚀刻工艺进行到基底中以限定鳍，所述鳍包括基底材料的子鳍部分以及牺牲材料和沟道材料的交替层的上鳍部分。在一些实施例中，蚀刻工艺限定了从基底向上垂直延伸的多组平行的鳍。在其他实施例中，蚀刻限定了具有H形状的平面或3D晶体管结构，其中，沟道区对应于在由H的竖线代表的源极区和漏极区之间延伸的梁。
在其他实施例中，例如，在基底上通过在沟槽中生长或沉积来形成牺牲材料和沟道材料的交替层。例如，沟槽是在绝缘材料层中限定的高宽比捕获沟槽(“ART”沟槽)，所述绝缘材料例如是通过热氧化或通过使用前述技术中的适当一种的沉积而形成的二氧化硅(SiO2)。然后对绝缘材料进行图案化和蚀刻，以限定延伸到衬底或其他材料层的沟槽。可以在衬底上在沟槽的下部中直接形成基底材料，接着形成牺牲材料和沟道材料的交替层。可以使绝缘材料凹陷以暴露鳍的全部或部分。在一些实施例中，将绝缘材料凹陷到子鳍(即，基底材料)的顶部，以仅暴露鳍的上部中的牺牲材料和沟道材料的层堆叠体。在其他实施例中，使绝缘材料完全凹陷以暴露整个子鳍，或者凹陷到第一层牺牲材料下方的水平以暴露子鳍的一部分。根据本公开，众多变型和实施例将是显而易见的。
在其他实施例中，可以使用基于替换鳍的方法来执行鳍的限定。在一个实施例中，基于替换鳍的方法包括例如通过图案化和蚀刻体半导体材料而在基底中形成鳍。在这些鳍周围形成浅沟槽隔离(STI)材料，接着使自衬底原生(native-to-substrate)的鳍凹陷以在STI材料中限定鳍形沟槽。然后可以在鳍形沟槽中形成子鳍材料、以及牺牲材料和沟道材料的交替层。在一个实施例中，替换鳍方法继续去除STI材料并在子鳍之间的基底上形成绝缘材料，从而使得交替的牺牲材料和沟道材料的层堆叠体暴露出来。
在一些实施例中，子鳍是IV族半导体材料，例如单晶硅或锗。在其他实施例中，子鳍材料是III-V族半导体材料，举几个示例，例如GaAs、InGaAs、AlGaAs或AlAs。在一些实施例中，子鳍材料可以或可以不利用适当掺杂剂(例如，硼、磷和/或砷)来掺杂。在子鳍材料被掺杂的实施例中，它可以在例如每立方厘米1E16到1E22个原子的范围中的掺杂剂浓度下进行n型掺杂(例如，利用磷或砷)或p型掺杂(例如，利用硼)。在一些实施例中，子鳍可以具有多层结构，包括两个或更多个有区别的层(其组分上可以不同或并非不同)。在一些实施例中，子鳍可以包括遍及子鳍材料的至少一部分的一种或多种材料浓度的分级(例如，增大和/或减小)。
在一些实施例中，例如，每个鳍可以包括20-500nm的范围中(或20-50、20-100、20-200、20-300、20-400、50-100、50-200、50-300、50-400、50-500、100-250、100-400、100-500、200-400或200-500nm的子范围中)的垂直鳍高度(Y轴方向上的尺度)和/或最多500、450、400、350、300、250、200、150、100或50nm的最大垂直鳍高度。在一些实施例中，例如，每个鳍可以包括2-50nm的范围中(或2-5、2-10、5-10、5-20、5-30、5-50、10-20、10-30、10-50、20-30、20-50或30-50nm的子范围中)的水平鳍宽度(X轴方向上的尺度)和/或最多50、30、20、10或5nm的最大水平鳍宽度。在一些实施例中，鳍高度与鳍宽度之比可以大于1，例如，大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、15、20，或大于根据本公开将显而易见的任何其他适当阈值比。根据本公开，其他适当材料和厚度值/范围/阈值将是显而易见的。
在一些实施例中，基底或子鳍材料可以相对于上覆的(例如，源极区和漏极区的)上鳍材料是相反类型的掺杂，以提供隧道二极管配置，从而帮助减小或消除寄生泄露(例如，亚阈值泄露)。例如，在一些实施例中，如果上覆材料要被n型掺杂，则子鳍材料可以被有意地p型掺杂(例如，其中掺杂浓度至少为每立方厘米1E16、5E16、1E17、5E17、1E18、5E18或1E19个原子)，或者反之亦然。
再次参考图2，方法200然后从204进行到208，其包括在鳍的沟道区上形成虚设栅极，其中，虚设栅极包括虚设栅极氧化物、虚设栅电极和栅极间隔体，如图3B中所示。在一个实施例中，形成虚设栅极可以包括沉积虚设栅极氧化物335、沉积虚设栅电极332(例如，多晶硅)以及任选地沉积并图案化硬掩模。栅极间隔体134沿虚设栅电极332的相对侧面形成。例如，可以理解，栅极间隔体134包括氮化硅(Si3N4)或其他适当材料。
再次参考图2，方法200然后从208进行到212，其中，使鳍的牺牲材料凹陷以形成第一凹陷区域，并且在第一凹陷区域中形成内部栅极间隔体。例如，如图3C所示，通过对纳米带118有选择性的适当蚀刻工艺，在两侧都使鳍301的牺牲材料302凹陷，以形成第一凹陷区域329。例如，蚀刻牺牲材料302而不蚀刻纳米带118或栅极间隔体134。例如，可以理解，可以使用湿法蚀刻(例如，硝酸/氢氟酸)、各向异性干法蚀刻或其他适当蚀刻工艺。随后，在凹陷区域329中形成内部栅极间隔体135，如图3D中所示。例如，使用任何适当沉积技术(诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)、或液相外延(LPE))来形成内部栅极间隔体135。
再次参考图2，方法200然后从212进行到216，其中，使内部栅极间隔体凹陷以形成第二凹陷区域。例如，图3E示出了凹陷之后以形成第二凹陷区域331的内部栅极间隔体135。例如，可以理解，可以使用湿法蚀刻(例如，硝酸/氢氟酸)、各向异性干法蚀刻或其他适当蚀刻工艺使内部栅极间隔体135凹陷。
使内部栅极间隔体135凹陷解放了纳米带118的末端区域182a1、182b1(即，末端区域182a1、182b1不再被内部栅极间隔体135覆盖)。近末端区域182a2、182b2仍然被内部栅极间隔体135覆盖。
如在图3E中看出的，栅极间隔体134具有宽度w1，并且内部栅极间隔体135具有宽度w2。如图所示，宽度是在平行于纳米带118的长度的方向上测量的。如看出的，宽度w1比宽度w2大例如至少5％、或至少10％、或至少20％。如在图3D中看出的，初始，栅极间隔体134和内部栅极间隔体135都具有宽度w1。不过，如在图3E中看出的，使内部栅极间隔体135凹陷，以减小其宽度，使得每个凹陷的内部栅极间隔体135的宽度w2小于每个栅极间隔体134的宽度w1。
再次参考图2，方法200然后从216进行到220，其中，形成源极区和漏极区，其中，源极区和漏极区还在第二凹陷区域内延伸。图3F示出了源极区106和漏极区108，其中，源极区106和漏极区108的区段在图3E的凹陷部331内。在一个实施例中，外延形成的源极区106和漏极区108在多个侧面包覆纳米带118的末端区域182a1、182b1，如图3F所示并且如关于图1B-1D所述。
在一个实施例中，例如，可以通过以下方式来执行源极区和漏极区的形成：蚀刻鳍的暴露的源极和漏极部分的至少一部分以去除层堆叠体，并且使用任何适当技术(诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)、或液相外延(LPE))来形成替换源极和漏极材料。在一些实施例中，鳍的暴露的源极/漏极区不需要被完全去除；相反，例如，通过利用源极/漏极材料掺杂、植入和/或包覆、或其他适当处理，将源极/漏极区处的层堆叠体中的材料转换成最终源极/漏极区。
在一些实施例中，源极区和漏极区可以一次形成一种极性，例如针对n型和p型区域之一执行处理，并然后针对n型和p型区域的另一种执行处理。在一些实施例中，源极区和漏极区可以包括任何适当的掺杂方案，例如包括适当的n型和/或p型掺杂剂(例如，浓度在每立方厘米1E16到1E22个原子的范围中)。然而，在一些实施例中，例如，至少一个源极区或漏极区可以是未掺杂/本征的或者是相对最低的掺杂的，例如，包括低于每立方厘米1E16个原子的掺杂浓度。
再次参考图2，方法200然后从220进行到224，其包括去除虚设栅极以及释放沟道区中的纳米带。图3G示出了器件100，其中去除了虚设栅极氧化物335和虚设栅电极332，并且通过去除牺牲材料302释放了纳米带118。
需注意，在释放纳米带之前，通过对在沟道和栅极处理期间暴露的栅极间隔体134和内部栅极间隔体135以及其他非栅极材料有选择性的蚀刻工艺，去除虚设栅极材料。去除栅极间隔体之间的虚设栅电极暴露了鳍的沟道区。例如，可以理解，可以使用湿法蚀刻工艺(例如，硝酸/氢氟酸)、各向异性干法蚀刻、或其他适当的蚀刻工艺来去除多晶硅虚设栅电极。在处理的这个阶段，在沟道区中暴露出沟道材料和牺牲材料的交替层的层堆叠体。沟道区延伸于源极区和漏极区之间并接触源极区和漏极区，其中，层堆叠体的端部在内部栅极间隔体135中，受内部栅极间隔体135的保护。
根据一些实施例，然后可以通过蚀刻处理来去除层堆叠体中的牺牲材料302，以释放纳米带118。可以使用任何适当的湿法或干法蚀刻工艺来进行牺牲材料302的蚀刻，使得蚀刻工艺选择性地去除牺牲材料并保持沟道材料完好。在一个实施例中，牺牲材料是硅锗(SiGe)，并且沟道材料是电子级硅(Si)。例如，使用氧化剂和氢氟酸(HF)的气相蚀刻已经表明选择性蚀刻SiGe/Si层堆叠体中的SiGe。在另一个实施例中，使用气相三氟化氯(ClF3)蚀刻来去除牺牲SiGe材料。可以理解，可以基于锗浓度、纳米带尺度和其他因素来选择蚀刻的化学制剂。在去除SiGe牺牲材料之后，所得的沟道区包括在鳍的源极区和漏极区之间延伸的硅纳米带，其中，纳米带(例如，硅)的端部接触源极和漏极结构并且保持至少部分受到栅极间隔体的保护。
再次参考图2，方法200然后从224进行到228，其包括形成最终栅极堆叠体。例如，图3H示出形成了对应的栅极堆叠体的器件100。例如，器件100的栅极堆叠体包括环绕各个纳米带118的中间区域的栅极电介质120、以及在栅极电介质120周围的栅电极132。
在这一示例性实施例中，使用栅极最后制造流程(其可以被认为是替换栅极或替换金属栅极(RMG)工艺)形成栅极堆叠体。在利用纳米带沟道结构的实施例中，栅极堆叠体可以基本(或完全)围绕每个纳米带中间区域部分，例如环绕每个纳米带的至少80、85、90、95％或更多。处理最终栅极堆叠体包括在沟道区中暴露的纳米带中间区域上沉积栅极电介质120，接着形成与栅极电介质接触的栅电极132。可以使用任何适当技术，例如包括旋涂或CVD沉积。栅极电介质120可以包括(例如)任何适当氧化物(例如，二氧化硅)、高k电介质材料、和/或根据本公开将显而易见的任何其他适当材料。高k电介质材料的示例包括(例如)氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钡钛、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅、以及铌酸锌铅，以提供一些示例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质120退火以改善其质量。例如，栅电极132可以包括宽范围的材料，诸如多晶硅或各种适当的金属或金属合金，诸如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)、或氮化钽(TaN)。
在一些实施例中，例如，栅极电介质和/或栅电极可以包括由两个或更多材料层构成的多层结构。例如，在一些实施例中，例如，可以采用多层栅极电介质来提供从沟道区到栅电极更为渐进的电过渡。在一些实施例中，栅极电介质和/或栅电极可以包括使(一个或多个)特征的至少部分中的一种或多种材料的含量或浓度分级(例如，提高和/或降低)。在一些实施例中，在最终栅极堆叠体中还可以存在一个或多个额外层，例如一个或多个相对较高或较低的功函数层和/或其他适当的层。需注意，例如，栅极电介质也可以用于在纳米带主体的一侧或两侧上形成替换栅极间隔体，使得栅极电介质位于栅电极和一个或两个栅极间隔体之间。根据本公开，众多不同的栅极堆叠体配置将是显而易见的。
再次参考图2，方法200然后从228进行到232，其包括形成对应的源极/漏极接触部，以及完成集成电路(IC)。图3I示出形成了对应的源极/漏极接触部的器件100。例如，图3I示出穿过ILD 378延伸并接触源极区106的导电源极接触部372、穿过ILD 378延伸并接触漏极区108的导电漏极接触部380、以及穿过ILD 378延伸并接触栅电极132的导电栅极接触部374。
在一些实施例中，源极和漏极接触部可以是使用任何适当技术形成的，例如，在相应的源极/漏极区之上的ILD层378中形成接触沟槽，然后在沟槽中淀积金属或金属合金(或其他适当导电材料)。在一些实施例中，例如，源极/漏极接触部的形成可以包括硅化、锗化、III-V化(III-V-idation)、和/或退火工艺。在一些实施例中，例如，源极和漏极接触部可以包括铝或钨，尽管可以使用任何适当的导电材料或合金，例如银、镍-铂、或镍-铝。在一些实施例中，例如，源极和漏极接触部中的一者或多者可以包括降低电阻的金属和接触插塞金属，或者仅包括接触插塞。示例性的降低接触电阻的金属包括(例如)镍、铝、钛、金、金锗、镍铂、镍铝、和/或其他此类降低电阻的金属或合金。示例性接触插塞金属包括(例如)铝、铜、镍、铂、钛、或钨、或其合金，尽管可以采用任何适当的导电接触金属或合金。在一些实施例中，如果需要，源极和漏极接触区中可以存在额外层，例如粘附层(例如，氮化钛)和/或衬垫或阻挡层(例如，氮化钛)。在一些实施例中，例如，可以在给定源极区或漏极区与其对应的源极或漏极接触部之间存在降低接触电阻的层，例如，相对较高的掺杂(例如，具有高于每立方厘米1E18、1E19、1E20、1E21或1E22个原子的掺杂剂浓度)的居间半导体材料层。在一些此类实施例中，例如，降低接触电阻的层可以包括基于对应的源极区或漏极区的所包含的材料和/或掺杂剂浓度的半导体材料和/或杂质掺杂剂。
再次参考图2，根据一些实施例，过程232还包括根据需要完成包括器件100的一般性IC。例如，完成IC这样的额外处理可以包括后端或后道工序(BEOL)处理，以形成一个或多个金属化层，和/或使形成的晶体管器件互连。可以执行任何适当的处理，根据本公开这将是显而易见的。
需注意，为了便于描述，方法200的过程是按照特定顺序示出的。然而，根据一些实施例，可以按照不同的顺序执行或者可以根本不执行(并因而是任选的)过程中的一者或多者。根据本公开，关于本文描述的方法200和技术的众多变型将是显而易见的。
图4A示出了根据本公开实施例的非平面器件400的透视图，其中，非平面器件400的各沟道主体418包括核心结构423和至少部分地环绕核心结构423的外围结构421。图4B示出了根据本公开的实施例的图4A的非平面器件400的截面图。图4C、图4D和图4E更详细地示出了根据本公开实施例的图4A-4B的非平面器件400的沟道主体118的不同实施方式。图4F示出了根据本公开的实施例的图4A的非平面器件400的另一截面图。
图4B、图4C、图4D和图4E的非平面器件400(本文也称为“器件400”)的截面图沿图4A的线A-A’，其是器件400的所谓“鳍切割”或“沟道切割”视图。图4F的非平面器件400的截面图沿图4A的线B-B’，其是器件400的所谓“栅极切割”视图。
在一些示例中，非平面器件400为GAA器件，例如GAA晶体管。尽管关于纳米带GAA晶体管论述了本公开的一些实施例，但在其他类型的GAA或非平面晶体管(诸如纳米线晶体管、纳米片晶体管、或叉片式晶体管)中也可以采用本公开的教导，如根据本公开可以理解的。
需注意，图4A的透视图未示出内部栅极间隔体435(尽管图4A中的标记435指向内部栅极间隔体435的位置)，并且也未示出各纳米带418的外围层421。在图4B-4E中示出了这些特征。此外，在图4A中栅电极432和栅极间隔体434被示为透明，以便示出穿过栅电极和栅极间隔体延伸的纳米带418。于是，图4A介绍了器件400的总体三维(3D)非平面结构，而图4B-4F更详细地示出了本文论述的特征。
如可以看出的，器件400形成于衬底402上。器件400包括子鳍区域410，在子鳍区域410上方垂直堆叠器件400的纳米带418。如图所示，器件400可以由电介质填充物409与任何相邻器件(未示出)隔开。已关于图1A-1D的器件100详细论述了衬底402、子鳍区域410和电介质填充物409(例如，对应于图1A-1D的衬底102、子鳍区域110和电介质填充物109)。
器件400包括在源极区406和漏极区408之间横向延伸并连接源极区406和漏极区408的沟道区。沟道区包括水平延伸并且在垂直堆叠体中布置的两个或更多个沟道主体418，例如纳米带418(例如，纳米带418a、418b、418c)。根据一些实施例，源极区406和漏极区408是使用“蚀刻并替换”工艺提供的外延区域。在其他实施例中，源极区和漏极区之一或两者可以是(例如)半导体鳍或衬底的注入掺杂原生部分。可以采用适于源极区和漏极区的任何半导体材料(例如，IV族和III-V族半导体材料)。源极区和漏极区可以包括用以改善接触电阻的多个层，诸如衬层和帽盖层。在任何此类情况下，源极区和漏极区的成分和掺杂都可以是相同或不同的，这取决于晶体管的极性。可以采用适于源极区和漏极区的任何半导体材料(例如，IV族和III-V族半导体材料)。在示例中，源极区和漏极区可以基于器件类型(例如，PMOS或NMOS)被适当掺杂。
器件400包括沟道主体418，例如纳米带418a、418b、418c，一般性地称为纳米带418。尽管器件400被示为包括三个纳米带，但器件400的沟道区可以具有任何不同数量的纳米带，例如一个、两个、四个或更多。尽管纳米带418水平延伸并且在器件400中垂直堆叠，但可以理解，本公开构想了各种配置下的纳米带，包括平面纳米带晶体管、垂直延伸并水平堆叠的纳米带、以及其他布置。在示例中，纳米带418包括适当掺杂的半导体材料，例如，适当掺杂的硅。
在器件400中，栅极结构430接触并至少部分地围绕源极区406和漏极区408之间的每个纳米带418，其中，栅极结构430包括栅极电介质420、栅电极432、栅极间隔体434和内部栅极间隔体435。
图4C示出了单个纳米带418。如看出的，纳米带418(和器件400的其他纳米带)包括末端区域482之间的中间区域480。例如，各纳米带418的末端区域482接触源极区406和漏极区408。
电介质层420环绕各个纳米带418的中间区域480，但不环绕各个纳米带418的末端区域482。
在示例中，栅极电介质420可以包括单个材料层或者多个堆叠的材料层。在一些实施例中，栅极电介质420包括第一电介质层(例如，氧化硅)和包括高K材料(例如，氧化铪)的第二电介质层。可以采用元素对氧化铪进行掺杂，以影响给定半导体器件的阈值电压。根据一些实施例，在栅极电介质中使用的掺杂元素是镧。栅极电介质420存在于每个纳米带418的中间区域周围，并且尽管未示出，但还可以存在于子鳍部分410之上。在一些实施例中，尽管未示出，栅极电介质420还可以存在于电介质填充物409的顶表面之上。
在一些实施例中，并在图4F中示出，可以在器件400的各个纳米带周围包括一种或多种功函数金属427。功函数金属427在图4F中示出，但为了例示清楚而在图4A-4E中未示出。在一个示例中，在器件400的一个或多个纳米带(或全部纳米带)周围可以没有功函数金属427。
根据一些实施例，栅电极432在纳米带418之上延伸并且环绕纳米带418。栅电极432可以包括任何充分导电的材料，诸如金属、金属合金、或掺杂多晶硅。
如在图4B中看出的，栅极结构还包括存在于源极区406和栅电极432之间以及漏极区408和栅电极432之间的内部栅极间隔体435。内部栅极间隔体435将栅电极432与源极区406和漏极区408隔离。例如，第一内部栅极间隔体将栅电极432与源极区406隔离开，并且第二内部栅极间隔体将栅电极432与漏极区408隔离开。在示例中，内部栅极间隔体435和栅极间隔体434在成分上相同。在另一示例中，内部栅极间隔体435和栅极间隔体434在成分上不同。
在一个实施例中，纳米带418的末端区域482在纳米带的两端，并且中间区域423横向位于对应的两个末端区域482之间。末端区域482被对应的内部栅极间隔体435覆盖。在图4B和图4C的示例中，位于栅电极432和源极区406之间的第一栅极间隔体435覆盖位于器件400左侧的末端区域482，并且位于栅电极432和漏极区408之间的第二栅极间隔体435覆盖位于器件400右侧的末端区域482。如图所示，两个内部栅极间隔体435在垂直于纳米带418延伸方向的方向上延伸。
在一个实施例中并如图4B-4E所示，各纳米带418包括在源极区406和漏极区408之间横向延伸的基底或核心结构423、以及至少环绕核心结构423的中间区段的外围结构421。例如，核心结构423包括第一和第二末端区域482以及一段中间区域480，如图4C-4E所示。例如，核心结构423具有哑铃或“H”形状，其中，末端区域482形成“H”的两个垂直端线，并且一段中间区域480形成“H”的水平线。
外围结构421包括另一段中间区域480。外围结构421环绕中间区域480中的核心结构423。于是，外围结构421在纳米带418的中间区域480中，而不在纳米带418的末端区域482中。
在一个实施例中并且如图4B和图4F所示，外围结构421将核心结构423与栅极电介质420分隔开。例如，外围结构421位于核心结构423和栅极电介质420之间。
图4C、图4D和图4E示出了核心结构423和外围结构421的三种不同配置。参考图4C、图4D和图4E，末端区域482的垂直高度为ht，并且中间区域480内的核心结构423的垂直高度为hb。于是，核心结构423在末端区域482中具有高度ht，并在中间区域480中具有高度hb。
外围结构421的垂直高度(或宽度)为hp。需注意，外围结构421在中间区域480中环绕核心结构423，并因此，外围结构421具有2.hp的总垂直高度。于是，中间区域480的总垂直高度为H＝(2.hp+hb)。
在图4C的示例中，H＝(2.hp+hb)≈ht。于是，在图4C的示例中，末端区域482的高度ht与中间区域480的高度H类似(例如，在10％以内，或5％以内，或2％以内，或1％以内)。于是，末端区域482和中间区域480的顶表面几乎或完全共面或平齐，并且末端区域482和中间区域480的底表面几乎或完全共面或平齐。
在图4D的示例中，H＝(2.hp+hb)>ht。于是，在图4D的示例中，末端区域482的高度ht小于中间区域480的高度H(例如，至少小10％，或至少小5％，或至少小2％，或至少小1％)。于是，末端区域482的顶表面处于比中间区域480的顶表面低的水平，并且末端区域482的底表面处于比中间区域480的底表面高的水平。
在图4E的示例中，H＝(2.hp+hb)<ht。于是，在图4E的示例中，末端区域482的高度ht大于中间区域480的高度H(例如，至少大10％，或至少大5％，或至少大2％，或至少大1％)。于是，末端区域482的顶表面处于比中间区域480的顶表面高的水平，并且末端区域482的底表面处于比中间区域480的底表面低的水平。
在一个实施例中，外围结构421的总高度(或总宽度)(即2.hp)大约为中间区域480的总高度H的50％。在示例中，外围结构421的总高度(即，2.hp)在中间区域480的总高度H的40％到60％的范围内，或30％到70％的范围内，或20％到80％的范围内。仅仅作为示例，中间区域480的总高度H可以是8纳米(nm)，并且外围结构421的高度hp在1到3nm的范围中，使得外围结构421的总高度(或总宽度)在2到6nm的范围中。在具体示例中，中间区域480的总高度H可以是8nm，并且外围结构421的高度hp为2nm，使得外围结构421的总高度(或总宽度)为4nm。
在一个实施例中，外围结构421成分上与核心结构423不同，并且选择外围结构421的材料以为电荷载流子(即，空穴或电子)赋予高迁移率。核心结构423形成沟道主体的骨架，并且外围结构421形成沟道主体的高迁移率区域。在示例中，核心结构423处于应变状态，这增大了整个核心结构423中的载流子迁移率。高迁移率外围结构421进一步增大了载流子迁移率。在示例中，被包覆的外围结构421增大了纳米带418的整体迁移率，这改善了器件400的性能。例如，晶体管驱动强度受外围结构421的高迁移率包覆的支配。
以下表I示出了用于核心结构423和外围结构421的各种材料选择。
表I
Figure BDA0003922485220000151
参见表1的选项1，在示例中，核心结构423包括硅(Si)，并且用于PMOS晶体管的外围结构421可以包括硅锗(SiGe)。而且，对于包括Si的核心结构423，用于NMOS晶体管的外围结构421也可以包括硅。于是，对于核心结构423包括Si的这个选项，PMOS晶体管可以具有SiGe的外围结构421，并且NMOS晶体管可以不具有任何单独的外围结构。例如，PMOS晶体管的各纳米带的中间区域可以被减薄，接着沉积外围结构421(参见图8D和8E获得更多细节)。不过，对于NMOS晶体管，对于表1的选项1，可以跳过这一减薄和沉积过程。在示例中，对于表1的选项1，核心结构423的Si和/或外围结构421的Si可以被应变。
现在参见表1的选项2，在示例中，核心结构423包括SiGex，并且用于PMOS晶体管的外围结构421可以包括SiGey。在示例中，y不同于x。在表1的示例中，y>x，即，外围结构421中的Ge浓度高于核心结构423中的Ge浓度。而且，对于包括SiGex的核心结构423，用于NMOS晶体管的外围结构421可以包括Si(例如，应变Si)。
现在参见表1的选项3，在示例中，核心结构423包括Si(1-x)Gex，并且用于PMOS晶体管的外围结构421可以包括Ge。需注意，核心结构423的SiGex中的“x”可以高达100％或1，即，核心结构可以包括SiGe或仅Ge。而且，对于包括Si(1-x)Gex的核心结构423，用于NMOS晶体管的外围结构421可以包括砷化铟镓(InGaAs)。
通常，在示例中，核心结构423可以包括IV族半导体材料(例如，Si、SiGe、Ge等)，并且外围结构421可以包括IV族半导体材料和/或III-V族半导体材料(例如，GaAs、InGaAs、InP等)。
需注意的是，表1中示出的各种选项为示例，并非意在限制本公开的范围。与表1中所列那些不同的材料也可以用于核心结构423和/或外围结构421。
图5A示出了根据本公开实施例的包括非平面器件400a、400b、400c的集成电路(IC)结构500的透视图，其中，各个非平面器件400的各沟道主体包括核心结构423和至少部分地环绕核心结构423的外围结构421。图5B示出了根据本公开的实施例的图5A的包括非平面器件400a、400b、400c的IC结构500的截面图。图5B的截面图沿图5A的线A-A’，其是器件400a、400b、400c的所谓“栅极切割”视图。
图5A和图5B的器件400a、400b、400c中的每个器件的结构类似于图4A-4F的器件400的结构。例如，器件400a、400b、400c中的各个器件的各沟道主体418(例如，纳米带418)包括核心结构423和环绕核心结构423的外围结构421。
在一个示例中，器件400a和400c是PMOS器件，而器件400b是NMOS器件。在另一个示例中，器件400a和400c是NMOS器件，而器件400b是PMOS器件。
取决于图5A和图5B的器件400是PMOS器件还是NMOS器件，可以例如根据先前论述的表1来选择用于核心结构423和外围结构421的材料。
图6示出了根据本公开实施例的非平面器件600的截面图，其中，(i)使非平面器件600的内部栅极间隔体435凹陷，使得非平面器件600的源极区406和漏极区408至少部分地在多个侧面包覆非平面器件600的沟道主体418的末端区域，并且(ii)非平面器件600的各沟道主体418包括核心结构423和至少部分地环绕核心结构423的外围结构421。
于是，图6包括图1A-1D的器件100的特征和图4A-4F的特征。例如，类似于图1A-1D的器件100，在图6的器件600中，使非平面器件600的内部栅极间隔体435凹陷，使得非平面器件600的源极区406和漏极区408至少部分地在多个侧面包覆非平面器件600的沟道主体418的末端区域。此外，类似于图4A-4F的器件400，在图6的器件600中，非平面器件400的各沟道主体418包括核心结构423和至少部分地环绕核心结构423的外围结构421。
基于关于贯穿本公开论述的器件100和400的论述，图6的器件600的结构和形成将是显而易见的。
图7示出了根据本公开实施例的流程图，其示出了形成图4A-4F的示例性非平面器件400的方法700。图8A-8F示出了根据本公开实施例在处理的各个阶段中的示例性非平面器件(例如，图4A-4F的非平面器件400)的截面图。将统一论述图7和图8A-8F。
参考图7，方法700包括过程704、708和712，过程704、708和712分别类似于图2的方法200的过程204、208和212。因此，这里将不进一步详细论述过程704、708和712。过程712形成图8A的器件，其类似于通过图2的方法200的过程212形成的图3D的器件。例如，类似于图3D的器件，图8A的器件400包括虚设栅电极832、虚设栅极氧化物835、栅极间隔体434、内部栅极间隔体435、牺牲材料802、沟道主体材料(例如，纳米带)418a、418b、418c、以及基底402。
再次参考图7，方法700然后从712进行到716，其中形成源极区和漏极区。例如，源极区和漏极区是外延沉积的。图8B示出了源极区406和漏极区408。
在一个实施例中，例如，可以通过以下方式来执行源极区和漏极区的形成：蚀刻鳍的暴露的源极和漏极部分的至少一部分以去除层堆叠体，并且使用任何适当技术(诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)、或液相外延(LPE))来形成替换源极和漏极材料。在一些实施例中，鳍的暴露的源极/漏极区不需要被完全去除；相反，例如，通过利用源极/漏极材料掺杂、植入和/或包覆或其他适当处理，将源极/漏极区处的层堆叠体中的材料转换成最终源极/漏极区。
在一些实施例中，源极区和漏极区可以一次形成一种极性，例如针对n型和p型区域之一执行处理，并然后针对n型和p型区域的另一种执行处理。在一些实施例中，源极区和漏极区可以包括任何适当的掺杂方案，例如包括适当的n型和/或p型掺杂剂(例如，浓度在每立方厘米1E16到1E22个原子的范围中)。然而，在一些实施例中，例如，至少一个源极区或漏极区可以是未掺杂/本征的或者是相对最低的掺杂的，例如，包括低于每立方厘米1E16个原子的掺杂浓度。
再次参考图7，方法700然后从716进行到720，其包括去除虚设栅极以及释放沟道区中的纳米带。图8C示出了器件400，其中去除了虚设栅极氧化物835和虚设栅电极832，并且通过去除牺牲材料802释放了纳米带518。过程720类似于图2的方法200的过程224，并因此，不会进一步详细论述。
再次参考图7，方法700然后从720进行到724，其包括选择性地减薄纳米带的中间区域，例如，以形成纳米带的核心结构。图8D示出了减薄之后的纳米带。例如，减薄纳米带418的中间区域480(参见图4C-4F)。可以采用蚀刻工艺，例如原子层蚀刻(ALE)、湿法蚀刻工艺、各向异性干法蚀刻、或其他适当的蚀刻工艺。蚀刻剂可以对内部栅极间隔体435(例如，其可以包括氮化硅)有选择性，即，蚀刻剂蚀刻纳米带418而不蚀刻内部栅极间隔体435。在示例中，纳米带418的末端区域418(参见图4C-4F)可以受到内部栅极间隔体435保护，而不被减薄或去除。
在减薄纳米带418之后，所得的纳米带结构是纳米带的核心结构423，如图8D所示。于是，也如关于图4A-4F所述并且如图8D中所示，在减薄之后，核心结构423具有比末端区域418薄的中间区域480。例如，也如关于图4A-4F所述，核心结构423现在具有哑铃或“H”的形状。
再次参考图7，方法700然后从724进行到728，其中，在纳米带的核心结构的中间区域上形成(例如，沉积)外围结构。图8E示出了在纳米带418的核心结构423上形成的外围结构421。尽管图8E(类似于图4C)示出了外围结构421和核心结构423的一个示例性几何形状，但图4D和图4E示出了外围结构421和核心结构423的其他示例性几何形状。在一个实施例中，例如，可以使用任何适当的沉积技术(诸如CVD、PVD、ALD、VPE、MBE或LPE)来执行形成过程728。
已关于本文前面的表1论述了用于外围结构421和核心结构423的示例性材料。在要将PMOS和NMOS协整(cointegrate)的示例中，外围结构可以一次形成一种极性，例如针对n型和p型区域之一执行处理，并然后针对n型和p型区域的另一种执行处理。
再次参考图7，方法700然后从728进行到732，其包括形成最终栅极堆叠体。例如，图8F示出形成了对应的栅极堆叠体的器件400。例如，器件400的栅极堆叠体包括环绕各个纳米带418的中间区域的栅极电介质420、以及在栅极电介质420周围的栅电极432。过程732类似于图2的方法200的过程228，并因此，不会进一步详细论述。
再次参考图7，方法700然后从732进行到736，其包括形成对应的源极/漏极接触部，以及完成IC。过程736类似于图2的方法200的过程232，并因此，不会进一步详细论述。
需注意，为了便于描述，方法700的过程是按照特定顺序示出的。然而，根据一些实施例，可以按照不同的顺序执行或者可以根本不执行(并因而是任选的)过程中的一者或多者。根据本公开，关于本文描述的方法700和技术的众多变型将是显而易见的。
示例性系统
图9示出了根据本公开的一些实施例被实施为具有采用本文公开的技术形成的集成电路结构和/或晶体管器件的计算系统1000。如可以看出的，计算系统1000容纳着主板1002。主板1002可以包括若干部件，包括但不限于处理器1004和至少一个通信芯片1006，其每个都可以物理和电耦接到主板1002或通过其他方式集成于其中。可以理解，主板1002可以是例如任何印刷电路板，无论是主板、安装于主板上的子板，还是系统1000的唯一板等。
取决于其应用，计算系统1000可以包括可以或可以不物理和电耦接到主板1002的一个或多个其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、紧致磁盘(CD)、数字通用盘(DVD)等)。计算系统1000中包括的任何部件可以包括利用根据示例性实施例公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，需注意，通信芯片1006可以是处理器1004的一部分或者通过其他方式集成于处理器1004中)。
通信芯片1006能够实现无线通信，用于向和从计算系统1000传输数据。术语“无线”及其派生词可以用来描述通过利用调制电磁辐射通过非固态媒介进行数据通信的电路、装置、系统、方法、技术、通信信道等。该术语不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片1006可以实施若干无线标准或协议的任何标准或协议，包括但不限于，Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙、其衍生物、以及任何被指定为3G、4G、5G和更高版本的其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
计算系统1000的处理器1004包括封装于处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，其是利用如本文各处所述的公开技术形成的一个或多个集成电路结构或器件来实现的。术语“处理器”可以指对(例如)来自寄存器和/或存储器的电子数据进行处理从而将该电子数据变换为其他可以存储在寄存器和/或存储器中的电子数据的任何装置或装置的部分。
通信芯片1006还可以包括封装于半导体芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括一个或多个利用本文各处所述的公开技术形成的集成电路结构或器件。根据本公开可以理解，需注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有独立的通信芯片)。进一步要注意，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任意数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组可以具有多个集成于其中的功能。
在各种实施方式中，计算系统1000可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机、或处理数据或采用利用如本文各处所述的公开技术形成的一个或多个集成电路结构或器件的任何其他电子装置或系统。需注意，对计算系统的提及意在包括计算装置、设备、以及其他被配置为计算或处理信息的结构。
其他示例性实施例
以下条款涉及其他实施例，根据这些其他实施例，众多排列和配置将是显而易见的。
示例1。一种半导体结构，包括：包括半导体材料的主体；至少部分地环绕所述主体的栅极结构，所述栅极结构包括(i)栅电极、以及(ii)所述主体和所述栅电极之间的栅极电介质；以及源极区和漏极区，所述主体在所述源极区和所述漏极区之间横向延伸，其中，所述主体具有第一末端区域、第二末端区域、以及所述第一和第二末端区域之间的中间区域，并且其中，所述源极区至少部分地环绕所述主体的所述第一末端区域，并且/或者所述漏极区至少部分地环绕所述主体的所述第二末端区域。
示例2。根据示例1所述的半导体结构，其中，所述源极区至少部分地环绕所述主体的所述第一末端区域，并且所述漏极区至少部分地环绕所述主体的所述第二末端区域。
示例3。根据示例1-2中任一项所述的半导体结构，其中，所述主体为第一主体，所述中间区域为第一中间区域，并且其中，所述半导体结构还包括：包括半导体材料并且在所述源极区和漏极区之间横向延伸的第二主体，其中，所述第二主体具有第三末端区域、第四末端区域、以及所述第三和第四末端区域之间的第二中间区域，其中，所述源极区的至少一段垂直位于所述第一主体的所述第一末端区域和所述第二主体的所述第三末端区域之间。
示例4。根据示例3所述的半导体结构，其中，所述漏极区的至少一段垂直位于所述第一主体的所述第二末端区域和所述第二主体的所述第四末端区域之间。
示例5。根据示例1-4中任一项所述的半导体结构，其中，所述源极区包括在所述源极区的相邻段之间的晶粒边界或接缝，并且/或者所述漏极区包括在所述漏极区的相邻段之间的晶粒边界或接缝。
示例6。根据示例1-5中任一项所述的半导体结构，其中，所述主体具有横向位于所述第一末端区域和所述中间区域之间的第一近末端区域、以及横向位于所述第二末端区域和所述中间区域之间的第二近末端区域；所述半导体结构还包括所述栅电极和所述源极区之间的第一内部栅极间隔体、以及所述栅电极和所述漏极区之间的第二内部栅极间隔体；并且所述第一内部栅极间隔体在所述第一近末端区域上方和下方。
示例7。根据示例6所述的半导体结构，其中，所述第二内部栅极间隔体在所述第二近末端区域上方和下方。
示例8。根据示例6-7中的任一项所述的半导体结构，还包括：第一栅极间隔体和第二栅极间隔体，所述栅电极的上段在所述第一和第二栅极间隔体之间，其中，所述第一栅极间隔体的宽度比所述第一内部栅极间隔体的宽度至少大5％，所述宽度是在平行于所述主体的长度的方向上测量的。
示例9。根据示例8所述的半导体结构，其中，所述第二栅极间隔体的宽度比所述第二内部栅极间隔体的宽度至少大10％。
示例10。根据示例1-9中任一项所述的半导体结构，其中，所述主体为第一主体，并且其中，所述半导体结构还包括：包括所述第一主体的多个主体，所述多个主体中的每个主体包括对应的第一末端区域、对应的第二末端区域、以及横向位于对应的第一和第二末端区域之间的对应的中间区域，其中，所述源极区至少部分地环绕所述多个主体中的每个主体的所述第一末端区域。
示例11。根据示例10所述的半导体结构，其中，所述漏极区至少部分地环绕所述多个主体中的每个主体的所述第二末端区域。
示例12。根据示例1-11中任一项所述的半导体结构，其中，所述主体包括(i)包括所述第一末端区域、所述第二末端区域、和所述中间区域的一段的核心结构，以及(ii)包括所述中间区域的另一段的外围结构，所述外围结构在成分上与所述核心结构不同。
示例13。根据示例12所述的半导体结构，其中，所述外围结构环绕所述主体的所述中间区域中的所述核心结构。
示例14。根据示例12-13中任一项所述的半导体结构，其中，所述核心结构包括IV族半导体材料；并且所述外围结构包括III-V族半导体材料。
示例15。根据示例12-14中任一项所述的半导体结构，其中，所述核心结构包括IV族半导体材料；并且所述外围结构包括IV族半导体材料。
示例16。根据示例1-15中任一项所述的半导体结构，其中，所述主体是纳米线、纳米带或纳米片。
示例17。根据示例1-16中任一项所述的半导体结构，其中，所述主体是垂直堆叠体的包括两个或更多个纳米片或纳米带的部分。
示例18。根据示例1-17中任一项所述的半导体结构，其中，所述半导体结构是全环绕栅极晶体管器件。
示例19。根据示例1-18中任一项所述的半导体结构，其中，所述半导体结构是叉片式晶体管。
示例20。一种半导体结构，包括：包括半导体材料的主体；至少部分地环绕所述主体的栅极结构，所述栅极结构包括(i)栅电极，以及(ii)所述主体和所述栅电极之间的栅极电介质；以及源极区和漏极区，所述主体在所述源极区和所述漏极区之间横向延伸，其中，所述主体具有第一末端区域、第二末端区域、以及横向位于第一和第二末端区域之间的中间区域，其中，所述主体包括(i)包括所述第一末端区域、所述第二末端区域、和所述中间区域的一段的核心结构，以及(ii)包括所述中间区域的另一段的外围结构，所述外围结构在成分上与所述核心结构不同，并且其中，所述外围结构环绕所述主体的所述中间区域中的所述核心结构。
示例21。根据示例20所述的半导体结构，其中，所述核心结构包括连续段，所述连续段具有邻接所述源极区的一端和邻接所述漏极区的另一端；所述外围结构被界定在所述主体的所述中间区域内并且没有所述主体的所述第一和第二末端区域；并且所述外围结构在所述栅极电介质和所述核心结构之间并且分隔所述栅极电介质和所述核心结构。
示例22。根据示例20-21中任一项所述的半导体结构，其中，所述核心结构具有在所述第一末端区域中的第一垂直高度、以及在所述中间区域中的第二垂直高度，其中，所述第一和第二垂直高度是在垂直于所述主体的长度的方向上测量的；并且所述第一垂直高度比所述第二垂直高度至少大5％。
示例23。根据示例22所述的半导体结构，其中，所述第一垂直高度比所述第二垂直高度至少大10％。
示例24。根据示例20-23中任一项所述的半导体结构，其中，所述主体的所述中间区域的第一垂直高度在所述主体的所述第一末端区域的第二垂直高度的5％以内，其中，所述第一和第二垂直高度是在垂直于所述主体的长度的方向上测量的。
示例25。根据示例20-24中任一项所述的半导体结构，其中，所述核心结构包括IV族半导体材料；并且所述外围结构包括III-V族半导体材料。
示例26。根据示例20-25中任一项所述的半导体结构，其中，所述核心结构包括IV族半导体材料；并且所述外围结构包括IV族半导体材料。
示例27。根据示例20-26中任一项所述的半导体结构，其中，所述核心结构包括硅，而没有锗；并且所述外围结构包括硅和锗。
示例28。根据示例20-26中任一项所述的半导体结构，其中，所述核心结构包括硅和锗；并且所述外围结构包括锗，而没有硅。
示例29。根据示例20-26中任一项所述的半导体结构，其中，所述核心结构包括硅和锗；并且所述外围结构包括硅，而没有锗。
示例29。根据示例20-26中任一项所述的半导体结构，其中，所述核心结构包括硅和锗；并且所述外围结构包括硅和锗，其中，所述外围结构中锗的浓度与所述核心结构中锗的浓度不同。
示例30。根据示例20-26中任一项所述的半导体结构，其中，所述核心结构包括硅和锗；所述外围结构包括硅和锗；并且所述外围结构中锗的浓度高于所述核心结构中锗的浓度。
示例31。根据示例20-26中任一项所述的半导体结构，其中，所述核心结构包括硅和锗；并且所述外围结构包括铟、镓和砷中的一种或多种。
示例32。根据示例20-31中任一项所述的半导体结构，其中，所述源极区至少部分地环绕所述主体的所述第一末端区域。
示例33。根据示例20-32中任一项所述的半导体结构，其中，所述漏极区至少部分地环绕所述主体的所述第二末端区域。
示例34。根据示例20-33中任一项所述的半导体结构，其中，所述主体为第一主体，所述中间区域为第一中间区域，并且其中，所述半导体结构还包括：包括半导体材料并且在所述源极区和漏极区之间横向延伸的第二主体，其中，所述第二主体具有第三末端区域、第四末端区域、以及横向位于所述第一和第二末端区域之间的第二中间区域，其中，所述源极区的至少一段垂直位于所述第一主体的所述第一末端区域和所述第二主体的所述第三末端区域之间。
示例35。根据示例20-34中任一项所述的半导体结构，其中，所述主体是纳米线、纳米带或纳米片。
示例36。根据示例20-35中任一项所述的半导体结构，其中，所述主体是垂直堆叠体的包括两个或更多个纳米片或纳米带的部分。
示例37。根据示例20-36中任一项所述的半导体结构，其中，所述半导体结构是全环绕栅极晶体管器件。
示例38。根据示例20-37中任一项所述的半导体结构，其中，所述半导体结构是叉片式晶体管。
示例39。一种集成电路结构，包括：第一非平面半导体器件，所述第一非平面半导体器件包括第一源极区和第一漏极区、以及在所述第一源极区和所述第一漏极区之间横向延伸的第一主体，所述第一主体包括(i)包括连续段的第一核心结构，所述连续段具有邻接所述第一源极区的第一端以及邻接所述第一漏极区的第二端，以及(ii)环绕所述第一核心结构的中间段的第一外围结构；以及第二非平面半导体器件，所述第二非平面半导体器件包括第二源极区和第二漏极区、以及在所述第二源极区和所述第二漏极区之间横向延伸的第二主体，所述第二主体包括(i)包括连续段的第二核心结构，所述连续段具有邻接所述第二源极区的第一端以及邻接所述第二漏极区的第二端，以及(ii)环绕所述第二核心结构的中间段的第二外围结构，其中，所述第一外围结构在成分上与所述第二外围结构不同。
示例40。根据示例39所述的集成电路结构，其中，所述第一外围结构在成分上与所述第一核心结构不同。
示例41。根据示例39-40中任一项所述的集成电路结构，其中，所述第二外围结构在成分上与所述第二核心结构不同。
示例42。根据示例39-41中任一项所述的集成电路结构，其中，所述第一和第二核心结构包括IV族半导体材料；并且所述第一或第二外围结构的至少一者包括IV族半导体材料。
示例43。根据示例39-42中任一项所述的集成电路结构，其中，所述第一和第二核心结构包括IV族半导体材料；并且所述第一或第二外围结构的至少一者包括III-IV族半导体材料。
示例44。根据示例39-42中任一项所述的集成电路结构，其中，所述第一和第二核心结构包括IV族半导体材料；所述第一或第二外围结构之一包括IV族半导体材料；并且所述第一或第二外围结构的另一个包括III-IV族半导体材料。
示例45。根据示例39-42中任一项所述的集成电路结构，其中，所述第一和第二核心结构包括硅，而没有锗；所述第一外围结构包括硅和锗；并且所述第二外围结构包括硅，而没有锗。
示例46。根据示例39-42中任一项所述的集成电路结构，其中，所述第一和第二核心结构包括硅和锗；所述第一外围结构包括硅和锗，其中，所述第一外围结构中锗的浓度高于所述第一核心结构中锗的浓度；并且所述第二外围结构包括硅，而没有锗。
示例47。根据示例39-42中任一项所述的集成电路结构，其中，所述第一和第二核心结构包括硅和锗；所述第一外围结构包括锗，而没有硅；并且所述第二外围结构包括铟、镓和砷。
示例48。一种形成半导体结构的方法，包括：形成多个主体，每个主体包括(i)第一末端区域，(ii)第二末端区域，(iii)横向位于所述第一和第二末端区域之间的中间区域，(iv)横向位于所述第一末端区域和所述中间区域之间的第一近末端区域，以及(v)横向位于所述第二末端区域和所述中间区域之间的第二近末端区域；在所述多个主体的侧面上形成内部栅极间隔体，使得所述内部栅极间隔体在所述多个主体的每个主体的所述第一末端区域和所述第一近末端区域上方和下方；使所述第一内部栅极间隔体凹陷以解放所述多个主体的每个主体的所述第一末端区域，使得所述凹陷的第一内部栅极间隔体在所述多个主体的每个主体的所述第一近末端区域上方和下方而不在所述多个主体的每个主体的所述第一末端区域上方和下方；以及形成环绕所述多个主体的每个主体的所述第一末端区域的源极区。
示例49。根据示例48所述的方法，其中，所述源极区的至少一段垂直位于所述多个主体的两个主体的第一末端区域之间。
示例50。根据示例48-49中的任一项所述的方法，其中，所述内部栅极间隔体是第一内部栅极间隔体，并且其中，所述方法包括：在所述多个主体的另一侧面上形成第二内部栅极间隔体，使得所述第二内部栅极间隔体在所述多个主体的每个主体的所述第二末端区域和所述第二近末端区域上方和下方；使所述第二内部栅极间隔体凹陷以解放所述多个主体的每个主体的所述第二末端区域，使得所述凹陷的第二内部栅极间隔体在所述多个主体的每个主体的所述第二近末端区域上方和下方而不在所述多个主体的每个主体的所述第二末端区域上方和下方；以及形成环绕所述多个主体的每个主体的所述第二末端区域的漏极区。
示例51。根据示例50所述的方法，其中，所述漏极区的至少一段垂直位于所述多个主体的两个主体的第二末端区域之间。
示例52。根据示例48-51中的任一项所述的方法，其中，所述多个主体的每个主体的所述第一末端区域在所述源极区内延伸。
示例53。一种形成半导体结构的方法，包括：形成主体的核心结构，所述核心结构具有第一末端区域、第二末端区域，横向位于所述第一和第二末端区域之间的中间区域；形成在所述核心结构的所述第一末端区域上方和下方的第一内部栅极间隔体、以及在所述核心结构的所述第二末端区域上方和下方的第二内部栅极间隔体；减薄所述核心结构的所述中间区域，以形成所述核心结构的减薄中间区域；以及形成所述主体的外围结构，所述外围结构至少部分地环绕所述核心结构的所述减薄中间区域。
示例54。根据示例53所述的方法，还包括：形成栅极堆叠体，所述栅极堆叠体包括(i)至少部分地环绕所述外围结构的栅极电介质层，以及(ii)至少部分地环绕所述栅极电介质的栅电极。
示例55。根据示例54所述的方法，其中，所述外围结构将所述栅极电介质与所述核心结构分隔开。
示例56。根据示例53-55中的任一项所述的方法，还包括：形成源极区和漏极区，使得所述主体在所述源极区和所述漏极区之间横向延伸。
出于例示和描述的目的给出了示例性实施例的前述描述。并非旨在为详尽的或将本公开限制于所公开的精确形式。根据本公开，很多修改和变型都是可能的。本公开的范围意在不受该具体实施方式限制，而受所附的权利要求的限制。将来提交的要求享有本申请优先权的申请可以通过不同方式主张所公开的主题权利，并一般可以包括如本文各种公开或以其他方式展示的一个或多个限制的任意集合。

Claims (25)

1.一种半导体结构，包括：
包括半导体材料的主体；
至少部分地环绕所述主体的栅极结构，所述栅极结构包括(i)栅电极、以及(ii)所述主体和所述栅电极之间的栅极电介质；以及
源极区和漏极区，所述主体在所述源极区和所述漏极区之间横向延伸，
其中，所述主体具有第一末端区域、第二末端区域、以及所述第一末端区域和所述第二末端区域之间的中间区域，并且
其中，所述源极区至少部分地环绕所述主体的所述第一末端区域，并且/或者所述漏极区至少部分地环绕所述主体的所述第二末端区域。
2.根据权利要求1所述的半导体结构，其中，所述源极区至少部分地环绕所述主体的所述第一末端区域，并且所述漏极区至少部分地环绕所述主体的所述第二末端区域。
3.根据权利要求1所述的半导体结构，其中，所述主体为第一主体，所述中间区域为第一中间区域，并且其中，所述半导体结构还包括：
第二主体，所述第二主体包括半导体材料并且在所述源极区和所述漏极区之间横向延伸，其中，所述第二主体具有第三末端区域、第四末端区域、以及所述第三末端区域和所述第四末端区域之间的第二中间区域，
其中，所述源极区的至少一段垂直位于所述第一主体的所述第一末端区域和所述第二主体的所述第三末端区域之间。
4.根据权利要求3所述的半导体结构，其中，所述漏极区的至少一段垂直位于所述第一主体的所述第二末端区域和所述第二主体的所述第四末端区域之间。
5.根据权利要求1所述的半导体结构，其中，所述源极区包括在所述源极区的相邻段之间的晶粒边界或接缝，并且/或者所述漏极区包括在所述漏极区的相邻段之间的晶粒边界或接缝。
6.根据权利要求1所述的半导体结构，其中：
所述主体具有横向位于所述第一末端区域和所述中间区域之间的第一近末端区域、以及横向位于所述第二末端区域和所述中间区域之间的第二近末端区域；
所述半导体结构还包括在所述栅电极和所述源极区之间的第一内部栅极间隔体、以及在所述栅电极和所述漏极区之间的第二内部栅极间隔体；并且
所述第一内部栅极间隔体在所述第一近末端区域上方和下方。
7.根据权利要求6所述的半导体结构，其中，所述第二内部栅极间隔体在所述第二近末端区域上方和下方。
8.根据权利要求6所述的半导体结构，还包括：
第一栅极间隔体和第二栅极间隔体，所述栅电极的上段在所述第一栅极间隔体和所述第二栅极间隔体之间，
其中，所述第一栅极间隔体的宽度比所述第一内部栅极间隔体的宽度至少大5％，所述宽度是在平行于所述主体的长度的方向上测量的。
9.根据权利要求8所述的半导体结构，其中，所述第二栅极间隔体的宽度比所述第二内部栅极间隔体的宽度至少大10％。
10.根据权利要求1所述的半导体结构，其中，所述主体为第一主体，并且其中，所述半导体结构还包括：包括所述第一主体的多个主体，所述多个主体中的每个主体包括对应的第一末端区域、对应的第二末端区域、以及横向位于所述对应的第一末端区域和所述对应的第二末端区域之间的对应的中间区域，其中，所述源极区至少部分地环绕所述多个主体中的每个主体的所述第一末端区域。
11.根据权利要求10所述的半导体结构，其中，所述漏极区至少部分地环绕所述多个主体中的每个主体的所述第二末端区域。
12.根据权利要求1至11中的任一项所述的半导体结构，其中：
所述主体包括(i)包括所述第一末端区域、所述第二末端区域、和所述中间区域的一段的核心结构；以及(ii)包括所述中间区域的另一段的外围结构，所述外围结构在成分上与所述核心结构不同。
13.根据权利要求12所述的半导体结构，其中，所述外围结构环绕所述主体的所述中间区域中的所述核心结构。
14.根据权利要求12所述的半导体结构，其中：
所述核心结构包括IV族半导体材料；并且
所述外围结构包括III-V族半导体材料。
15.根据权利要求12所述的半导体结构，其中：
所述核心结构包括IV族半导体材料；并且
所述外围结构包括IV族半导体材料。
16.根据权利要求1至11中的任一项所述的半导体结构，其中，所述主体是垂直堆叠体的包括两个或更多个纳米片或纳米带的部分。
17.一种半导体结构，包括：
包括半导体材料的主体；
至少部分地环绕所述主体的栅极结构，所述栅极结构包括(i)栅电极、以及(ii)在所述主体和所述栅电极之间的栅极电介质；以及
源极区和漏极区，所述主体在所述源极区和所述漏极区之间横向延伸，
其中，所述主体具有第一末端区域、第二末端区域、以及横向位于所述第一末端区域和所述第二末端区域之间的中间区域，
其中，所述主体包括(i)包括所述第一末端区域、所述第二末端区域、和所述中间区域的一段的核心结构；以及(ii)包括所述中间区域的另一段的外围结构，所述外围结构在成分上与所述核心结构不同，并且
其中，所述外围结构环绕所述主体的所述中间区域中的所述核心结构。
18.根据权利要求17所述的半导体结构，其中：
所述核心结构包括连续段，所述连续段具有邻接所述源极区的一端和邻接所述漏极区的另一端；
所述外围结构被界定在所述主体的所述中间区域内并且没有所述主体的所述第一末端区域和所述第二末端区域；并且
所述外围结构在所述栅极电介质和所述核心结构之间，并且分隔所述栅极电介质和所述核心结构。
19.根据权利要求17所述的半导体结构，其中：
所述核心结构具有在所述第一末端区域中的第一垂直高度、以及在所述中间区域中的第二垂直高度，其中，所述第一垂直高度和所述第二垂直高度是在垂直于所述主体的长度的方向上测量的；并且
所述第一垂直高度比所述第二垂直高度至少大5％。
20.根据权利要求17所述的半导体结构，其中：
所述主体的所述中间区域的第一垂直高度在所述主体的所述第一末端区域的第二垂直高度的5％以内，其中，所述第一垂直高度和所述第二垂直高度是在垂直于所述主体的长度的方向上测量的。
21.根据权利要求17至20中的任一项所述的半导体结构，其中：
其中，所述源极区至少部分地环绕所述主体的所述第一末端区域，并且所述漏极区至少部分地环绕所述主体的所述第二末端区域。
22.根据权利要求17至20中的任一项所述的半导体结构，其中，所述主体为第一主体，所述中间区域为第一中间区域，并且其中，所述半导体结构还包括：
第二主体，所述第二主体包括半导体材料并且在所述源极区和所述漏极区之间横向延伸，其中，所述第二主体具有第三末端区域、第四末端区域、以及横向位于所述第一末端区域和所述第二末端区域之间的第二中间区域，
其中，所述源极区的至少一段垂直位于所述第一主体的所述第一末端区域和所述第二主体的所述第三末端区域之间。
23.一种集成电路结构，包括：
第一非平面半导体器件，包括：
第一源极区和第一漏极区，以及
在所述第一源极区和所述第一漏极区之间横向延伸的第一主体，所述第一主体包括(i)包括连续段的第一核心结构，所述连续段具有邻接所述第一源极区的第一端以及邻接所述第一漏极区的第二端，以及(ii)环绕所述第一核心结构的中间段的第一外围结构；以及
第二非平面半导体器件，包括：
第二源极区和第二漏极区，以及
在所述第二源极区和所述第二漏极区之间横向延伸的第二主体，所述第二主体包括(i)包括连续段的第二核心结构，所述连续段具有邻接所述第二源极区的第一端以及邻接所述第二漏极区的第二端，以及(ii)环绕所述第二核心结构的中间段的第二外围结构，
其中，所述第一外围结构在成分上与所述第二外围结构不同。
24.根据权利要求23所述的集成电路结构，其中，所述第一外围结构在成分上与所述第一核心结构不同，并且其中，所述第二外围结构在成分上与所述第二核心结构不同。
25.根据权利要求23或24所述的集成电路结构，其中：
所述第一核心结构和所述第二核心结构包括IV族半导体材料；并且
所述第一外围结构或所述第二外围结构中的至少一者包括III-IV族半导体材料。
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* Cited by examiner, † Cited by third party
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CN104011849B (zh) * 2011-12-23 2016-12-28 英特尔公司 Cmos纳米线结构
US10978591B2 (en) * 2015-12-07 2021-04-13 Institute of Microelectronics, Chinese Academy of Sciences Nanowire semiconductor device having high-quality epitaxial layer and method of manufacturing the same
US10546942B2 (en) * 2017-07-25 2020-01-28 International Business Machines Corporation Nanosheet transistor with optimized junction and cladding defectivity control
US10651291B2 (en) * 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
US11380803B2 (en) * 2017-10-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11139379B2 (en) * 2020-01-16 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
US11658220B2 (en) * 2020-04-24 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Drain side recess for back-side power rail device
US11276643B2 (en) * 2020-07-22 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside spacer and methods of forming the same

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