KR102606923B1 - 표시장치 - Google Patents

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Abstract

표시장치가 제공된다. 표시장치는 발광 소자, 제1 전원전압선에 전기적으로 연결되는 제1 전극, 발광 소자에 전기적으로 연결되는 제2 전극 및 데이터 신호를 수신하는 게이트 전극을 포함하고 데이터 신호에 기초하여 구동 전류를 발광 소자에 전송하는 제1 트랜지스터, 제1 트랜지스터의 게이트 전극 및 제1 전원전압선 사이에 연결되는 커패시터, 및 제1 트랜지스터의 제2 전극 및 제1 트랜지스터의 게이트 전극 사이에 연결되고 강유전체를 포함하는 전계생성소자를 포함한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display, LCD), 유기발광 표시장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기발광소자(light emitting diode)를 이용하여 영상을 표시한다. 유기발광 표시장치는 유기발광소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
표시장치의 트랜지스터는 사용에 의해 그 전기적 특성이 변화하거나 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 트랜지스터의 전기적 특성의 변화를 방지하는 표시장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는 발광 소자, 제1 전원전압선에 전기적으로 연결되는 제1 전극, 상기 발광 소자에 전기적으로 연결되는 제2 전극 및 데이터 신호를 수신하는 게이트 전극을 포함하고, 상기 데이터 신호에 기초하여 구동 전류를 상기 발광 소자에 전송하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 전원전압선 사이에 연결되는 커패시터, 및 상기 제1 트랜지스터의 상기 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 연결되고 강유전체를 포함하는 전계생성소자를 포함할 수 있다.
일 실시예에 의하면, 상기 강유전체는 타이탄산바륨(BaTiO3) 또는 타이타늄산스트론튬(SrTiO3)일 수 있다.
일 실시예에 의하면, 상기 발광 소자가 비발광하는 비발광 구간에서 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 걸리는 비발광 전압은 제1 극성을 가지고, 상기 발광 소자가 발광하는 발광 구간에서 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 걸리는 발광 전압은 상기 제1 극성과 다른 제2 극성을 가질 수 있다.
일 실시예에 의하면, 상기 비발광 구간에서 상기 비발광 전압에 기초하여 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 제1 전계가 형성되고, 상기 강유전체는 상기 제1 전계에 기초하여 제1 분극 방향으로 분극되며, 상기 강유전체의 적어도 일부는 상기 발광 구간에서 상기 제1 분극 방향으로 분극된 상태를 유지하여 잔류 전계를 형성할 수 있다.
일 실시예에 의하면, 상기 강유전체는 상기 제1 전계에 기초하여 포화 분극(saturation polarization)될 수 있다.
일 실시예에 의하면, 상기 발광 구간에서 상기 발광 전압에 기초하여 상기 제1 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 게이트 전극 사이에서 제2 전계가 형성되되, 상기 제2 전계의 적어도 일부는 상기 잔류 전계에 의해 상쇄될 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 제1 주사신호를 전송하는 제1 주사선, 상기 제1 주사신호와는 다른 제2 주사신호를 전송하는 제2 주사선, 데이터 신호를 전송하는 데이터선, 초기화 전압을 전송하는 초기화 전압선, 상기 데이터 신호를 수신하는 제1 전극, 제1 트랜지스터의 제1 전극에 전기적으로 연결되는 제2 전극, 및 상기 제1 주사신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 트랜지스터의 제2 전극에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 게이트 전극에 전기적으로 연결되는 제2 전극 및 상기 주사신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터, 상기 초기화 전압선에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제2 전극 및 상기 제2 주사신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터, 상기 제1 전원전압선에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 제1 전극에 전기적으로 연결되는 제2 전극 및 상기 발광제어신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터, 상기 제1 트랜지스터의 제2 전극에 전기적으로 연결되는 제1 전극, 상기 발광 소자의 애노드 전극에 전기적으로 연결되는 제2 전극 및 상기 발광제어신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터, 및 상기 초기화 전압선에 전기적으로 연결되는 제1 전극, 상기 발광 소자의 애노드 전극에 전기적으로 연결되는 제2 전극 및 상기 제2 주사신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 발광제어신호는 상기 화소가 비발광하는 비발광 구간에서 논리 하이 레벨을 가지고, 상기 비발광 구간은 제1 구간을 포함하며, 상기 제1 주사신호는 상기 제1 구간에서 논리 하이 레벨을 가지고, 상기 제2 주사 신호는 상기 제1 구간에서 논리 로우 레벨을 가지며, 상기 제4 트랜지스터는 상기 제1 구간에서 상기 제2 주사신호에 응답하여 턴온되고, 상기 제1 트랜지스터의 게이트 전극에는 상기 초기화 전압이 인가될 수 있다.
일 실시예에 의하면, 상기 강유전체는 상기 제1 구간에서 상기 초기화 전압에 기초하여 분극될 수 있다.
일 실시예에 의하면, 상기 강유전체는 상기 초기화 전압에 의해 포화 분극될 수 있다.
일 실시예에 의하면, 상기 초기화 전압은 상기 제1 구간에서 가변할 수 있다.
일 실시예에 의하면, 상기 제1 구간에서 상기 제1 트랜지스터의 제2 전극에 상기 초기화 전압의 극성과 다른 극성을 가지는 분극 유도 전압이 인가될 수 있다.
일 실시예에 의하면, 상기 분극 유도 전압과 상기 초기화 전압간의 전압차는 상기 화소가 발광하는 발광 구간에서 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 걸리는 전압보다 크거나 같을 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터의 상기 제1 전극 및 상기 게이트 전극 사이에 연결되는 제2 전계생성소자를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 전계생성소자는 상기 제1 전계생성소자와 일체로 구성될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시장치는, 기판, 상기 기판 상에 배치되고, 제1 영역, 상기 제1 영역의 일측에 위치하고 트랜지스터의 제1 전극이 형성되는 제2 영역, 및 상기 제1 영역의 타측에 위치하며 상기 트랜지스터의 제2 전극이 형성되는 제3 영역을 포함하는 반도체층, 상기 반도체층 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 배치되고, 상기 제1 영역과 중첩하는 게이트 전극을 포함하는 제1 도전층, 및 상기 제1 절연층 상에 배치되고, 상기 반도체층의 제2 영역의 적어도 일부와 중첩하는 강유전층을 포함할 수 있다.
일 실시예에 의하면, 상기 강유전층은 상기 게이트 전극과 직접적으로 접하고, 상기 게이트 전극과 부분적으로 중첩할 수 있다.
일 실시예에 의하면, 상기 강유전층은 상기 제1 영역의 적어도 일부와 중첩할 수 있다.
일 실시예에 의하면, 상기 강유전층은 상기 게이트 전극과 직접적으로 접하고, 상기 게이트 전극과 중첩하지 않을 수 있다. 여기서, 상기 강유전층은 상기 제1 영역의 적어도 일부와 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시장치에 의하면, 트랜지스터에 가해지는 전압에 기인한 트랜지스터의 전기적 특성의 변화를 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예들에 따른 표시장치의 블록도이다.
도 2는 도 1의 표시장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 2의 화소에 제공되는 신호의 일 예를 나타내는 파형도이다.
도 4는 도 2의 화소에서 측정된 신호의 일 예를 나타내는 파형도이다.
도 5는 도 2의 화소의 비교예를 나타내는 단면도이다.
도 6은 도 5의 Q 영역을 확대한 도면이다.
도 7은 도 2의 화소의 전기적 특성을 나타내는 도면이다.
도 8은 도 1의 표시장치에서 표시되는 영상의 일 예를 나타내는 도면이다.
도 9는 도 2의 화소의 전기적 특성의 변화를 나타내는 도면이다.
도 10 및 도 11은 도 2의 화소의 일 예를 나타내는 단면도들이다.
도 12는 도 10의 화소에 포함된 강유전층의 특성을 나타내는 도면이다.
도 13 및 도 14는 도 10의 화소에서 측정된 신호의 일 예를 나타내는 도면이다.
도 15 및 도 16은 도 2의 화소의 다양한 실시예를 나타내는 단면도들이다.
도 17 및 도 18은 도 1의 표시 장치의 일 예를 나타내는 레이아웃도들이다.
도 19는 도 17의 A-A'선을 따른 자른 단면도이다.
도 20은 도 1의 표시 장치의 다른 예를 나타내는 레이아웃도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시장치로서 유기발광 표시장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시장치의 블록도이다.
도 1을 참조하면, 표시 장치(1)는 화소(PX)(또는, 기준 화소, 단위 화소)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40) 및 제어부(50)를 포함할 수 있다.
표시 장치(1)(또는, 표시부(10))는 주사선들(SL11~SL1n, SL21~SL2n)(단, n은 2 이상의 정수), 데이터선들(DL1~DLm)(단, m은 2 이상의 정수), 및 발광 제어선들(EL1~ELn)을 포함하고, 화소(PX)는 주사선들(SL11~SL1n, SL21~SL2n), 데이터선들(DL1~DLm), 및 발광 제어선들(EL1~ELn)의 교차 영역에 배치될 수 있다. 여기서, 화소(PX)는 영상 또는 색상을 표시하는 최소 단위의 표시 유닛일 수 있다. 화소(PX)에 대해서는 도 2를 참조하여 후술하기로 한다.
주사선들(SL11~SL1n, SL21~SL2n)은 대체적으로 행 방향으로 연장할 수 있다. 발광 제어선들(EL1~ELn)은 대체적으로 행 방향으로 연장할 수 있다. 데이터선들(DL1~DLm)은 대체적으로 열 방향으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다.
또한, 표시 장치(100)는 초기화 전압 배선(또는, 초기화 전압 공급선), 제1 전원전압 배선(또는, 제1 전원전압 공급선) 및 제2 전원전압 배선(또는, 제2 전원전압 공급선)을 포함할 수 있다.
초기화 전압 배선은 화소(PX)에 초기화 전압(VINIT)을 공급하는 배선으로, 행별로 분지되어 행 방향으로 연장할 수 있다. 제1 전원전압 배선은 화소(PX)에 제1 전원전압(ELVDD)을 공급하는 배선으로, 열별로 분지되어 열 방향으로 연장될 수 있다. 제2 전원전압 배선은 제1 전원전압과 다른 제2 전원전압(ELVSS) 화소(PX)에 공급하는 배선으로, 메쉬 형태로 배열될 수 있다. 그러나, 이에 제한되는 것은 아니고, 초기화 전압 배선의 연장 방향과 제1 전원전압의 배선의 연장 방향은 다양하게 변형 가능하다.
화소(PX)는 2개의 주사선들, 1개의 데이터선, 1개의 발광 제어선, 1개의 초기화 전압 배선 및 1개의 제1 전원전압 배선과 연결될 수 있다. 예를 들어, 제1 행(또는, 제1 화소행) 및 제1 열(또는, 제1 화소열)에 위치하는 화소(PX)(이하, 제11 화소)는 제11 및 제21 주사선들(SL11, SL21), 제1 데이터선(DL1), 제1 발광 제어선(EL1), 1개의 초기화 전압 배선 및 1개의 제1 전원전압 배선과 연결될 수 있다.
주사 구동부(20)는 제1 및 제2 주사 신호들을 생성하고, 주사선들(SL11~SL1n, SL21~SL2n)을 통해 화소(PX)에 제1 및 제2 주사 신호들을 제공할 수 있다. 제1 및 제2 주사 신호들에 대해서는 도 2 및 도 3을 참조하여 후술하기로 한다.
데이터 구동부(30)는 데이터선들(DL1 내지 DLm)을 통해 화소(PX)에 데이터 신호를 제공할 수 있다. 예를 들어, 제1 행 및 제1 열의 화소(PX)(즉, 제11 화소)에 제1 주사선(SL11)을 통해 제1 주사 신호가 제공되는 경우, 데이터 신호가 제11 화소에 제공될 수 있다.
발광 제어 구동부(40)는 발광 제어 신호를 생성하고, 발광 제어선들(EL1 내지 ELn)을 통해 화소(PX)에 발광 제어 신호를 제공할 수 있다. 발광 제어 구동부(40)(또는, 표시 장치(1))는 발광 제어 신호에 기초하여 화소(PX)의 발광 시간을 조절할 수 있다. 한편, 발광 제어 구동부(40)는 주사 구동부(20)에 독립하여 별도로 구현되는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 발광 제어 구동부(40)는 주사 구동부(20)에 포함되어 일체로 구현될 수 있다. 다른 예로, 화소(PX)의 회로 구성에 따라, 발광 제어 구동부(40)는 생략될 수 있다.
제어부(50)는 외부(또는, 외부 장치, 예를 들어, application processor)에서 전달되는 영상 신호들(R, G, B)을 영상 데이터 신호들(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달할 수 있다. 또한, 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 수신하고, 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40)의 동작(또는, 구동)을 제어하는 제어 신호를 생성하고, 제어 신호를 주사 구동부(20), 데이터 구동부(30) 및 발광 제어 구동부(40) 각각에 제공할 수 있다. 여기서, 제어 신호는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 포함할 수 있다.
한편, 표시 장치(1)는 전원 공급부(미도시)를 더 포함하고, 전원 공급부는 제1 전원전압(ELVDD), 제2 전원전압(ELVSS) 및 초기화 전압(VINIT)을 생성하고, 제1 전원전압 배선, 제2 전원전압 배선 및 초기화 전압 배선을 통해 화소(PX)에 제1 전원전압(ELVDD), 제2 전원전압(ELVSS) 및 초기화 전압(VINIT)을 각각 제공할 수 있다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 소정의 로우 레벨 전압이며, 제2 전원전압(ELVSS)의 전압 레벨은 제1 전원전압(ELVDD)의 전압 레벨 보다 낮을 수 있다. 한편, 전원 공급부는 외부 전압원으로 구현될 수 있다.
화소(PX)는 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 유기발광소자로 공급되는 구동 전류에 기초하여 소정 휘도을 가지고 발광할 수 있다.
도 2는 도 1의 표시장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 화소(PX)는 발광 소자(EL)(또는, 유기발광 다이오드(organic light emitting diode)), 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 화소(PX)에는 데이터 신호(DATA), 제1 주사 신호(GW) 및 제2 주사 신호(GI)가 제공될 수 있다. 여기서, 제2 주사 신호(GI)는 이전 시점 또는 이전 행의 제1 주사 신호(GW)와 같을 수 있고, 예를 들어, n 번째 행의 화소(PX)에 제공되는 제2 주사 신호(GI[n])는 n-1 번째 행의 화소(PX)에 제공되는 제1 주사 신호(GW[n-1])와 같을 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 제1 전극 및 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 박막 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각은 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다. 이하에서는, 제1 내지 제7 트랜지스터들(T1 내지 T7)은 PMOS 트랜지스터인 것으로 예시하여 설명한다.
발광 소자(EL)는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 발광 소자(EL)의 애노드 전극은 제4 노드(N4)에 연결되고, 캐소드 전극은 제2 전원전압 배선(즉, 제2 전원전압(ELVSS)를 전송하는 배선)에 연결될 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극(N2) 및 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압(또는, 후술하는 커패시터(Cst)에 저장된 데이터 전압)에 기초하여 구동 전류(Id)를 발광 소자(EL)에 제공할 수 있다.
실시예들에서, 제1 트랜지스터(T1)(또는, 화소(PX), 표시 패널(10), 표시 장치(1))는 전계생성소자(Cfe)를 포함하고, 전계생성소자(Cfe)는 제1 트랜지스터(T1)의 게이트 전극 및 제2 전극 사이에 배치(또는, 개재)되거나 연결(또는, 직접적으로 연결)될 수 있다.
전계생성소자(Cfe)는 강유전체(ferroelectrics)를 포함할 수 있다. 제1 트랜지스터(T1)의 제2 전극 및 게이트 전극 사이에 걸리는 전압(예를 들어, 제1 시점에서의 드레인-게이트 전압)에 의해 제2 전극 및 게이트 전극 사이에 제1 전계(electric field)가 형성되고, 전계생성소자(Cfe)(또는, 강유전체)는 제1 전계에 의해 제1 방향 또는 제1 극성을 가지도록 분극될 수 있다. 이후, 제1 전계가 소멸하더라도 전계생성소자(Cfe)(또는, 강유전체)는 분극된 상태를 유지하거나 잔류 분극을 가지며, 분극된 상태에 따라 제1 방향으로 잔류 전계(또는, 보조 전계)가 형성되거나 발생될 수 있다. 전계생성소자(Cfe)는 잔류 전계를 이용하여 제1 트랜지스터(T1)의 게이트 전극 및 제2 전극 사이에서 제2 방향(즉, 제1 방향에 반대인 제2 방향)으로 형성되거나 제2 극성(즉, 제1 극성과 반대인 제2 극성)을 가지는 제2 전계의 적어도 일부를 상쇄시킬 수 있다. 따라서, 제2 전계에 기인한 제1 트랜지스터(T1)의 열화 또는 전기적 특성의 변화가 방지되거나 완화될 수 있다.
전계생성소자(Cfe)의 구체적인 구성 및 기능에 대해서는 도 5 내지 도 11을 참조하여 후술하기로 한다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 데이터선에 연결되는(또는, 데이터(DATA)를 수신하는) 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제1 주사선(예를 들어, 도 1에 도시된 제1 주사선(SL1))에 연결되거나 제1 주사 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 주사 신호(GW)에 응답하여 턴온되고, 데이터 신호(DATA)를 제1 노드(N1)에 전달할 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 주사선에 연결되거나 제1 주사 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제1 주사 신호(GW)에 응답하여 턴온되고, 데이터 신호(DATA)를 제3 노드(N3)로 전달할 수 있다.
커패시터(Cst)는 제3 노드(N3)와 제1 전원전압(ELVDD) 사이에 연결되거나 형성될 수 있다. 커패시터(Cst)는 제공되는 데이터 신호(DATA)를 저장하거나 유지시킬 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결되는 제1 전극, 초기화 전압 배선에 연결되거나 초기화 전압(VINIT)을 수신하는 제2 전극, 및 제2 주사선(예를 들어, 도 1에 도시된 제2 주사선(SL21))에 연결되거나 제2 주사 신호(GI)를 수신하는 게이트 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 커패시터(Cst)에 데이터 신호(DATA)가 저장되기 전에, 또는 발광 소자(EL)가 발광한 이후에, 제2 주사 신호(GI)에 응답하여 턴온되고, 제3 노드(N3)(또는, 커패시터(Cst))를 초기화 전압(VINIT)을 이용하여 초기화할 수 있다.
일 실시예에서, 제3 및 제4 트랜지스터들(T3, T4)는 듀얼 트랜지스터(즉, 2개의 트랜지스터들이 결합된 형태의 트랜지스터)로 구현될 수 있다. 이 경우, 제3 및 제4 트랜지스터들(T3, T4)의 누설 전류 및 이에 기인한 표시 품질의 저하가 방지 또는 완화될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)(또는, 제1 및 제2 발광 제어 트랜지스터들)는 제1 전원전압 배선 및 발광 소자(EL) 사이에 연결되고, 제1 트랜지스터(T1)에 의해 생성되는 구동 전류(Id)가 이동하는 전류 이동 경로를 형성할 수 있다.
제5 트랜지스터(T5)는 제1 전원전압 배선에 연결되어 제1 전원전압(ELVDD)를 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
유사하게, 제6 트랜지스터(T6)는 제2 노드(N2)에 연결되는 제1 전극, 제4 노드(N4)(또는, 발광 소자(EL)의 애노드 전극)에 연결되는 제2 전극, 및 발광 제어 신호선(예를 들어, 도 1에 도시된 제1 발광 제어 신호선(EL1))에 연결되거나 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호(EM)에 응답하여 턴온되고, 이 경우, 구동 전류(Id)가 발광 소자(EL)에 제공되며, 발광 소자(EL)는 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
제7 트랜지스터(T7)는 제4 노드(N4)에 연결되는 제1 전극, 초기화 전압 배선(또는, 초기화 전압(VINIT))에 연결되는 제2 전극, 및 제2 주사 신호선(예를 들어, 도 1에 도시된 제2 주사 신호선(SL21))에 연결되거나 제2 주사 신호(GI)를 수신하는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는, 발광 소자(EL)가 발광하기 전에 또는 이후에, 제2 주사 신호(GI)에 응답하여 턴온되고, 초기화 전압(VINIT)을 이용하여 발광 소자(EL)의 애노드 전극을 초기화시킬 수 있다. 발광 소자(EL)는 애노드 전극과 캐소드 전극(또는, 제2 전원전압(ELVSS)) 사이에 형성되는 기생 커패시터를 가질 수 있으며, 발광 소자(EL)가 발광하는 동안 기생 커패시터가 충전되어 발광 소자(EL)의 애노드 전극이 특정 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)를 통해 발광 소자(EL)를 초기화시킬 수 있다.
도 3은 도 2의 화소에 제공되는 신호의 일 예를 나타내는 파형도이다. 도 4는 도 2의 화소에서 측정된 신호의 일 예를 나타내는 파형도이다.
도 2 내지 도 4를 참조하면, 하나의 프레임(F1)은 제1 내지 제3 구간들(SF1, SF2, SF3)을 포함할 수 있다. 프레임(F1)은 표시 장치(1)가 하나의 영상을 표시하는 최소 시간 단위일 수 있다. 제1 및 제2 구간들(SF1, SF2)은 화소(PX)가 발광하지 않는 비발광구간이고, 제3 구간(SF3)은 화소(PX)가 발광하는 발광구간일 수 있다.
제1 구간(SF1)에서, 제2 주사 신호(GI)(또는, 제2 이전 주사 신호(GW_N[n-1]))는 제1 시점(P1) 내지 제2 시점(P2) 사이에서 논리 로우 레벨(또는, 턴온 전압 레벨, 턴온 전압)을 가질 수 있다. 이 경우, 제4 트랜지스터(T4) 및 제7 트랜지스터(T5)는 논리 로우 레벨의 제2 주사 신호(GI)에 응답하여 턴온되고, 제3 노드(N3) 및 제4 노드(N4)는 초기화 전압(VINIT)에 기초하여 초기화될 수 있다. 즉, 제1 구간(SF1)은 초기화 구간일 수 있다.
제1 주사 신호(GW) 및 발광 제어 신호(EM)는 논리 하이 레벨(또는, 턴오프 전압 레벨, 턴오프 전압)을 가질 수 있다. 따라서, 제1, 제2, 제3, 제5 및 제6 트랜지스터들(T1, T2, T3, T5, T6)은 턴오프되고, 턴오프 상태를 유지할 수 있다.
도 4에 도시된 바와 같이, 제3 노드(N3)(또는, 제1 트랜지스터(T1)의 게이트 전극)의 제3 노드 전압(V_N3)은 초기화 전압(VINIT)에 의해 초기화 됨에 따라, 제1 시점(P1) 내지 제2 시점(P2)에서 제3 전압 레벨(V3)을 가질 수 있다. 제3 전압 레벨(V3)은 초기화 전압(VIINIT)의 전압 레벨과 같고, 예를 들어, 제3 전압 레벨(V3)은 약 -5V일 수 있다.
한편, 제2 노드(N2)(또는, 제1 트랜지스터(1)의 제2 전극)는 제3 노드(N3)의 제3 전압 레벨(V3)보다 높은 기준 전압 레벨(V0)(예를 들어, 0V)를 가질 수 있다.
제2 구간(SF2)에서, 제2 주사 신호(GI) 및 발광 제어 신호(EM)는 논리 하이 레벨을 가질 수 있다. 따라서, 제4 내지 제7 트랜지스터들(T4, T5, T6, T7)은 턴오프되거나, 턴오프 상태를 유지할 수 있다.
제1 주사 신호(GW)는 제3 시점(P3) 내지 제4 시점(P4)에서 논리 로우 레벨을 가질 수 있다. 이 경우, 제2 및 제3 트랜지스터들(T2, T3)는 턴온되고, 데이터 신호(DATA)는 제1 노드(N1) 및 제2 노드(N2)를 거쳐 제3 노드(N3)에 전송될 수 있다. 제1 트랜지스터(T1)는 초기화 전압(VINIT) 및 데이터 신호(DATA)(즉, 제3 트랜지스터(T3)를 통해 전송되는 데이터 신호(DATA))에 응답하여 턴온되어, 데이터 신호(DATA)를 제1 노드(N1)에서 제2 노드(N2)로 전송할 수 있다.
데이터 신호(DATA)는 다양한 계조들에 대응하여 저계조 데이터 신호(BLACK) 내지 고계조 데이터 신호(WHITE)를 가질 수 있다. 제1 주사 신호(GW)가 논리 로우 레벨을 가지는 시간(예를 들어, 제3 시점(P3) 내지 제4 시점(P4))(또는, 시점)에서 데이터 신호(DATA)가 화소(PX)에 제공될 수 있다.
도 4에 도시된 바와 같이, 제3 시점(P3)에서 제2 노드(N2)의 제2 노드 전압(V_N2) 및 제3 노드(N3)의 제3 노드 전압(V_N3)은 데이터 신호(DATA)에 대응하여 제1 전압 레벨(V1)을 가질 수 있다. 제4 시점(P4)에, 제3 트랜지스터(T3)가 턴오프됨에 따라, 제2 노드 전압(V_N2)는 기준 전압 레벨(V0)로 다시 상승할 수 있다. 제3 노드 전압(V_N3)은 커패시터(Cst)에 의해 데이터 신호(DATA)에 대응하는 전압을 유지할 수 있다.
제3 구간(SF3)에서, 제2 주사 신호(GI) 및 제1 주사 신호(GW)는 논리 하이 레벨을 가질 수 있다. 이 경우, 제2, 제3, 제4, 제7 트랜지스터들(T2, T3, T4, T7)은 턴오프되거나, 턴오프 상태를 유지할 수 있다.
발광 제어 신호(EM)는 논리 하이 레벨을 가질 수 있다. 따라서, 제5 및 제6 트랜지스터들(T5, T6)은 턴온될 수 있다. 제1 트랜지스터(T1)는 데이터 신호(DATA)에 대응하는 구동 전류(Id)를 발광 소자(EL)에 전송할 수 있다. 따라서, 발광 소자(EL)는 데이터 신호(DATA)(또는, 구동 전류(Id))에 대응하는 휘도를 가지고 발광할 수 있다.
도 4에 도시된 바와 같이, 제3 노드(N3)이 제3 노드 전압(V_N3)은 데이터 신호(DATA)에 대응하는 제5 전압 레벨(V5)을 가질 수 있다. 예를 들어, 데이터 신호(DATA)가 계조들 중에서 상대적으로 낮은 저계조에 대응하는 경우, 제5 전압 레벨(V5)은 약 1V일 수 있다.
제2 노드(N2)의 제2 노드 전압(V_N2)은 제2 전압 레벨(V2)을 가지며, 제2 전압 레벨(V2)은 제6 트랜지스터(T6)가 턴온됨에 따라 제2 전원전압(ELVSS)과 유사할 수 있다. 예를 들어, 제2 전압 레벨(V2)은 약 10V일 수 있다.
제3 구간(SF3)(또는, 발광 구간)에서, 제2 노드(N2) 및 제3 노드(N3)간에 걸리는 전압(Vdg)(또는, 전압차, 예를 들어, 제1 트랜지스터(T1)의 드레인-게이트 전압)(이하, "스트레스 전압"이라 함)은, 데이터 신호(DATA)가 저계조일수록 클 수 있다. 화소(PX)가 저계조에 대응하여 상대적으로 낮은 휘도록 발광함에 불구하고, 화소(PX)의 제1 트랜지스터(T1)는 제3 구간(SF3)에서의 스트레스 전압(Vdg)에 의해 열화시키거나 그 전기적 특성이 변화될 수 있다.
이하에서는, 스트레스 전압(Vdg)에 의한 제1 트랜지스터(T1)의 전기적 특성 변화, 표시 품질을 설명하고, 이후 전계생성소자(Cfe)를 이용하여 제1 트랜지스터(T1)의 전기적 특성을 유지시키는 구성을 설명하기로 한다.
도 5는 도 2의 화소의 비교예를 나타내는 단면도이다. 도 6은 도 5의 Q 영역을 확대한 도면이다. 도 7은 도 2의 화소의 전기적 특성을 나타내는 도면이다. 도 8은 도 1의 표시장치에서 표시되는 영상의 일 예를 나타내는 도면이다.
먼저, 도 2 내지 도 5를 참조하면, 표시 장치(1)는 기판(110r), 반도체층(130r), 제1 절연층(141r), 제1 도전층(150r), 제2 절연층(142r) 및 제2 도전층(170r)을 포함하고, 도 2를 참조하여 설명한 제1 트랜지스터(T1)는 기판(110r), 반도체층(130r), 제1 절연층(141r), 제1 도전층(150r), 제2 절연층(142r) 및 제2 도전층(170r)에 걸쳐 형성될 수 있다. 한편, 제1 트랜지스터(T1)는 탑게이트 방식을 가지는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.
기판(110r)은 그 위에 배치되는 층들을 지지한다. 표시장치(1)가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 표시장치(1)가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(110r)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(110r)은 금속 재질의 물질을 포함할 수도 있다.
반도체층(130r)은 제1 트랜지스터(T1)의 채널(131r)을 이루는 액티브층이다.
반도체층(130r)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 다른 예로, 반도체층(130r)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
반도체층(130r)에서 제1 트랜지스터들(T1)의 소소/드레인 전극과 연결되는 부위(즉, 소스/드레인 영역(136r, 137r))에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
제1 절연층(141r)은 반도체층(130r) 상에 배치되고, 대체로 기판(110r)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(141r)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(141r)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(141r)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(141r)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 도전층(150r)은 제1 절연층(141r) 상에 배치된다. 제1 도전층(150r)은 제1 트랜지스터(T1)의 게이트 전극을 포함할 수 있다.
제1 도전층(150r)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(150r)은 단일막 또는 다층막일 수 있다.
제2 절연층(142r)은 제1 도전층(150r) 상에 배치되고, 대체로 기판(110r)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(142r)은 제1 도전층(150r)과 제2 도전층(170r)을 절연시키는 역할을 하며, 층간 절연막일 수 있다.
제2 절연층(142r)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(142r)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제2 도전층(170r)은 제2 절연층(142r) 상에 배치된다. 제2 도전층(170r)은 제1 트랜지스터(T1)의 소스 전극(171r) 및 드레인 전극(172r)을 포함할 수 있다. 소스 전극(171r)은 제1 및 제2 절연층들(141r, 142r)을 관통하여 반도체층(130r)의 소스 영역(136r)을 노출시키는 관통홀을 통해 소스 영역(136r)에 전기적으로 연결될 수 있다. 유사하게, 드레인 전극(172r)은 제1 및 제2 절연층들(141r, 142r)을 관통하여 반도체층(130r)의 드레인 영역(137r)을 노출시키는 관통홀을 통해 드레인 영역(137r)에 전기적으로 연결될 수 있다.
제2 도전층(170r)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
도 4를 참조하여 설명한 바와 같이, 제3 구간(SF3)(또는, 발광 구간)에서, 제1 트랜지스터(T1)의 게이트 전극은 제5 전압 레벨(V5)을 가지고, 제1 트랜지스터(T1)의 드레인 전극(또는, 제2 전극)은 제2 전압 레벨(V2)을 가질 수 있다. 저계조(예를 들어, black에 대응하는 계조)의 데이터 신호(DATA)가 화소(PX)에 제공되는 경우, 예를 들어, 제1 트랜지스터(T1)의 게이트 전압은 -1V이고, 드레인 전압은 -10V이며, 스트레스 전압(Vdg)(또는, 드레인-게이트 전압)은 -9V일 수 있다.
이 경우, 도 6에 도시된 바와 같이, 스트레스 전압(Vdg)에 의해 등전압선들(VL2 내지 VL9)이 제1 트랜지스터(T1)의 드레인 영역에 국부적으로 집중하여 배치되고, 이에 따라 제1 트랜지스터(T1)의 드레인 영역에 고전계(high electric field)(EF1)가 형성 또는 생성될 수 있다.
또한, 스트레스 전압(Vdg)에 의해 전자 유도 침식(hot electron induced punchthrough)이 발생하고, 제1 트랜지스터(T1)가 열화 될 수 있다. 여기서, 전자 유도 침식은 스트레스 전압(Vdg)에 의해 전자의 활동(또는, 충돌)이 증가하며, 이에 따라 공간 전하 영역이 넓어지는 현상일 수 있다.
도 7을 참조하면, 제1 그래프(GRAPH1)는 기준 트랜지스터의 전압-전류 특성을 나타내고, 제2 그래프(GRAPH2)는 도 5에 도시된 열화 트랜지스터의 전압-전류 특성을 나타낸다. 여기서, 기준 트랜지스터는 상대적으로 큰 스트레스 전압(Vdg)을 받지 않거나 상대적으로 작은 스트레스 전압을 받은 트랜지스터이고, 열화 트랜지스터는 상대적으로 큰 스트레스 전압(Vdg)을 장시간동안 받은 트랜지스터일 수 있다.
도 7에 도시된 바와 같이, 제2 그래프(GRAPH2)는 고계조 영역에서 제1 그래프(GRAPH1)와 유사하게 나타나나, 제2 그래프(GRAPH2)는 저계조 영역에서 제1 그래프(GRAPH1)에 비해 상대적으로 높게 나타날 수 있다. 예를 들어, 고계조에 대응하는 - 5V 내지 -7V의 게이트 전압(Vg)에 대해, 기준 트랜지스터 및 열화 트랜지스터는 상호 유사한 10nA 내지 10uA의 구동 전류(Id)를 전송할 수 있다. 다른 예로, 저계조에 대응하는 약 -2V의 게이트 전압(Vg)에 대해, 기준 트랜지스터는 약 0.1nA의 구동 전류(Id)를 전송하나, 열화 트랜지스터는 약 0.3nA의 구동 전류(Id)를 전송할 수 있다. 즉, 같은 저계조의 데이터 전압에 응답하여, 열화 트랜지스터가 기준 트랜지스터에 비해 상대적으로 높은 휘도를 가지고 발광할 수 있다.
도 8에는 화소(PX)에 포함된 제1 트랜지스터(T1)의 열화 및/또는 전기전 특성 변화에 기인하여 표시 영상에 나타나는 헤일로(halo) 현상이 도시되어 있다.
헤일로 현상은 고휘도 패턴(p) 및 고휘도 패턴(p)을 둘러싸도록 배치되며 블랙(black) 계조를 갖는 주변 영역(pa)을 장시간 구동하는 경우, 주변 영역(pa) 중 고휘도 패턴(p)에 상대적으로 더 인접한 제2 영역(pa2)의 휘도가 고휘도 패턴(p)에 상대적으로 더 이격된 제1 영역(pa1)의 휘도보다 높은 현상으로 정의된다.
주변 영역(pa)이 블랙 영상을 표시하기 위해, 주변 영역(pa)에 배치된 화소(PX)(또는, 화소 회로)의 제1 트랜지스터(T1)에 블랙 바이어스가 인가된다. 여기서, 블랙 바이어스는 블랙 계조를 구현하기 위해 요구되는 조건들로 정의되고, 예를 들어, 제1 트랜지스터(T1)의 게이트 전극 또는 드레인 전극에 제공되는 신호의 전압 레벨, 제1 전원전압(ELVSS1)의 전압 레벨, 제2 전원전압(ELVSS2)의 전압 레벨 등을 포함할 수 있다.
제1 트랜지스터(T1)에 블랙 바이어스가 인가되면, 스트레스 전압(Vdg)(또는, 블랙 바이어스 스트레스(black bias stress))로 인해, 제1 트랜지스터(T1)의 열화 정도가 커지게 된다. 여기서, 제1 트랜지스터(T1)의 열화는 도 9에 도시된 제1 트랜지스터(T1)의 구동 범위(DR)의 증가로도 표현될 수 있다.
동일한 온도 조건이라면, 블랙 바이어스, 예를 들어, 제1 트랜지스터(T1)의 드레인 전극에 인가되는 드레인 전압(Vd)(또는, 스트레스 전압(Vdg))의 전압 레벨이 높은 경우가 전압(Vd) 레벨이 상대적으로 낮은 경우에 비해, 제1 트랜지스터(T1)의 구동 범위가 클 수 있다.
동일한 블랙 바이어스 조건이라면, 온도가 높을수록, 제1 트랜지스터(T1)의 구동 범위(DR)가 넓으며 구동 범위(DR)의 최소값의 크기도 크다. 예를 들어, 상대적으로 온도가 높은 영역(b)의 경우가 상대적으로 온도가 낮은 영역(a)에 비해, 제1 트랜지스터(T1)의 구동 범위(DR)가 넓으며 구동 범위(DR)의 최소값의 크기가 클 수 있다.
고휘도 패턴(p) 범위 내에 배치되는 화소의 경우, 고휘도 패턴(p) 구현으로 인한 자가 발열(self heating) 효과에 의해, 고휘도 패턴(p) 범위 내에 배치되는 화소의 제1 트랜지스터(T1)의 온도가 상승하게 되고, 온도 상승은 고휘도 패턴(p)과 인접한 제2 영역(pa2)에 배치되는 화소부의 제1 트랜지스터(T1)에도 영향을 미칠 수 있기 때문이다. 또한, 블랙 바이어스에 의해 상대적으로 제1 트랜지스터(T1)에 상대적으로 큰 전계가 형성되는 경우, 전자 유도 침식에 의해 온도가 상승할 수도 있기 때문이다.
따라서, 본 발명의 실시예들에 따른 표시 장치(1)는 제1 트랜지스터(T1)의 게이트 전극(또는, 게이트 전극에 연결되는 배선) 및 드레인 전극(또는, 드레인 전극에 연결되는 배선) 사이에 배치되는 전계생성소자를 포함하고, 전계생성소자는 게이트/드레인 전극들 사이에 걸리는 스트레스 전압(Vdg)(또는, 블랙 바이어스 스트레스)에 의해 형성되는 전계를 감소 또는 상쇄시킬 수 있다. 따라서, 블랙 바이어스에 기인한 제1 트랜지스터(T1)의 열화 및 전기적 특성의 변화가 방지 또는 완화될 수 있다.
도 10 및 도 11은 도 2의 화소의 일 예를 나타내는 단면도들이다. 도 12는 도 10의 화소에 포함된 강유전층의 특성을 나타내는 도면이다.
도 2 내지 도 5 및 도 10 및 도 11을 참조하면, 표시 장치(1)는 강유전층(165)을 더 포함할 수 있다. 표시 장치(1)에 포함된 기판(110r), 반도체층(130r), 제1 절연층(141r), 제1 도전층(150r), 제2 절연층(142r) 및 제2 도전층(170r)은, 도 5를 참조하여 설명한 기판(110r), 반도체층(130r), 제1 절연층(141r), 제1 도전층(150r), 제2 절연층(142r) 및 제2 도전층(170r)과 실질적으로 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
강유전층(165)은 제1 절연층(141r)과 제2 절연층(142r) 사이에 배치될 수 있다. 또한, 강유전층(165)은 게이트 전극과 드레인 전극(172r) 사이에 배치되고, 게이트 전극의 적어도 일부와 중첩할 수 있다. 강유전층(165)은 게이트 전극 및 드레인 전극(172r)과 각각 직접적으로 접할 수 있다.
강유전층(165)은 강유전체를 포함하거나, 강유전체로 구성될 수 있다. 여기서, 강유전체는 외부 전기장이 없어도 스스로 분극(또는, 자발 분극(spontaneous polarization))을 가지는 재료이며, 외부 전기장에 의하여 분극의 방향이 바뀔 수(switching) 있는 물질일 수 있다. 예를 들어, 강유전체는, 타이탄산바륨(BaTiO3), 타이타늄산스트론튬(SrTiO3) 등일 수 있다. 또한, 강유전체는 비정질 강유전체(amorphous ferroelectric)일 수 있으며, 이 경우, 강유전층(165)은 일반적인 마스크 공정을 통해 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 강유전체는 정질(또는, 결정질) 강유전체일 수 있다.
도 10에 도시된 바와 같이, 도 3 및 도 4를 참조하여 설명한 제2 구간(SF2)(또는, 제1 구간(SF1))에서, 예를 들어, 제1 트랜지스터(T1)의 게이트 전압(Vg)은 -4V이고, 드레인 전압(Vd)은 0V일 수 있다. 이 경우, 스트레스 전압(Vdg)는 4V이고, 게이트 전극과 드레인 전극 사이에 제2 전계(EF2)가 형성될 수 있다.
강유전층(165)은 제2 전계(EF1)에 의해 분극되고, 분극 상태에 따라 게이트 전극과 드레인 전극 사이에 잔류 전계(EFC)를 생성할 수 있다.
도 11에 도시된 바와 같이, 도 3 및 도 4를 참조하여 설명한 제3 구간(SF3)에서, 제1 트랜지스터(T1)의 게이트 전압(Vg)(즉, 블랙 계조에 대응하는 게이트 전압)은 -1V이고, 드레인 전압(Vd)은 -10V일 수 있다. 이 경우, 스트레스 전압(Vdg)는 -10V이고, 게이트 전극과 드레인 전극 사이에 제1 전계(EF1)가 형성될 수 있다. 제1 전계(EF1)는 제2 전계(EF1)와는 달리, 게이트 전극으로부터 드레인 전극을 향해 형성될 수 있다.
한편, 강유전층(165)의 분극 상태는 적어도 부분적으로 유지되며, 이에 따라 잔류 전계(EFC)가 유지될 수 있다. 따라서, 게이트 전극과 드레인 전극 사이에 형성되는 제1 전계(EF1)(즉, 제1 트랜지스터(T1)의 드레인 영역에 국부적으로 형성되는 전계)의 적어도 일부가 잔류 전계(EFC)에 의해 상쇄되거나 완화될 수 있고, 제1 전계(EF1)에 기인한 제1 트랜지스터(T1)의 열화, 전기적 특성 변화 등이 완화되며, 표시 품질의 저하가 방지될 수 있다.
도 12를 참조하면, 강유전층(165)의 히스테리시스(hesteresis) 곡선이 도시되어 있다. 수평축은 제1 트랜지스터(T1)의 드레인 전극 및 게이트 전극 사이에 형성되는 전계(또는, 스트레스 전압(Vdg))를 나타내고, 수직축은 강유전층(165)의 분극(polarization)을 나타낼 수 있다.
앞서 설명한 바와 같이, 제2 구간(SF2)(또는, 제1 구간(SF1))에서 제2 전계(EF2)(또는, 제2 드레인-게이트 전압(Vdg_P))에 의해, 강유전층(165)은 제1 분극 상태(POL1)를 가질 수 있다. 이후, 제1 전계(E1)가 소멸하더라도 강유전층(165)의 제1 분극 상태(POL1)는 소멸되지 않을 수 있으며, 잔류 분극을 가질 수 있다.
제3 구간(SF3)에서 제1 전계(EF1)(또는, 제1 드레인-게이트 전압(Vdg_B))에 의해, 강유전층(165)의 분극 정도는 감소하나, 제2 분극 상태(POL2)를 가질 수 있다. 강유전층(165)의 제2 분극 상태(POL2)에 의해 잔류 전계(EFC)가 유지될 수 있다.
한편, 강유전층(165)을 포화 분극시키는 전계(또는, 스트레스 전압(Vdg))가 반대로 형성되는 경우, 강유전층(165)는 최초 분극 방향과는 반대 분극 방향으로 분극되고, 도 12에 도시된 위 곡선이 아닌 아래 곡선을 따라 강유전층(165)의 분극 상태가 변화할 수 있다.
따라서, 제2 시점(SF2)(또는, 제1 시점(SF1))에 강유전층(165)을 포화 분극시키는 전압(또는, 이하 "포화 분극 전압"이라 함)이 제1 트랜지스터(T1)의 드레인 전극 및 게이트 전극 사이에 걸리고, 제3 시점(SF3)에 포화 분극 전압보다 작은 전압이 제1 트랜지스터(T1)의 드레인 전극 및 게이트 전극 사이에 걸릴 수 있다. 즉, 제2 시점(SF2)(또는, 제1 시점(SF1))에서의 스트레스 전압(Vdg_P)은 제3 시점(SF3)에서의 스트레스 전압(Vd_B)에 비해 클 수 있다. 다만, 이에 제한되는 것은 아니며, 예를 들어, 제3 시점(SF3)에서의 스트레스 전압(Vdg_B)이 포화 분극 전압보다 크지 않은 경우(즉, 강유전층(165)의 분극 상태가 뒤바뀌지 않는 경우), 제1 시점(SF1)에서의 스트레스 전압(Vdg_P)는 제3 시점(SF3)에서의 스트레스 전압(Vdg_B)과 같거나 작을 수 있다.
도 13 및 도 14는 도 10의 화소에서 측정된 신호의 일 예를 나타내는 도면이다.
먼저 도 4 및 도 13을 참조하면, 제3 노드 전압(V_N3)(즉, 제1 트랜지스터(T1)의 게이트 전압)은, 제1 구간(SF1)에서 제1 분극 유도 전압 레벨(VM)을 가진다는 점에서, 도 4에 도시된 제3 노드 전압(V_N3)와 상이하다.
제1 분극 유도 전압 레벨(VM)(또는, 제1 분극 유도 전압 레벨(VM)과 기준 전압 레벨(V0)간의 차이)는 강유전체(165)의 포화 분극 전압의 전압 레벨보다 크거나 같으며, 또한, 제3 구간(SF3)에서의 스트레스 전압(Vdg)의 크기보다 크거나 같은 크기를 가질 수 있다.
예를 들어, 초기화 전압(VINIT)는 제1 분극 유도 전압 레벨(VM)을 가질 수 있고, 이 경우, 제1 구간(SF1)에서 제4 트랜지스터(T4)를 통해 제3 노드(N3)에 초기화 전압(VINIT)이 인가되며, 제3 노드 전압(V_N3)은 제1 분극 유도 전압 레벨(VM)을 가질 수 있다.
따라서, 강유전층(165)(또는, 전계생성소자(Cfe))의 기능이 유지되고, 제1 트랜지스터(T1)의 열화, 전기적 특성 변화 등이 보다 효과적으로 방지 또는 완화될 수 있다.
한편, 도 13을 참조하여 초기화 전압(VINIT)은 제1 분극 유도 전압 레벨(VM)을 가지는 것으로 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, 도 14에 도시된 제1 시점(P1) 내지 제6 시점(P6)에서, 초기화 전압(VINIT)은 제1 분극 유도 전압 레벨(VM)을 가지고, 이외의 시간(예를 들어, 제6 시점(P6) 내지 제2 시점(P2))에서는 제3 전압 레벨(V3)을 가질 수 있다. 즉, 초기화 전압(VINIT)은 강유전층(165)을 포화 분극시키는 포화 분극 전압의 전압 레벨과, 제1 트랜지스터(T1)의 게이트 전극 및 발광 소자(EL)를 초기화하는 전압 레벨 사이에서 가변될 수 있다.
도 4 및 도 14를 참조하면, 제2 노드 전압(V_N2)(즉, 제1 트랜지스터(T1)의 제2 전극의 전압, 또는 드레인 전압)은, 제1 구간(SF1)에서 제2 분극 유도 전압 레벨(VP)을 가진다는 점에서, 도 4에 도시된 제2 노드 전압(V_N2)와 상이하다.
제2 분극 유도 전압 레벨(VP)과 제1 전압 레벨(V1)(즉, 제1 구간(SF1)에서 제1 트랜지스터(T1)의 게이트 전압의 전압 레벨) 간의 차이는 강유전체(165)의 포화 분극 전압의 전압 레벨보다 크거나 같으며, 또한, 제3 구간(SF3)에서의 스트레스 전압(Vdg)의 크기보다 크거나 같은 크기를 가질 수 있다.
예를 들어, 도 2의 화소(PX)는 제2 노드(N2)에 제2 분극 유도 전압 레벨(VP)을 가지는 외부 전압을 전송하는 제8 트랜지스터(미도시)를 더 포함할 수 있다. 제8 트랜지스터는 제2 주사 신호(GI)에 응답하여 턴온될 수 있고, 이 경우, 제1 구간(SF1)에서 제2 노드 전압(V_N2)은 제2 분극 유도 전압 레벨(VP)을 가질 수 있다.
도 13 및 도 14를 참조하여 설명한 바와 같이, 제3 구간(SF3)(또는, 발광 구간) 이전인 제1 및 제2 구간들(SF1, SF2) 내에서, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극 사이에 포화 분극 전압(즉, 강유전층(165) 또는 전계생성소자(Cfe))를 포화 분극시키는 전압)을 인가함으로써, 강유전층(165)(또는, 전계생성소자(Cfe))의 기능이 유지되고, 제1 트랜지스터(T1)의 열화, 전기적 특성 변화 등이 보다 효과적으로 방지 또는 완화될 수 있다.
도 15 및 도 16은 도 2의 화소의 다양한 실시예를 나타내는 단면도들이다.
먼저 도 10 및 도 15를 참조하면, 도 15의 화소(PX)(또는, 표시 장치(1))는 강유전층(165_1)을 포함한다는 점에서, 도 10의 화소와 상이하다.
강유전층(165_1)은 그 배치 위치를 제외하고, 도 10에 도시된 강유전층(165)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
강유전층(165_1)은 제1 절연층(141r) 상에 배치되고, 제1 트랜지스터(T1)의 소스 전극(171r) 및 드레인 전극(172r) 사이에 배치되며, 제1 트랜지스터(T1)의 소스 전극(171r), 드레인 전극(172r) 및 게이트 전극과 직접적으로 접할 수 있다.
강유전층(165_1)은 제1 트랜지스터(T1)의 게이트 전극과 소스 전극(171r) 사이에도 배치되어, 이들 사이에 가해지는 스트레스를 완화시킬 수도 있다.
먼저 도 10 및 도 16을 참조하면, 도 16의 화소(PX)(또는, 표시 장치(1))는 강유전층(165_2)을 포함한다는 점에서, 도 10의 화소와 상이하다.
강유전층(165_2)은 그 배치 위치를 제외하고, 도 10에 도시된 강유전층(165)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
강유전층(165_2)은 제1 절연층(141r) 상에 배치되되, 대체로 기판(110r)의 전체 면에 걸쳐 배치될 수 있다.
이 경우, 강유전층(165_2)은 제1 트랜지스터(T1)의 전극들 사이에 가해지는 스트레스를 완화시킬 수 있고, 또한, 제2 절연층(142r)과 함께 하나의 공정을 통해 형성되어 표시 장치(1)의 제조 공정이 단순화될 수 있다.
도 17 및 도 18은 도 1의 표시 장치의 일 예를 나타내는 레이아웃도들이다.
도 1, 도 2, 도 17 및 도 18을 참조하면, 표시 장치(1)는 특정 색을 표시하는 화소들(R, G, B)을 포함할 수 있다. 화소들(R, G, B)은 적색을 나타낼 수 있는 적색 화소(R), 녹색을 나타낼 수 있는 녹색 화소(G), 및 청색을 나타낼 수 있는 청색 화소(B)를 포함할 수 있다. 도 13에는 인접한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)이 도시되어 있다. 이와 달리, 적색 화소(R), 녹색 화소(G) 및 청색 화소(B) 중 적어도 하나는 다른 색을 나타낼 수도 있다. 또한, 표시 장치(1)는 적색, 녹색, 청색 이외의 다른 색을 나타낼 수 있는 화소를 더 포함할 수도 있다. 이하에서는, 설명의 편의상, 일부 구성에 대해서는 도 1에 도시된 구성과 동일하나, 다른 식별부호가 사용되었다.
기판(110)은 유리, 플라스틱 등의 무기 또는 유기 절연 물질을 포함할 수 있으며, 유연성(flexibility)을 가질 수 있다.
제1 도전층(150)은 주사선(151, 152, 154) 및 제어선(153)(또는, 발광제어신호선)을 포함할 수 있다.
주사선(151, 152, 154) 및 제어선(153)은 평면상에서 주로 제2 방향(W2)을 따라 길게 연장될 수 있다. 제1 주사선(151)은 평면상 제2 주사선(152)과 제어선(153) 사이에 위치할 수 있다. 제3 주사선(154)은 실질적으로 제2 주사선(152)과 같은 주사선으로서, 제2 주사선(152)이 전달하는 스캔 신호(GIn) 다음의 스캔 신호(GI(n+1))를 전달할 수 있다. 앞서 설명한 바와 같이, 제1 주사선(151)이 n번째 스캔 신호(Sn)를 전달하는 경우 제3 주사선(154)도 n번째 스캔 신호(Sn)를 전달할 수 있다.
일 실시예에서, 표시 장치(1)는 스토리지선(156) 및 초기화 전압선(159) 등을 포함하는 제2 도전층을 더 포함할 수 있다. 제2 도전층은 단면상 제1 도전층과 다른 층에 위치할 수 있다. 예를 들어, 제2 도전층은 단면상 제1 도전층(150) 위에 위치할 수 있고, 동일한 재료를 포함하며 동일한 층에 위치할 수 있다.
스토리지선(156) 및 초기화 전압선(159)은 평면상에서 주로 제2 방향(W2)을 따라 길게 연장될 수 있다. 스토리지선(156)은 평면상 제1 주사선(151)과 제어선(153) 사이에 위치할 수 있고 각 화소(R, G, B)에 위치하는 확장부(157)를 포함할 수 있다. 확장부(157)는 콘택홀(68)을 통해 구동 전압선(172)과 연결되어 제1 전원전압(ELVDD)을 인가 받을 수 있다. 확장부(157)에는 스토리지 개구부(51)가 형성되어 있다.
초기화 전압선(159)은 초기화 전압(Vint)을 전달하고, 평면상 제3 주사선(154)과 제어선(153) 사이에 위치할 수 있으나 위치가 이에 한정되는 것은 아니다.
일 실시예에서, 표시 장치(1)는 데이터 신호(Dm)를 전달하는 데이터선(171) 및 제1 전원전압(ELVDD)을 전달하는 구동 전압선(172) 등을 포함하는 제3 도전층을 더 포함할 수 있다. 제3 도전층은 단면상 제1 도전층 및 제2 도전층과 다른 층에 위치할 수 있다. 예를 들어, 제3 도전층은 단면상 제2 도전층 위에 위치할 수 있고, 동일한 재료를 포함하며 동일한 층에 위치할 수 있다.
데이터선(171) 및 구동 전압선(172)은 평면상에서 주로 제1 방향(W1)을 따라 길게 연장될 수 있으며, 복수의 주사선(151, 152, 154), 제어선(153), 초기화 전압선(159) 및 스토리지선(156)과 교차할 수 있다.
화소들(R, G, B) 각각은 주사선(151, 152, 154), 제어선(153), 데이터선(171) 및 구동 전압선(172)과 연결되어 있는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst), 그리고 발광 다이오드(ED)(또는, 발광 소자(EL))를 포함할 수 있다.
트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각의 채널(channel)은 하나의 반도체 패턴(130)(또는, 액티브 패턴)의 내부에 형성될 수 있으며, 반도체 패턴(130)은 다양한 형상으로 굴곡되어 있을 수 있다.
반도체 패턴(130)은 단면상에서 기판(110)과 제1 도전층 사이에 위치할 수 있다.
반도체 패턴(130)은 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각의 채널을 형성하는 채널 영역(channel region)(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g) 및 도전 영역(conductive region)을 포함할 수 있다. 일 실시예에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 듀얼 게이트 구조를 가질 수 있다. 이 경우, 제3 트랜지스터(T3)는 두 개의 채널 영역(131c_1, 131c_2)을 포함하고, 제4 트랜지스터(T4)도 두 개의 채널 영역(131d_1, 131d_2)을 포함할 수 있다.
반도체 패턴(130)의 도전 영역은 각 채널 영역(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g)의 양쪽에 위치하며 채널 영역(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g)의 캐리어 농도보다 높은 캐리어 농도를 가질 수 있다. 반도체 패턴(130)에서 채널 영역(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g)을 제외한 나머지 부분은 대부분 도전 영역일 수 있다. 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 각각의 채널 영역(131a, 131b, 131c_1, 131c_2, 131d_1, 131d_2, 131e, 131f, 131g)의 양쪽에 위치하는 한 쌍의 도전 영역은 해당 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 소스 영역 및 드레인 영역으로서, 각각 소스 전극 및 드레인 전극으로 기능할 수 있다.
제1 트랜지스터(T1)는 채널 영역(131a), 채널 영역(131a)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136a) 및 드레인 영역(137a), 그리고 채널 영역(131a)과 평면상 중첩하는 게이트 전극(155a)을 포함할 수 있다.
제1 트랜지스터(T1)의 채널 영역(131a)은 적어도 한 번 굴곡될 수 있다. 예를 들어, 채널 영역(131a)은 사행 형상(meandering shape) 또는 지그재그 형상(zigzag shape)을 가질 수 있다.
소스 영역(136a) 및 드레인 영역(137a)은 평면상 채널 영역(131a)의 양 옆에 연결될 수 있다.
게이트 전극(155a)은 제1 도전층에 포함될 수 있고, 콘택홀(61) 및 스토리지 개구부(51)를 통해 연결 부재(174)와 연결될 수 있다. 스토리지 개구부(51)는 콘택홀(61)을 둘러싸고 있다. 연결 부재(174)는 단면상 제3 도전층에 포함될 수 있다. 연결 부재(174)는 대체로 데이터선(171)이 뻗는 방향에 나란한 방향으로 길게 연장되어 있을 수 있다. 연결 부재(174)는 게이트 전극(155a)과 함께 도 1에 도시한 회로도에 도시한 구동 게이트 노드(GN)에 해당할 수 있다.
실시예들에서, 표시 장치(1)는 제1 트랜지스터(T1)의 드레인 영역(137a)과 중첩하여 배치되는 강유전층(165a)을 더 포함할 수 있다. 강유전층(165a)은 앞서 설명한 바와 같이 제1 트랜지스터(T1)의 드레인 전극과 게이트 전극 사이에 잔류 전류 전계를 형성하여, 제1 트랜지스터(T1)의 드레인 전극과 게이트 전극 사이에 걸리는 스트레스 전압(Vdg)에 의해 형성되는 전계의 적어도 일부를 상쇄시킬 수 있다.
도 17 및 도 18에 도시된 바와 같이, 강유전층(165a)은 제1 트랜지스터(T1)의 드레인 영역(137a)과 중첩할 수 있다. 강유전층(165a)은 게이트 전극(155a)과 접할 수 있으나, 게이트 전극(155a)과 중첩하지는 않을 수 있다. 게이트 전극(155a)은 커패시터(Cst)의 일 전극을 구성하며, 게이트 전극(155a)과 중첩하는 강유전체는 기억 소자로 기능할 수 있기 때문이다.
강유전층(165a)은 대체적으로, 제1 방향(W1)을 따라 연장하며, 제1 주사선(151)과 제어선(153) 사이에 배치되며, 제1 주사선(151)과 제어선(153)과 중첩하지 않을 수 있다.
제2 트랜지스터(T2)는 채널 영역(131b), 채널 영역(131b)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136b) 및 드레인 영역(137b), 그리고 채널 영역(131b)과 평면상 중첩하는 게이트 전극(155b)을 포함할 수 있다. 게이트 전극(155b)은 제1 주사선(151)의 일부일 수 있다. 소스 영역(136b)은 제1 주사선(151)을 기준으로 평면상 위쪽에 위치하며 채널 영역(131b)에 연결되어 있고, 콘택홀(62)을 통해 데이터선(171)과 연결되어 있다. 드레인 영역(137b)은 제1 주사선(151)을 기준으로 평면상 아래쪽에 위치하며 채널 영역(131b)에 연결되어 있고, 제1 트랜지스터(T1)의 소스 영역(136a)과 연결되어 있다.
제3 트랜지스터(T3)는 누설 전류 방지를 위해 두 부분으로 형성될 수 있다. 즉, 제3 트랜지스터(T3)는 서로 인접하며 서로 연결되어 있는 상부 제3 트랜지스터(T3_1) 및 하부 제3 트랜지스터(T3_2)를 포함할 수 있다.
상부 제3 트랜지스터(T3_1)는 제1 주사선(151)과 평면상 중첩하는 채널 영역(131c_1), 채널 영역(131c_1)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136c_1) 및 드레인 영역(137c_1), 그리고 채널 영역(131c_1)과 중첩하는 게이트 전극(155c_1)을 포함할 수 있다. 게이트 전극(155c_1)은 제1 주사선(151)의 돌출부의 일부일 수 있다. 드레인 영역(137c_1)은 제1 주사선(151)을 기준으로 평면상 위쪽에 위치하고, 콘택홀(63)을 통해 연결 부재(174)와 연결되어 있다.
하부 제3 트랜지스터(T3_2)는 제1 주사선(151)과 평면상 중첩하는 채널 영역(131c_2), 채널 영역(131c_2)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136c_2) 및 드레인 영역(137c_2), 그리고 채널 영역(131c_2)과 중첩하는 게이트 전극(155c_2)을 포함한다. 게이트 전극(155c_2)은 제1 주사선(151)의 일부이다. 하부 제3 트랜지스터(T3_2)의 소스 영역(136c_2)은 제1 트랜지스터(T1)의 드레인 영역(137a)과 연결되어 있고, 드레인 영역(137c_2)은 상부 제3 트랜지스터(T3_1)의 소스 영역(136c_1)과 연결되어 있다.
제4 트랜지스터(T4)도 누설 전류 방지를 위해 두 부분으로 형성될 수 있다. 즉, 제4 트랜지스터(T4)는 서로 인접하며 서로 연결되어 있는 좌측 제4 트랜지스터(T4_1) 및 우측 제4 트랜지스터(T4_2)를 포함할 수 있다.
좌측 제4 트랜지스터(T4_1)는 제2 주사선(152)과 평면상 중첩하는 채널 영역(131d_1), 채널 영역(131d_1)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136d_1) 및 드레인 영역(137d_1), 그리고 채널 영역(131d_1)과 중첩하는 게이트 전극(155d_1)을 포함할 수 있다. 게이트 전극(155d_1)은 제2 주사선(152)의 일부일 수 있다. 드레인 영역(137d_1)은 제2 주사선(152)을 기준으로 평면상 아래쪽에 위치하고, 상부 제3 트랜지스터(T3_1)의 드레인 영역(137c_1)과 연결되어 있으며 콘택홀(63)을 통해 연결 부재(174)와 연결되어 있다.
우측 제4 트랜지스터(T4_2)는 제2 주사선(152)과 평면상 중첩하는 채널 영역(131d_2), 채널 영역(131d_2)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136d_2) 및 드레인 영역(137d_2), 그리고 채널 영역(131d_2)과 중첩하는 게이트 전극(155d_2)을 포함할 수 있다. 게이트 전극(155d_2)은 제2 주사선(152)의 일부이다. 드레인 영역(137d_2)은 좌측 제4 트랜지스터(T4_1)의 소스 영역(136d_1)과 연결되어 있고, 소스 영역(136d_2)은 콘택홀(65)을 통해 연결 부재(175)와 연결될 수 있다.
연결 부재(175)는 단면상 제3 도전층에 포함될 수 있다. 연결 부재(175)는 콘택홀(64)을 통해 초기화 전압선(159)과 전기적으로 연결될 수 있다.
제5 트랜지스터(T5)는 채널 영역(131e), 채널 영역(131e)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136e) 및 드레인 영역(137e), 그리고 채널 영역(131e)과 중첩하는 게이트 전극(155e)을 포함할 수 있다. 게이트 전극(155e)은 제어선(153)의 일부이다. 소스 영역(136e)은 제어선(153)을 기준으로 평면상 아래쪽에 위치하며 채널 영역(131e)에 연결되어 있고, 콘택홀(67)을 통해 구동 전압선(172)과 연결될 수 있다. 드레인 영역(137e)은 제어선(153)을 기준으로 평면상 위쪽에 위치하며 채널 영역(131e)에 연결되어 있고, 제1 트랜지스터(T1)의 소스 영역(136a)과 연결될 수 있다.
제6 트랜지스터(T6)는 채널 영역(131f), 채널 영역(131f)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136f) 및 드레인 영역(137f), 그리고 채널 영역(131f)과 중첩하는 게이트 전극(155f)을 포함할 수 있다. 게이트 전극(155f)은 제어선(153)의 일부일 수 있다. 소스 영역(136f)은 제어선(153)을 기준으로 평면상 위쪽에 위치하며 채널 영역(131f)에 연결되어 있고, 제1 트랜지스터(T1)의 드레인 영역(137a)과 연결되어 있다. 드레인 영역(137f)은 제어선(153)을 기준으로 평면상 아래쪽에 위치하며 채널 영역(131f)에 연결되어 있고, 콘택홀(69)을 통해 연결 부재(179)와 연결되어 있다. 연결 부재(179)는 단면상 제3 도전층에 포함될 수 있다.
제7 트랜지스터(T7)는 채널 영역(131g), 채널 영역(131g)의 양쪽에 위치하는 반도체 패턴(130)의 도전 영역인 소스 영역(136g) 및 드레인 영역(137g), 그리고 채널 영역(131g)과 중첩하는 게이트 전극(155g)을 포함할 수 있다. 게이트 전극(155g)은 제3 주사선(154)의 일부이다. 소스 영역(136g)은 제3 주사선(154)을 기준으로 평면상 위쪽에 위치하며 채널 영역(131g)에 연결되어 있고, 제6 트랜지스터(T6)의 드레인 영역(137f)과 연결될 수 있다. 드레인 영역(137g)은 제3 주사선(154)을 기준으로 평면상 아래쪽에 위치하며 콘택홀(65)을 통해 연결 부재(175)와 연결되어 초기화 전압(Vint)을 인가받을 수 있다.
커패시터(Cst)는 평면상 서로 중첩하는 게이트 전극(155a)과 스토리지선(156)의 확장부(157)를 두 단자로 포함할 수 있다. 커패시터(Cst)는 제1 전원전압(ELVDD)을 인가받는 스토리지선(156)의 확장부(157)와 게이트 전극(155a)의 전압 간의 차에 대응하는 전압차를 유지할 수 있다. 스토리지선(156)의 확장부(157)는 게이트 전극(155a)보다 평면상 넓은 면적을 가질 수 있고, 해당 게이트 전극(155a)의 전체 면적을 전부 덮을 수 있다.
제2 도전층은 데이터선(171)과 중첩하는 차폐 패턴(158)을 더 포함할 수 있다. 차폐 패턴(158)은 콘택홀(66)을 통해 구동 전압선(172)과 연결되어 제1 전원전압(ELVDD)을 인가받을 수 있다. 차폐 패턴(158)은 구동 게이트 노드(GN)와 데이터선(171) 사이를 차폐하여 데이터 신호(Dm)의 변화에 의한 구동 게이트 노드(GN)의 전압 변화를 막을 수 있다. 차폐 패턴(158)은 생략될 수도 있다.
일 실시에에서, 표시 장치(1)는 화소 전극들(191a, 191b, 191c)과 화소 도전 패턴(192) 등을 포함하는 제5 도전층을 더 포함할 수 있다. 제5 도전층은 단면상 제1 도전층, 제2 도전층, 제3 도전층 및 제4 도전층과 다른 층에 위치할 수 있다. 예를 들어, 제5 도전층은 단면상 제4 도전층 위에 위치할 수 있고, 동일한 재료를 포함하며 동일한 층에 위치할 수 있다.
화소 전극들(191a, 191b, 191c)은 펜타일 매트릭스(pentile matrix) 구조로 배열되어 있을 수 있다. 예를 들어, 적색 화소(R)의 화소 전극(191a)과 청색 화소(B)의 화소 전극(191c)은 가로 방향으로 교대로 배열되어 있을 수 있고, 적색 화소(R)의 화소 전극(191a)과 녹색 화소(G)의 화소 전극(191b)은 한 대각선 방향으로 교대로 배열되어 있을 수 있고, 청색 화소(B)의 화소 전극(191c)과 녹색 화소(G)의 화소 전극(191b)은 다른 한 대각선 방향으로 교대로 배열되어 있을 수 있다. 그러나 화소 전극(191a, 191b, 191c)의 배치 구조는 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
화소 전극들(191a, 191b, 191c) 각각은 콘택홀(89)을 통해 연결 부재(179)와 연결되어 전압을 인가받을 수 있다.
화소 도전 패턴(192)은 인접한 화소 전극(191a, 191b, 191c)의 가장자리를 따라 굴곡되어 있을 수 있고, 교대로 배열된 직선부(192a, 192b, 192c) 및 사선부(193)를 포함할 수 있다. 직선부(192a, 192b, 192c)는 대체로 주사선(151, 152, 154)에 평행하게 연장되어 있을 수 있고, 사선부(193)는 직선부(192a, 192b, 192c)의 연장 방향에 비스듬하게 뻗을 수 있다. 직선부(192a)는 적색 화소(R)의 화소 전극(191a)의 위쪽에서 인접하고, 직선부(192b)는 녹색 화소(G)의 화소 전극(191b)의 위쪽에서 인접하고, 직선부(192c)는 청색 화소(B)의 화소 전극(191c)의 위쪽에서 인접할 수 있다.
화소 도전 패턴(192)은 초기화 전압(Vint)을 전달할 수 있다.
이하, 표시 장치(1)의 단면 구조에 대해 상세하게 설명하기로 한다.
도 19는 도 17의 A-A'선을 따른 자른 단면도이다.
도 17 내지 도 19를 참조하면, 기판(110) 위에 버퍼층(120)이 위치할 수 있다. 버퍼층(120)은 기판(110)으로부터 버퍼층(120)의 상부층, 특히 반도체 패턴(130)으로 불순물이 전달되는 것을 차단하여 반도체 패턴(130)의 특성을 향상시키고 스트레스를 완화시킬 수 있다. 버퍼층(120)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 버퍼층(120)의 적어도 일부는 생략될 수도 있다.
버퍼층(120) 상에는, 앞서 설명한 바와 같이 반도체 패턴(130)이 위치하고, 반도체 패턴(130) 위에 제1 절연층(141)이 위치할 수 있다.
제1 절연층(141) 위에는 앞에서 설명한 제1 도전층 및 강유전층(165a)이 위치할 수 있다. 제1 도전층은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 이들의 합금 등 금속을 포함할 수 있다. 강유전층(165a)은 강유전체로서, 예를 들어, 타이탄산바률(BaTiO3), 타이타늄산스트론튬(SrTiO3) 등을 포함할 수 있다.
제1 도전층, 강유전층(165a) 및 제1 절연층(141) 위에는 제2 절연층(142)이 위치할 수 있다.
제2 절연층(142) 위에는 앞에서 설명한 제2 도전층이 위치할 수 있다. 제2 도전층은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 이들의 합금 등 금속을 포함할 수 있다.
제2 도전층 및 제2 절연층(142) 위에는 제3 절연층(160)이 위치할 수 있다.
제1 절연층(141), 제2 절연층(142), 그리고 제3 절연층(160) 중 적어도 하나는 질화 규소(SiNx), 산화 규소(SiOx) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다.
제1 절연층(141), 제2 절연층(142) 및 제3 절연층(160)에는 게이트 전극(155a) 위에 위치하는 콘택홀(61), 제2 트랜지스터(T2)의 소스 영역(136b) 위에 위치하는 콘택홀(62), 상부 제3 트랜지스터(T3_1)의 드레인 영역(137c_1) 또는 좌측 제4 트랜지스터(T4_1)의 드레인 영역(137d_1) 위에 위치하는 콘택홀(63), 초기화 전압선(159) 위에 위치하는 콘택홀(64), 우측 제4 트랜지스터(T4_2)의 소스 영역(136d_2) 또는 제7 트랜지스터(T7)의 드레인 영역(137g) 위에 위치하는 콘택홀(65), 차폐 패턴(158) 위에 위치하는 콘택홀(66), 제5 트랜지스터(T5)의 소스 영역(136e) 위에 위치하는 콘택홀(67), 스토리지선(156)의 확장부(157) 위에 위치하는 콘택홀(68), 그리고 제6 트랜지스터(T6)의 드레인 영역(137f) 위에 위치하는 콘택홀(69)이 형성될 수 있다.
제3 절연층(160) 위에는 앞에서 설명한 제3 도전층이 위치할 수 있다. 제3 도전층은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 이들의 합금 등 금속을 포함할 수 있다.
스토리지선(156)의 확장부(157)는 제2 절연층(142)을 사이에 두고 게이트 전극(155a)과 중첩하여 커패시터(Cst)를 형성할 수 있다.
제3 도전층과 제3 절연층(160) 위에는 제4 절연층(162)이 위치할 수 있다.
제4 절연층(162)은 질화 규소(SiNx), 산화 규소(SiOx) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다.
제4 절연층(162)에는 데이터선(171) 위에 위치하는 콘택홀(610)이 형성될 수 있다.
제4 절연층(162) 위에는 앞에서 설명한 제4 도전층이 위치할 수 있다. 제4 도전층은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 이들의 합금 등 금속을 포함할 수 있다.
제4 도전층과 제4 절연층(162) 위에는 보호막(180)이 위치한다. 보호막(180)은 폴리아크릴계 수지(polyacrylics resin), 폴리이미드계 수지(polyimides resin) 등의 유기 절연 물질을 포함할 수 있으며, 보호막(180)의 윗면은 실질적으로 평탄할 수 있다. 보호막(180)은 연결 부재(179) 위에 위치하는 콘택홀(89)을 포함할 수 있다.
보호막(180) 위에는 앞에서 설명한 제5 도전층이 위치할 수 있다.
보호막(180)과 제5 도전층 위에는 화소 정의막(pixel defining layer, PDL)(350)이 위치할 수 있다. 화소 정의막(350)은 화소 전극들(191a, 191b, 191c) 위에 위치하는 개구부(351)를 가질 수 있다.
화소 전극들(191a, 191b, 191c) 위에는 발광층(370)이 위치할 수 있다. 발광층(370)은 개구부(351) 안에 위치할 수 있다. 발광층(370)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다.
발광층(370) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 화소 정의막(350) 위에도 형성되어 복수의 화소들에 걸쳐 연장될 수 있다.
화소 전극(191a, 191b, 191c), 발광층(370) 및 공통 전극(270)은 함께 발광 다이오드(ED)를 구성할 수 있다.
공통 전극(270) 위에는 발광 다이오드(ED)를 보호하는 밀봉층(도시하지 않음)이 더 위치할 수 있다. 밀봉층은 교대로 적층된 무기막과 유기막을 포함할 수 있다.
도 17 내지 도 19를 참조하여 설명한 바와 같이, 표시 장치(1)는 제1 트랜지스터(T1)의 드레인 전극과 게이트 전극 사이에 배치되는 강유전층(165a)을 포함할 수 있다. 따라서, 제1 트랜지스터(T1)의 드레인 전극과 게이트 전극 사이에 걸리는 스트레스 전압(Vdg)에 기인한 제1 트랜지스터(T1)의 열화 및 전기적 특성 변화가 방지 또는 완화될 수 있다.
도 20은 도 1의 표시 장치의 다른 예를 나타내는 레이아웃도이다.
도 17 내지 도 20을 참조하면, 표시 장치(1)는 강유전층(165b)을 포함한다는 점에서, 도 17을 참조하여 설명한 표시 장치(1)와 상이하다.
강유전층(165b)은 제1 트랜지스터(T1)의 드레인 영역(137a)과 중첩하되, 또한, 제1 트랜지스터(T1)(또는, 다른 화소에 포함된 제1 트랜지스터(T1))의 소스 영역(136a)와 중첩할 수 있다. 또한, 강유전층(165b)은, 도 17 내지 도 19를 참조하여 설명한 바와 같이, 제1 트랜지스터(T1)의 게이트 전극(155a)과는 중첩하지 않을 수 있다.
도 20에 도시된 바와 같이, 강유전층(165b)은 적색 화소(R)에 포함된 제1 트랜지스터(T1)의 드레인 영역(137a)과 중첩하고, 또한, 청색 화소(G)에 포함된 제1 트랜지스터(T1)의 소스 영역(136a)와 중첩할 수 있다.
따라서, 강유전층(165b)는 제1 트랜지스터(T1)의 전극들 사이에 가해지는 스트레스를 완화시킬 수 있고, 또한, 보다 단순한 제조 공정을 통해 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시부
20: 주사 구동부
30: 데이터 구동부
40: 발광 제어 구동부
50: 제어부
110: 기판
130: 반도체층
150: 제1 도전층
165: 강유전층
170: 제2 도전층

Claims (20)

  1. 발광 소자;
    제1 전원전압선에 전기적으로 연결되는 제1 전극, 상기 발광 소자에 전기적으로 연결되는 제2 전극 및 데이터 신호를 수신하는 게이트 전극을 포함하고, 상기 데이터 신호에 기초하여 구동 전류를 상기 발광 소자에 전송하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극 및 상기 제1 전원전압선 사이에 연결되는 커패시터; 및
    상기 제1 트랜지스터의 상기 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 연결되고 강유전체를 포함하는 전계생성소자를 포함하고,
    상기 강유전체는 적어도 상기 게이트 전극의 상면 및 측면과 접촉하고,
    상기 강유전체는 상기 제2 전극의 상하면과 비접촉하되, 상기 제2 전극의 측면과는 접촉하는 표시 장치.
  2. 제1 항에 있어서, 상기 강유전체는 타이탄산바륨(BaTiO3) 또는 타이타늄산스트론튬(SrTiO3)인 표시 장치.
  3. 제1 항에 있어서, 상기 발광 소자가 비발광하는 비발광 구간에서 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 걸리는 비발광 전압은 제1 극성을 가지고,
    상기 발광 소자가 발광하는 발광 구간에서 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 걸리는 발광 전압은 상기 제1 극성과 다른 제2 극성을 가지는 표시 장치.
  4. 제3 항에 있어서, 상기 비발광 구간에서 상기 비발광 전압에 기초하여 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 제1 전계가 형성되고,
    상기 강유전체는 상기 제1 전계에 기초하여 제1 분극 방향으로 분극되며,
    상기 강유전체의 적어도 일부는 상기 발광 구간에서 상기 제1 분극 방향으로 분극된 상태를 유지하여 잔류 전계를 형성하는 표시 장치.
  5. 제4 항에 있어서, 상기 강유전체는 상기 제1 전계에 기초하여 포화 분극(saturation polarization)되는 표시 장치.
  6. 제4 항에 있어서, 상기 발광 구간에서 상기 발광 전압에 기초하여 상기 제1 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 게이트 전극 사이에서 제2 전계가 형성되되,
    상기 제2 전계의 적어도 일부는 상기 잔류 전계에 의해 상쇄되는 표시 장치.
  7. 제1 항에 있어서,
    제1 주사신호를 전송하는 제1 주사선;
    상기 제1 주사신호와는 다른 제2 주사신호를 전송하는 제2 주사선;
    데이터 신호를 전송하는 데이터선:
    초기화 전압을 전송하는 초기화 전압선;
    상기 데이터 신호를 수신하는 제1 전극, 제1 트랜지스터의 제1 전극에 전기적으로 연결되는 제2 전극, 및 상기 제1 주사신호를 수신하는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 트랜지스터의 제2 전극에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 게이트 전극에 전기적으로 연결되는 제2 전극 및 상기 제1 주사신호를 수신하는 게이트 전극을 포함하는 제3 트랜지스터;
    상기 초기화 전압선에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 상기 게이트 전극에 전기적으로 연결되는 제2 전극 및 상기 제2 주사신호를 수신하는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제1 전원전압선에 전기적으로 연결되는 제1 전극, 상기 제1 트랜지스터의 제1 전극에 전기적으로 연결되는 제2 전극 및 발광제어신호를 수신하는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제1 트랜지스터의 제2 전극에 전기적으로 연결되는 제1 전극, 상기 발광 소자의 애노드 전극에 전기적으로 연결되는 제2 전극 및 상기 발광제어신호를 수신하는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 초기화 전압선에 전기적으로 연결되는 제1 전극, 상기 발광 소자의 애노드 전극에 전기적으로 연결되는 제2 전극 및 상기 제2 주사신호를 수신하는 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 표시 장치.
  8. 제7 항에 있어서, 상기 발광제어신호는 상기 발광 소자가 비발광하는 비발광 구간에서 논리 하이 레벨을 가지고,
    상기 비발광 구간은 제1 구간을 포함하며,
    상기 제1 주사신호는 상기 제1 구간에서 논리 하이 레벨을 가지고,
    상기 제2 주사신호는 상기 제1 구간에서 논리 로우 레벨을 가지며,
    상기 제4 트랜지스터는 상기 제1 구간에서 상기 제2 주사신호에 응답하여 턴온되며,
    상기 제1 트랜지스터의 게이트 전극에는 상기 초기화 전압이 인가되는 표시 장치.
  9. 제8 항에 있어서, 상기 강유전체는 상기 제1 구간에서 상기 초기화 전압에 기초하여 분극되는 표시 장치.
  10. 제9 항에 있어서, 상기 강유전체는 상기 초기화 전압에 의해 포화 분극되는 표시 장치.
  11. 제10 항에 있어서, 상기 초기화 전압은 상기 제1 구간에서 가변하는 표시 장치.
  12. 제8 항에 있어서, 상기 제1 구간에서 상기 제1 트랜지스터의 제2 전극에 상기 초기화 전압의 극성과 다른 극성을 가지는 분극 유도 전압이 인가되는 표시 장치.
  13. 제12 항에 있어서, 상기 분극 유도 전압과 상기 초기화 전압 간의 전압차는 상기 발광 소자가 발광하는 발광 구간에서 상기 제1 트랜지스터의 제2 전극 및 상기 제1 트랜지스터의 게이트 전극 사이에 걸리는 전압보다 크거나 같은 표시 장치.
  14. 제1 항에 있어서, 상기 제1 트랜지스터의 상기 제1 전극 및 상기 게이트 전극 사이에 연결되는 제2 전계생성소자를 더 포함하는 표시 장치.
  15. 제14 항에 있어서, 상기 제2 전계생성소자는 상기 전계생성소자와 일체로 구성되는 표시 장치.
  16. 기판;
    상기 기판 상에 배치되고, 제1 영역, 상기 제1 영역의 일측에 위치하고 트랜지스터의 제1 전극이 형성되는 제2 영역, 및 상기 제1 영역의 타측에 위치하며 상기 트랜지스터의 제2 전극이 형성되는 제3 영역을 포함하는 반도체층;
    상기 반도체층 상에 배치되는 제1 절연층;
    상기 제1 절연층 상에 배치되고, 상기 제1 영역과 중첩하는 게이트 전극을 포함하는 제1 도전층; 및
    상기 제1 절연층 상에 배치되고, 상기 반도체층의 제2 영역의 적어도 일부와 중첩하는 강유전층을 포함하고,
    상기 강유전층은 적어도 상기 제1 도전층의 상면 및 측면과 접촉하고,
    상기 강유전층은 상기 제2 전극의 상하면과 비접촉하되, 상기 제2 전극의 측면과는 접촉하는 표시 장치.
  17. 제16 항에 있어서, 상기 강유전층은 상기 게이트 전극과 직접적으로 접하고, 상기 게이트 전극과 부분적으로 중첩하는 표시 장치.
  18. 제17 항에 있어서, 상기 강유전층은 상기 제1 영역의 적어도 일부와 중첩하는 표시 장치.
  19. 제16 항에 있어서,
    상기 강유전층은 상기 게이트 전극과 직접적으로 접하고, 상기 게이트 전극과 중첩하지 않는 표시 장치.
  20. 제19 항에 있어서, 상기 강유전층은 상기 제1 영역의 적어도 일부와 중첩하는 표시 장치.
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