KR20220096626A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 기판, 기판 상에서 복수의 서브 화소에 배치되는 스토리지 커패시터, 스토리지 커패시터 상의 버퍼층, 버퍼층 상에서 복수의 서브 화소에 배치되는 트랜지스터 및 트랜지스터 상의 발광 소자를 포함하고, 복수의 서브 화소는 서로 다른 색을 발광하는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 복수의 서브 화소 중 적어도 하나는 트랜지스터 하부에 배치되는 금속층을 포함하며, 금속층은 스토리지 커패시터의 전극 중 하나와 연결된다. 이에, 서브 화소 별로 최적화된 S-팩터를 적용하여 표시 장치의 품질을 향상시킬 수 있다.

Description

표시 장치 {DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 서브 화소 별로 최적화된 S-팩터를 적용하여 품질을 향상시킬 수 있는 표시 장치에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Apparatus)가 개발되고 있다.
이와 같은 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 그리고 유기 발광 표시 장치(OLED) 및 퀀텀닷 발광 표시 장치(QLED)와 같은 전계 발광 표시 장치(Electroluminescence Display Apparatus) 등을 들 수 있다. 특히, 전계 발광 표시 장치는 자체 발광 특성을 갖는 차세대 표시 장치로써, 액정 표시 장치에 비해 시야각, 콘트라스트(contrast), 응답 속도, 및 소비 전력 등의 측면에서 우수한 특성을 갖는다.
전계 발광 표시 장치는 영상을 표시하기 위한 표시 영역 및 표시 영역에 인접하여 배치되는 비표시 영역을 포함한다. 그리고, 화소 영역은 화소 회로 및 발광 소자를 포함한다. 화소 회로에는 복수의 박막 트랜지스터가 위치하여 복수의 화소에 배치된 발광 소자를 구동시킨다.
일반적으로 트랜지스터의 S-팩터(factor)는 트랜지스터의 액티브층 하부에 액티브층과 중첩하는 금속층을 배치하여 조절할 수 있다. 이때, 액티브층과 금속층의 거리가 가까울수록 S-팩터가 증가할 수 있다. 반면, 액티브층과 금속층의 거리가 멀거나, 액티브층 하부에 금속층이 존재하지 않을 경우, S-팩터가 감소할 수 있다. S-팩터가 증가할수록, 계조 표현을 위한 데이터 전압의 범위가 증가할 수 있다. 반면, S-팩터가 감소할수록, 계조 표현을 위한 데이터 전압의 범위가 감소할 수 있다.
본 발명의 발명자들은 서브 화소에 배치된 발광 소자의 효율에 따라 계조 표현을 위한 데이터 전압의 범위가 상이해진다는 것을 인식하였다. 특히, 효율이 상대적으로 낮은 청색 서브 화소의 경우, 적색 서브 화소 및 녹색 서브 화소에 비하여 데이터 전압의 범위가 넓게 형성된다는 것을 인식하였다.
또한, 본 발명의 발명자들은 복수의 서브 화소에 동일한 S-팩터를 적용할 경우, 특정 서브 화소에서 문제가 발생할 수 있음을 인식하였다. 예를 들어, 전체 서브 화소에 높은 S-팩터를 적용할 경우, 계조 표현을 위한 적색 서브 화소 및 녹색 서브 화소의 데이터 전압 범위는 데이터 드라이버의 전압 스펙(spec)을 충족할 수 있으나, 청색 서브 화소는 데이터 전압 범위가 지나치게 넓어져 데이터 드라이버의 전압 스펙을 벗어날 수 있다. 이러한 경우, 청색 서브 화소에서의 피크(peak) 휘도를 달성하지 못할 수 있다. 또한, 복수의 서브 화소에 낮은 S-팩터를 적용할 경우, 청색 서브 화소는 데이터 드라이버의 전압 스펙을 충족하는 적절한 데이터 전압 범위를 가질 수 있으나, 적색 서브 화소 및 녹색 서브 화소는 데이터 전압 범위가 지나치게 좁아져 저계조(low gray) 얼룩이 발생할 수 있다.
이를 해결하기 위하여, 본 발명의 발명자들은 서브 화소 별로 상이한 구조를 적용하여 최적화된 S-팩터를 적용할 수 있는 표시 장치를 발명하였다.
본 발명이 해결하고자 하는 과제는 제1 서브 화소 및 제2 서브 화소에는 높은 S-팩터를 적용하고, 제3 서브 화소에는 낮은 S-팩터를 적용함으로써, 저계조 얼룩을 개선할 수 있다.
본 발명이 해결하고자 하는 다른 과제는 계조 표현 시 복수의 서브 화소가 데이터 드라이버의 스펙 전압에 해당되는 범위를 최대한 활용함으로써, 서브 화소의 계조를 용이하게 조절할 수 있다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 기판 상에서 복수의 서브 화소에 배치되는 스토리지 커패시터, 스토리지 커패시터 상의 버퍼층, 버퍼층 상에서 복수의 서브 화소에 배치되는 트랜지스터 및 트랜지스터 상의 발광 소자를 포함하고, 복수의 서브 화소는 서로 다른 색을 발광하는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 복수의 서브 화소 중 적어도 하나는 트랜지스터 하부에 배치되는 금속층을 포함하며, 금속층은 스토리지 커패시터의 전극 중 하나와 연결된다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 복수의 서브 화소 각각에 배치되는 제1 커패시터 전극, 제1 커패시터 전극 상의 층간 절연층, 층간 절연층 상에서 제1 커패시터 전극과 중첩하도록 배치되는 제2 커패시터 전극, 제2 커패시터 전극 상의 버퍼층, 버퍼층 상에 배치되고, 액티브층을 포함하는 트랜지스터 및 트랜지스터 상에 배치되는 발광 소자를 포함하고, 복수의 서브 화소는 서로 다른 색을 발광하는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 제1 서브 화소 및 제2 서브 화소에서, 제2 커패시터 전극은 제1 커패시터 전극과 중첩하는 영역으로부터 액티브층과 중첩하는 영역까지 연장되도록 구성된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 청색 서브 화소가 낮은 S-팩터를 가짐으로써, 계조 표현 시 적절한 데이터 전압 범위를 확보할 수 있다.
본 발명은 적색 서브 화소 및 녹색 서브 화소가 높은 S-팩터를 가짐으로써, 계조 표현 시 적절한 데이터 전압 범위를 확보함과 동시에 저계조 얼룩을 개선할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 4a 및 도 4b는 S-팩터를 설명하기 위한 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(PN), 게이트 드라이버(GD), 데이터 드라이버(DD) 및 타이밍 컨트롤러(TC)만을 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버(GD)와 데이터 드라이버(DD) 및 게이트 드라이버(GD)와 데이터 드라이버(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함한다.
게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급한다. 도 1에서는 게이트 드라이버(GD)가 표시 패널(PN)의 일측에 이격되어 배치된 것으로 도시하였으나, 실질적으로 게이트 드라이버(GD)는 표시 패널(PN) 내에서 GIP(Gate In Panel) 방식으로 배치될 수 있다. 즉, 게이트 드라이버(GD)는 표시 패널(PN)의 표시 영역과 인접한 비표시 영역에 배치될 수 있다. 또한, 도 1에서는 게이트 드라이버(GD)가 하나인 것으로 도시하였으나, 게이트 드라이버(GD)의 개수는 이에 제한되지 않는다.
데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 신호로 변환한다. 그리고 데이터 드라이버(DD)는 변환된 데이터 신호를 복수의 데이터 배선(DL)에 공급할 수 있다. 도 1에서는 하나의 데이터 드라이버(DD)가 표시 패널(PN)의 상측에 이격되어 배치된 것으로 도시하였으나, 데이터 드라이버(DD)의 개수 및 배치는 이에 제한되지 않는다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(DD)에 공급한다. 타이밍 컨트롤러(TC)는 외부로부터 입력되는 동기 신호(SYNC), 예를 들어 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(TC)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 드라이버(GD) 및 데이터 드라이버(DD)에 각각 공급하여 게이트 드라이버(GD) 및 데이터 드라이버(DD)를 제어할 수 있다.
표시 패널(PN)은 표시 영역과 비표시 영역을 포함한다. 이때, 표시 영역과 비표시 영역은 후술할 표시 패널(PN)의 기판(110) 상에 정의된 영역들일 수 있다. 표시 영역은 복수의 서브 화소(SP)를 포함하여 영상을 표시하는 영역일 수 있다. 비표시 영역은 표시 영역을 둘러싸며, 영상을 표시하지 않는 영역일 수 있다. 비표시 영역에는 게이트 드라이버(GD) 및 데이터 드라이버(DD)가 배치될 수 있다.
표시 영역은 영상을 표시하는 영역이다. 표시 영역에는 영상을 표시하기 위한 복수의 서브 화소(SP) 및 복수의 서브 화소(SP)를 구동하기 위한 구동 회로가 배치될 수 있다. 표시 패널(PN)의 표시 영역에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL) 및 데이터 배선(DL)에 연결된다.
복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자(140)가 배치될 수 있다. 복수의 서브 화소(SP)는 적색 서브 화소인 제1 서브 화소(SP1), 녹색 서브 화소인 제2 서브 화소(SP2) 및 청색 서브 화소인 제3 서브 화소(SP3)를 포함할 수 있다. 복수의 발광 소자(140)는 표시 패널(PN)의 종류에 따라 상이하게 정의될 수 있다. 예를 들어, 표시 패널(PN)이 유기 발광 표시 패널인 경우, 발광 소자는 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 이외에도 발광 소자로 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다. 이하에서는 발광 소자(140)가 유기 발광 소자인 것으로 가정하여 설명하기로 하나, 발광 소자의 종류는 이에 제한되지 않는다.
구동 회로는 복수의 서브 화소(SP)를 구동하기 위한 다양한 트랜지스터(130a, 130b), 스토리지 커패시터(120a, 120b) 및 배선 등을 포함할 수 있다. 예를 들어, 구동 회로는 구동 트랜지스터, 스위칭 트랜지스터, 센싱 트랜지스터, 스토리지 커패시터, 게이트 배선(GL), 데이터 배선(DL) 등과 같은 다양한 구성 요소로 이루어질 수 있으나, 이에 제한되지 않는다.
비표시 영역은 영상이 표시되지 않는 영역으로, 표시 영역을 둘러싸도록 배치된다. 비표시 영역은 표시 영역에 배치된 복수의 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역에는 게이트 구동부(GD), 데이터 구동부(DD)와 같은 다양한 구동 IC 등이 배치될 수 있다.
이하에서는 도 2 및 도 3을 참조하여, 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP1, SP2, SP3)를 보다 상세히 설명하기로 한다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 2는 표시 장치(100)의 복수의 서브 화소(SP) 중 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 단면도이다. 도 3은 표시 장치(100)의 복수의 서브 화소(SP) 중 제3 서브 화소(SP3)의 단면도이다. 즉, 복수의 서브 화소(SP) 중 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 동일한 구조를 가질 수 있다. 그리고 복수의 서브 화소(SP) 중 제3 서브 화소(SP3)는 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)와 상이한 구조를 가질 수 있다. 한편, 도 2 및 도 3에 도시된 트랜지스터(130a, 130b)는 구동 트랜지스터일 수 있다. 도 2 및 도 3에서는 설명의 편의를 위하여 복수의 서브 화소(SP)에 배치되는 다양한 트랜지스터들 구동 트랜지스터만을 도시하였다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)는 적어도 2개의 타입의 박막 트랜지스터가 동일한 기판(110) 상에 형성된다. 여기서, 적어도 2개의 타입의 박막 트랜지스터로서 폴리 실리콘 물질을 액티브층으로 하는 LTPS 박막 트랜지스터와 금속 산화물을 액티브층으로 하는 산화물 반도체 박막 트랜지스터가 사용된다. 본 발명에 따른 표시 장치(100)는, 서로 성질이 다른 LPTS 박막 트랜지스터와 산화물 반도체 박막 트랜지스터를 동일 기판(100) 위에 배치함으로써, 최적의 기능을 제공할 수 있다.
구체적으로, 도 2 및 도 3에 도시된 트랜지스터(130a, 130b)는 산화물 반도체 박막 트랜지스터일 수 있다. 즉, 표시 패널(PN)의 표시 영역에 배치되는 트랜지스터는 산화물 박막 트랜지스터로 이루어질 수 있다. 산화물 반도체 박막 트랜지스터는 산화물 반도체 물질을 액티브층으로 이용하는 박막 트랜지스터일 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 오프-전류가 작을 경우 보조 용량의 크기가 감소될 수 있으므로, 산화물 반도체 박막 트랜지스터는 고해상도 표시 소자에 적합하다.
표시 패널(PN)의 비표시 영역에 배치되는 트랜지스터는 LTPS 박막 트랜지스터로 이루어질 수 있다. LTPS 박막 트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 액티브층으로 이용하는 박막 트랜지스터일 수 있다. 폴리 실리콘 물질은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버(GD) 및/또는 멀티플렉서(MUX)에 적용될 수 있다. 즉, 게이트 드라이버(GD)를 구성하는 트랜지스터는 LTPS 박막 트랜지스터일 수 있다.
이하에서는 설명의 편의를 위하여 표시 영역의 트랜지스터가 산화물 반도체 박막 트랜지스터이고, 게이트 드라이버의 트랜지스터가 LTPS 박막 트랜지스터인 것을 기준으로 설명하도록 한다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 표시 영역의 트랜지스터는 산화물 반도체 박막 트랜지스터와 LTPS 박막 트랜지스터의 조합으로 이루어질 수도 있다.
먼저, 도 2를 참조하여 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 구조에 대하여 설명하도록 한다. 여기서, 제1 서브 화소(SP1)는 적색 광을 발광하는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 광을 발광하는 녹색 서브 화소일 수 있다.
도 2를 참조하면, 표시 장치(100)는 기판(110), 스토리지 커패시터(120a), 트랜지스터(130a) 및 발광 소자(140)를 포함한다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지할 수 있다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다.
기판(110) 상에는 제1 버퍼층(111)이 배치된다. 제1 버퍼층(111)은 기판(110)을 통해 수분 또는 불순물이 침투되는 것을 저감할 수 있다. 또한, 제1 버퍼층(111)은 기판(110)으로부터 유출되는 알칼리 이온 등과 같은 불순물로부터 스토리지 커패시터(120a, 120b) 및 트랜지스터(130a, 130b)를 보호할 수 있다. 더불어, 제1 버퍼층(111)은 그 상부에 형성되는 층들과 기판(110) 간의 접착력을 향상시킬 수 있다. 제1 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 버퍼층(111) 상에는 제1 게이트 절연층(112)이 배치된다. 제1 게이트 절연층(112)은 기판(110)을 통해 수분 또는 불순물이 침투되는 것을 저감할 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
스토리지 커패시터(120a)는 제1 게이트 절연층(112) 상에 배치된다. 스토리지 커패시터(120a)는 서로 중첩하는 하부 전극(121a) 및 상부 전극(122a)을 포함한다. 한편, 하부 전극(121a)은 제1 커패시터 전극으로 지칭될 수 있으며, 상부 전극(122a)은 제2 커패시터 전극으로 지칭될 수도 있다.
하부 전극(121a)은 제1 게이트 절연층(112) 상에 배치된다. 하부 전극(121a)은 트랜지스터(130a)와 중첩하지 않을 수 있다. 즉, 하부 전극(121a)은 트랜지스터(130a)가 배치된 영역으로부터 이격되어 배치될 수 있다. 하부 전극(121a)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
하부 전극(121a) 상에는 제1 층간 절연층(113)이 배치된다. 제1 층간 절연층(113)은 하부 전극(121a)과 상부 전극(122a)을 절연시키기 위한 절연층일 수 있다. 제1 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
상부 전극(122a)은 제1 층간 절연층(113) 상에 배치된다. 상부 전극(122a)은 하부 전극(121a)과 중첩하는 영역으로부터 트랜지스터(130a)와 중첩하는 영역까지 연장될 수 있다. 특히, 상부 전극(122a)은 트랜지스터(130a)의 액티브층(131a)과 중첩할 수 있다. 즉, 상부 전극(122a)은 하부 전극(121a) 및 액티브층(131a)과 중첩할 수 있다. 또한, 상부 전극(122a)은 트랜지스터(130a)의 소스 전극(134a)과 전기적으로 연결될 수 있다. 상부 전극(122a)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 이하에서는 설명의 편의를 위하여 상부 전극(122a) 중 액티브층(131a)와 중첩하는 영역을 금속층(122a)으로 정의하도록 한다.
상부 전극(122a)과 하부 전극(121a)이 중첩하는 영역에는 스토리지 커패시터(120a)가 생성될 수 있다. 액티브층(131a)과 중첩하는 상부 전극(122a), 즉, 금속층(122a)은 보호층의 역할을 할 수 있다. 금속층(122a)에 의하여 트랜지스터(130a)로 전달되는 전자파 또는 외부 광이 차단될 수 있다. 또한, 액티브층(131a)와 중첩하는 금속층(122a)은 트랜지스터(130a)의 S-팩터(S-factor)를 조절하는 역할을 할 수 있다.
구체적으로, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 경우, 금속층(122a)과 액티브층(131a)은 제2 버퍼층(114)만을 사이에 두고 인접하게 배치될 수 있다. 반면, 후술할 제3 서브 화소(SP3)의 경우, 액티브층(131a)의 하부에는 상부 전극(122b)이 배치되지 않는다. 따라서, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)는 제3 서브 화소(SP3)에 비하여 높은 S-팩터를 가질 수 있다. 이에, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP2)에서의 적정 데이터 전압 범위를 확보할 수 있다. 이에 대해서는 후술하도록 한다.
한편, 도시되지는 않았으나, 제1 버퍼층(111) 상에는 게이트 드라이버(GD)를 구성하는 LTPS 박막 트랜지스터가 배치될 수 있다. 즉, 제1 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물이 LTPS 박막 트랜지스터로 침투되는 것을 방지하기 위한 절연층일 수 있다. LTPS 박막 트랜지스터의 액티브층은 제1 버퍼층(111) 상에 배치될 수 있다. LTPS 박막 트랜지스터의 게이트 전극은 제1 게이트 절연층(112) 상에서 하부 전극(121a)과 동일한 물질로 이루어질 수 있다. LTPS 박막 트랜지스터의 소스 전극 및 드레인 전극은 상부 전극(122a), 액티브층(131a), 게이트 전극(132a), 소스 전극(134a) 및 드레인 전극(133a) 중 어느 하나와 동일 층 상에서 동일 물질로 이루어질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
스토리지 커패시터(120a) 상에는 제2 버퍼층(114)이 배치된다. 제2 버퍼층(114)은 금속층(122a)과 액티브층(131a)을 절연시키기 위한 절연층일 수 있다. 또한, 제2 버퍼층(114)은 트랜지스터(130a)의 액티브층(131a)을 보호하기 위한 버퍼층일 수 있다. 제2 버퍼층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
트랜지스터(130a)는 제2 버퍼층(114) 상에 배치된다. 트랜지스터(130a)는 발광 소자(140)를 구동시킬 수 있다. 트랜지스터(130a)는 액티브층(131a), 게이트 전극(132a), 소스 전극(134a) 및 드레인 전극(133a)을 포함한다. 한편, 구동 회로의 설계에 따라 소스 전극(134a)이 드레인 전극으로 구성되고, 드레인 전극(133a)이 소스 전극으로 구성될 수도 있다.
액티브층(131a)은 제2 버퍼층(114) 상에 배치된다. 액티브층(131a)은 트랜지스터(130a) 구동 시 채널이 형성되는 영역이다. 액티브층(131a)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있다. 액티브층(131a)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 이하에서는 액티브층(131a)이 산화물 반도체로 이루어진 것을 기준으로 설명하도록 한다.
액티브층(131a) 상에는 제2 게이트 절연층(115)이 배치된다. 제2 게이트 절연층(115)은 액티브층(131a)과 제2 게이트 절연층(115)을 절연시키기 위한 절연층일 수 있다. 제2 게이트 절연층(115)에는 소스 전극(134a) 및 드레인 전극(133a) 각각이 액티브층(131a)에 접속하기 위한 컨택홀이 형성된다. 제2 게이트 절연층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(132a)은 제2 게이트 절연층(115) 상에 배치된다. 게이트 전극(132a)은 액티브층(131a)의 채널 영역과 중첩하도록 배치될 수 있다. 게이트 전극(132a)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(132a) 상에는 제2 층간 절연층(116)이 배치된다. 제2 층간 절연층(116)에는 소스 전극(134a) 및 드레인 전극(133a) 각각이 액티브층(131a)에 접속하기 위한 컨택홀이 형성된다. 제2 층간 절연층(116)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있으나, 이에 제한되지 않는다.
소스 전극(134a) 및 드레인 전극(133a)은 제2 층간 절연층(116) 상에 배치된다. 소스 전극(134a) 및 드레인 전극(133a)은 제2 게이트 절연층(115) 및 제2 층간 절연층(116)에 형성된 컨택홀을 통해 액티브층(131a)의 소스 영역 및 드레인 영역 각각에 컨택될 수 있다. 소스 전극(134a) 및 드레인 전극(133a)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
트랜지스터(130a) 상에는 평탄화층(117)이 배치된다. 평탄화층(117)은 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(117)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
발광 소자(140)는 평탄화층(117) 상에 배치된다. 발광 소자(140)는 제1 전극(141), 발광층(142) 및 제2 전극(143)을 포함한다. 여기서, 제1 전극(141)은 애노드 전극이고, 제2 전극(143)은 캐소드 전극일 수 있다.
한편, 표시 장치(100)는 탑 에미션(Top Emission) 또는 바텀 에미션(Bottom Emission) 방식으로 구현될 수 있다. 탑 에미션 방식인 경우, 제1 전극(141)의 하부에는 발광층(142)에서 발광된 광을 제2 전극(143) 측으로 반사시키기 위한 반사층이 배치될 수 있다. 예를 들어, 반사층은 알루미늄(Al) 또는 은(Ag)과 같은 반사성이 우수한 물질을 포함할 수 있으나, 이에 제한되지 않는다. 반대로, 바텀 에미션 방식인 경우, 제1 전극(141)은 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션 방식인 것으로 가정하여 설명하기로 한다.
제1 전극(141)은 평탄화층(117) 상에 배치된다. 제1 전극(141)은 복수의 서브 화소(SP) 각각과 대응될 수 있다. 제1 전극(141)은 평탄화층(117)에 형성된 컨택홀을 통해 트랜지스터(130a)의 소스 전극(134a)과 전기적으로 연결될 수 있다. 제1 전극(141)은 발광층(142)에 정공을 공급하기 위하여 일함수가 높은 도전성 물질로 이루어질 수 있다. 제1 전극(141)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막은 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO)과 같은 일함수 값이 비교적 큰 재질로 이루질 수 있다. 불투명 도전막은 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 그러나, 제1 전극(141)의 물질은 이에 제한되지 않는다.
제1 전극(141) 및 평탄화층(117) 상에는 뱅크(118)가 배치된다. 뱅크(118)는 제 1 전극(141)의 가장자리를 덮도록 평탄화층(117) 상에 형성될 수 있다. 뱅크(118)는 복수의 서브 화소(SP)를 구분하기 위해, 복수의 서브 화소(SP) 사이에 배치된 절연층이다. 뱅크(118)는 유기 절연 물질일 수 있다. 예를 들어, 뱅크(118)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene, BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
발광층(142)은 제1 전극(141) 및 뱅크(118) 상에 배치된다. 발광층(142)은 기판(110)의 전면에 걸쳐서 형성될 수 있다. 즉, 발광층(142)은 복수의 서브 화소(SP)에 공통적으로 형성되는 공통층일 수 있다. 발광층(142)은 특정 색의 광을 발광하기 위한 유기층일 수 있다. 예를 들어, 발광층(142)은 적색 발광층, 녹색 발광층, 청색 발광층 및 백색 발광층 중 하나일 수 있다. 발광층(142)이 백색 발광층으로 구성된 경우, 발광 소자(140) 상부에 컬러 필터가 더 배치될 수 있다. 발광층(142)은 정공 수송층, 정공 주입층, 정공 저지층, 전자 주입층, 전자 저지층, 전자 수송층 등과 같은 다양한 층을 더 포함할 수도 있다.
제2 전극(143)은 발광층(142) 상에 배치된다. 제2 전극(143)은 기판(110)의 전면에 걸쳐서 하나의 층으로 형성될 수 있다. 즉, 제2 전극(143)은 복수의 서브 화소(SP)에 공통적으로 형성되는 공통층일 수 있다. 제2 전극(143)은 발광층(142)으로 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어질 수 있다. 제2 전극(143)은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질, MgAg와 같은 금속 합금이나 이테르븀(Yb) 합금 등으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다.
다음으로, 도 3을 참조하여 제3 서브 화소(SP3)의 구조에 대하여 설명하도록 한다. 여기서, 제3 서브 화소(SP3)는 청색 광을 발광하는 청색 서브 화소일 수 있다. 제3 서브 화소(SP3)에 배치된 구성들은 스토리지 커패시터(120b) 및 트랜지스터(130b)를 제외하면 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 구성들과 동일하므로, 중복 설명은 생략하도록 한다.
도 3을 참조하면, 제3 서브 화소(SP3)에는 스토리지 커패시터(120b) 및 트랜지스터(130b)가 배치된다. 이때, 스토리지 커패시터(120b)와 트랜지스터(130b)는 서로 중첩하지 않는다.
스토리지 커패시터(120b)는 제1 게이트 절연층(112) 상에 배치된다. 스토리지 커패시터(120b)는 서로 중첩하는 하부 전극(121b) 및 상부 전극(122b)을 포함한다. 여기서, 제3 서브 화소(SP3)에 배치된 하부 전극(121b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 하부 전극(121a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다. 또한, 제3 서브 화소(SP3)에 배치된 상부 전극(122b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 상부 전극(122a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다.
트랜지스터(130b)는 제2 버퍼층(114) 상에 배치된다. 트랜지스터(130b)는 액티브층(131b), 게이트 전극(132b), 소스 전극(134b) 및 드레인 전극(133b)을 포함한다. 여기서, 제3 서브 화소(SP3)에 배치된 액티브층(131b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 액티브층(131a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다. 제3 서브 화소(SP3)에 배치된 게이트 전극(132b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 게이트 전극(132a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다. 제3 서브 화소(SP3)에 배치된 소스 전극(134b) 및 드레인 전극(133b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 소스 전극(134a) 및 드레인 전극(133a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다.
제3 서브 화소(SP3)의 경우, 스토리지 커패시터(120b)의 상부 전극(121b)은 트랜지스터(130b)와 중첩하지 않는다. 즉, 트랜지스터(130b)의 액티브층(131b) 하부에는 상부 전극(121b)이 배치되지 않는다. 따라서, 제3 서브 화소(SP3)는 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 비하여 낮은 S-팩터를 가질 수 있다. 이에, 제3 서브 화소(SP3)에서의 적정 데이터 전압 범위를 확보할 수 있다.
이하에서는 도 4a 및 도 4b를 참조하여 S-팩터(factor)를 설명하도록 한다.
도 4a 및 도 4b는 S-팩터를 설명하기 위한 그래프이다. 도 4a 및 도 4b는 계조(gray scale) 표현을 위한 데이터 전압에 따른 요구 전류의 그래프이다. 구체적으로, X축은 전압을 의미하고, Y축은 전류를 의미할 수 있다. 또한, 도 4a 및 도 4b 각각의 첫번째 그래프는 적색 서브 화소와 대응되는 그래프이고, 두번째 그래프는 녹색 서브 화소와 대응되는 그래프이며, 세번째 그래프는 청색 서브 화소와 대응되는 그래프이다. 도 4a의 경우, 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 모두에 상대적으로 낮은 S-팩터를 갖는 구조를 적용한 경우를 나타낸 것이다. 도 4b의 경우, 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 모두에 상대적으로 높은 S-팩터를 갖는 구조를 적용한 경우를 나타낸 것이다.
P(R, G)는 적색 서브 화소 및 녹색 서브 화소에서 화이트(white)와 대응되는 요구 전류를 나타내는 지점이다. P(B)는 청색 서브 화소에서 화이트와 대응되는 요구 전류를 나타내는 지점이다. Y축의 최저점은 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소에서 블랙(black)과 대응되는 요구 전류를 나타내는 지점이다.
R(R)은 적색 서브 화소의 블랙에서 화이트를 표현하기 위한 데이터 전압의 범위를 나타낸 것이다. R(G)는 녹색 서브 화소의 블랙에서 화이트를 표현하기 위한 데이터 전압의 범위를 나타낸 것이다. R(B)는 청색 서브 화소의 블랙에서 화이트를 표현하기 위한 데이터 전압의 범위를 나타낸 것이다.
일반적으로, 청색 서브 화소는 형광 물질의 발광층을 사용하므로, 인광 물질의 발광층을 사용하는 적색 서브 화소 및 녹색 서브 화소에 비하여 전류 효율이 낮을 수 있다. 이에, 높은 휘도 달성을 위하여 청색 서브 화소의 화이트와 대응되는 전압과 전류의 값은 적색 서브 화소 및 녹색 서브 화소의 화이트와 대응되는 전압과 전류의 값보다 높을 수 있다. 즉, P(B)는 P(R, G)에 비하여 높은 지점에 위치할 수 있다. 또한, 청색 서브 화소의 데이터 전압의 범위는 적색 서브 화소 및 녹색 서브 화소의 데이터 전압의 범위보다 넓을 수 있다.
일반적으로, 트랜지스터의 S-팩터는 트랜지스터의 하부에 금속층을 배치하여 조절할 수 있다. 이때, 금속층은 트랜지스터의 소스 전극과 연결될 수 있다. 트랜지스터의 액티브층과 액티브층 하부에 배치된 금속층 사이의 거리가 가까울수록 S-팩터가 크다. 즉, 액티브층과 금속층 사이의 거리가 가까울수록, 트랜지스터의 게이트 전극에서 발생하는 필드를 방해하는 성분이 커지므로, S-팩터가 높아질 수 있다. 반대로, 액티브층과 금속층 사이의 거리가 멀수록 S-팩터는 작아질 수 있다. 즉, 액티브층과 금속층 사이의 거리가 멀수록, 트랜지스터의 게이트 전극에서 발생하는 필드를 방해하는 성분이 작아지고, S-팩터는 작아질 수 있다. 또한, 액티브층의 하부에 금속층이 존재하지 않을 경우, 필드를 방해하는 성분이 존재하지 않으므로 S-팩터가 가장 낮게 구성될 수 있다.
일반적으로, S-팩터가 높을수록 계조 표현을 위한 데이터 전압의 범위는 넓어지고, S-팩터가 낮을수록 계조 표현을 위한 데이터 전압의 범위가 좁아질 수 있다. 구체적으로, 낮은 S-팩터를 갖는 구조를 적용한 도 4a의 그래프와 높은 S-팩터를 갖는 구조를 적용한 도 4b의 그래프를 비교하였을 때, S-팩터가 낮을수록 데이터 전압의 범위가 좁아지고, S-팩터가 높을수록 데이터 전압의 범위가 넓어지는 것을 알 수 있다.
도 4a에 도시된 바와 같이, 트랜지스터의 S-팩터가 상대적으로 낮게 구성될 경우, 데이터 전압의 범위가 상대적으로 좁아질 수 있다. 데이터 전압의 범위가 좁을수록 그래프의 기울기가 커지므로, 데이터 전압 간의 변별력이 떨어질 수 있다. 즉, 데이터 전압의 변화에 따라 화소의 계조가 급격하게 변동되고, 이는 저계조(low gray)에서의 얼룩을 발생시킬 수 있다. 특히, 적색 서브 화소 및 녹색 서브 화소는 청색 서브 화소에 비하여 효율이 좋으므로, 청색 서브 화소보다 작은 데이터 전압의 범위를 갖는다. 따라서, S-팩터가 낮게 구성될 경우, 적색 서브 화소 및 녹색 서브 화소의 데이터 전압의 범위가 지나치게 좁아짐으로써, 저계조에서의 얼룩에 취약할 수 있다.
도 4b에 도시된 바와 같이, 트랜지스터의 S-팩터가 상대적으로 높게 구성될 경우, 데이터 전압의 범위가 상대적으로 넓어질 수 있다. 데이터 전압의 범위가 넓을수록 그래프의 기울이가 완만해지므로, 데이터 전압 간의 변별력이 향상될 수 있다. 즉, 데이터 전압의 변화에 따라 화소의 계조를 용이하게 조절할 수 있으므로, 저계조에서의 얼룩을 개선할 수 있다. 다만, 데이터 전압의 범위가 지나치게 넓을 경우, 소비 전력이 증가하고, 화이트의 피크(peak) 휘도 달성을 위하여 요구되는 전압이 데이터 드라이버의 스펙(spec)을 넘어설 수도 있다. 여기서, 데이터 드라이버의 스펙은 데이터 드라이버에서 제공될 수 있는 전압의 범위를 의미할 수 있다. 특히, 청색 서브 화소는 적색 서브 화소 및 녹색 서브 화소에 비하여 효율이 낮으므로, 적색 서브 화소 및 녹색 서브 화소보다 넓은 데이터 전압의 범위를 갖는다. 따라서, S-팩터가 높게 구성될 경우, 청색 서브 화소의 데이터 전압의 범위가 지나치게 넓어짐으로써, 데이터 드라이버의 스펙을 벗어날 수 있다.
결국, S-팩터가 높을수록 저계조에서의 얼룩을 개선할 수 있으나, 소비 전력이 증가하고, 요구되는 데이터 전압의 범위가 데이터 드라이버의 스펙을 넘어설 수 있다. 반면, S-팩터가 낮을수록 소비 전력이 개선되고, 요구되는 데이터 전압의 범위가 데이터 드라이버의 스펙을 충족할 수 있으나, 저계조에서의 얼룩에 취약할 수 있다. 또한, 서브 화소 별로 발광 소자의 효율이 상이하므로, 서브 화소 별로 S-팩터에 따른 데이터 전압의 범위도 상이할 수 있다. 따라서, 복수의 서브 화소에 모두 동일한 구조를 적용할 경우, 특정 서브 화소에서는 저계조 얼룩이 발생하거나 데이터 전압의 범위가 데이터 드라이버의 스펙을 넘어서는 문제가 발생할 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 각각의 서브 화소(SP) 별로 상이한 구조를 적용할 수 있다. 즉, 복수의 서브 화소(SP) 각각에서 액티브층(131a, 131b)과 전극(121a, 122a, 121b, 122b) 사이의 거리는 상이하게 구성될 수 있다. 구체적으로, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에서 액티브층(131a)의 하부에는 상부 전극(122a)으로부터 연장된 금속층(122a)이 배치될 수 있다. 반면, 제3 서브 화소(SP3)에서 액티브층(131b)의 하부에는 금속층이 배치되지 않는다. 이에, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 S-팩터는 제3 서브 화소(SP3)보다 높고, 제3 서브 화소(SP3)의 S-팩터는 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)보다 낮다. 따라서, 각각의 서브 화소(SP)에 최적화된 S-팩터를 적용하여 각각의 서브 화소(SP)의 효율을 향상시킬 수 있다.
보다 구체적으로, 적색 서브 화소인 제1 서브 화소(SP1)와 녹색 서브 화소인 제2 서브 화소(SP2)에는 높은 S-팩터를 적용할 수 있다. 즉, 제1 서브 화소(SP1)와 제2 서브 화소(SP2)의 액티브층(131a)의 하부에는 금속층(122a)이 배치될 수 있다. 금속층(122a)은 제1 층간 절연층(113)과 제2 버퍼층(114) 사이에서 스토리지 커패시터(120a)의 상부 전극(122a)으로부터 연장될 수 있다. 이때, 서로 중첩하는 액티브층(131a)과 금속층(122a) 사이에는 하나의 층인 제2 버퍼층(114)만이 배치될 수 있다. 따라서, 제1 서브 화소(SP1)와 제2 서브 화소(SP2)의 트랜지스터(130a)는 제3 서브 화소(SP3)에 비하여 높은 S-팩터를 가질 수 있다. 이에, 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 넓은 데이터 전압 범위를 활용할 수 있다. 따라서, 제1 서브 화소(SP1)와 제2 서브 화소(SP2)의 저계조 얼룩이 개선될 수 있다.
청색 서브 화소인 제3 서브 화소(SP3)에는 낮은 S-팩터를 적용할 수 있다. 즉, 제3 서브 화소(SP3)의 액티브층(131b)의 하부에는 제1 전극(121b)이나 제2 전극(122b)이 배치되지 않는다. 이에, 제1 게이트 절연층(112)과 제1 층간 절연층(113)은 서로 접하고, 제1 층간 절연층(113)과 제2 버퍼층(114)은 서로 접할 수 있다. 다시 말해서, 제3 서브 화소(SP3)의 액티브층(131b)은 제1 전극(121b) 또는 제2 전극(122b)과 중첩하지 않는다. 따라서, 제3 서브 화소(SP3)의 트랜지스터(130b)는 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 비하여 낮은 S-팩터를 가질 수 있다. 이에, 제3 서브 화소(SP3)의 데이터 전압 범위는 적정 수준을 유지할 수 있다. 따라서, 제3 서브 화소(SP3)의 계조를 표현하기 위한 데이터 전압의 범위는 데이터 드라이버(DD)의 스펙을 충족할 수 있다.
또한, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)는 모두 데이터 드라이버(DD)에서 제공될 수 있는 전압의 범위를 최대한 활용할 수 있도록 구성될 수 있다. 즉, 복수의 서브 화소(SP)의 데이터 전압의 범위는 너무 넓거나 너무 좁지 않고 적정 수준으로 구성될 수 있다. 이에, 데이터 드라이버(DD)의 전압 범위를 최대한 활용하여 화소의 계조를 용이하게 조절할 수 있다. 따라서, 표시 장치(100)의 품질이 향상될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 5의 표시 장치(500)는 도 2 및 도 3의 표시 장치(100)와 비교하여, 제3 서브 화소(SP3)의 스토리지 커패시터(520b) 및 트랜지스터(530b)를 제외하고 나머지 구성은 동일하다. 이에, 중복 설명은 생략하도록 한다.
도 5를 참조하면, 제3 서브 화소(SP3)와 대응되는 기판(110) 상에는 스토리지 커패시터(520b) 및 트랜지스터(530b)가 배치된다.
스토리지 커패시터(520b)는 제1 게이트 절연층(112) 상에 배치된다. 스토리지 커패시터(520b)는 서로 중첩하는 하부 전극(521b) 및 상부 전극(522b)을 포함한다. 여기서, 제3 서브 화소(SP3)에 배치된 하부 전극(521b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 하부 전극(121a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다. 또한, 제3 서브 화소(SP3)에 배치된 상부 전극(522b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 상부 전극(122a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다.
트랜지스터(530b)는 제2 버퍼층(114) 상에 배치된다. 트랜지스터(530b)는 액티브층(531b), 게이트 전극(532b), 소스 전극(534b) 및 드레인 전극(533b)을 포함한다. 여기서, 제3 서브 화소(SP3)에 배치된 액티브층(531b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 액티브층(531a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다. 제3 서브 화소(SP3)에 배치된 게이트 전극(532b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 게이트 전극(532a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다. 제3 서브 화소(SP3)에 배치된 소스 전극(534b) 및 드레인 전극(533b)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에 배치된 소스 전극(534a) 및 드레인 전극(533a)과 동일 공정에 의하여 동일한 물질로 형성될 수 있다.
제3 서브 화소(SP3)에서, 스토리지 커패시터(520b)의 하부 전극(521b)은 트랜지스터(530b)와 중첩할 수 있다. 이때, 상부 전극(522b)은 트랜지스터(530b)와 중첩하지 않을 수 있다. 즉, 상부 전극(522b)은 트랜지스터(530b)가 배치된 영역으로부터 이격되어 배치될 수 있다. 하부 전극(521b)은 상부 전극(522b)과 중첩하는 영역으로부터 트랜지스터(530b)와 중첩하는 영역까지 연장될 수 있다. 특히, 하부 전극(521b)은 트랜지스터(530b)의 액티브층(531b)과 중첩할 수 있다. 또한, 하부 전극(521b)은 트랜지스터(530b)의 소스 전극(534b)과 전기적으로 연결될 수 있다. 이하에서는 설명의 편의를 위하여 하부 전극(521b) 중 액티브층(531b)와 중첩하는 영역을 금속층(521b)으로 정의하도록 한다.
제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에서, 금속층(122a)은 액티브층(131a)과 중첩한다. 이때, 금속층(122a)과 액티브층(131a) 사이에는 제2 버퍼층(114)이 배치될 수 있다. 제3 서브 화소(SP3)에서, 금속층(521b)은 액티브층(531b)과 중첩한다. 이때, 금속층(521b)과 액티브층(531b) 사이에는 제1 층간 절연층(113) 및 제2 버퍼층(114)이 배치될 수 있다. 즉, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 금속층(122a)과 액티브층(131a) 사이의 거리는 제3 서브 화소(SP3)의 금속층(521b)과 액티브층(531b) 사이의 거리보다 작다. 이에, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 S-팩터는 제3 서브 화소(SP3)의 S-팩터보다 클 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(500)는 적색 서브 화소인 제1 서브 화소(SP1)와 녹색 서브 화소인 제2 서브 화소(SP2)에는 높은 S-팩터를 적용할 수 있다. 또한, 청색 서브 화소인 제3 서브 화소(SP3)에는 낮은 S-팩터를 적용할 수 있다. 이에, 복수의 서브 화소(SP)는 저계조 얼룩이 개선됨과 동시에 적정 데이터 전압 범위를 확보하여 화소의 계조를 용이하게 조절할 수 있다. 또한, 트랜지스터(530b)의 하부에 금속층(521b)을 배치하므로, 전자파 또는 외부 광으로부터 트랜지스터(530b)를 보호할 수 있다. 이에, 표시 장치(500)의 품질 및 신뢰성이 향상될 수 있다.
본 발명의 실시예에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 기판 상에서 복수의 서브 화소에 배치되는 스토리지 커패시터, 스토리지 커패시터 상의 버퍼층, 버퍼층 상에서 복수의 서브 화소에 배치되는 트랜지스터 및 트랜지스터 상의 발광 소자를 포함하고, 복수의 서브 화소는 서로 다른 색을 발광하는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 복수의 서브 화소 중 적어도 하나는 트랜지스터 하부에 배치되는 금속층을 포함하며, 금속층은 스토리지 커패시터의 전극 중 하나와 연결된다.
본 발명의 다른 특징에 따르면, 금속층은 트랜지스터의 액티브층과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 금속층은 제1 서브 화소 및 제2 서브 화소에만 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 스토리지 커패시터는, 기판 상의 하부 전극 및 하부 전극 상에서 하부 전극과 중첩하도록 배치되는 상부 전극을 포함하고, 금속층은 상부 전극으로부터 연장된 영역일 수 있다.
본 발명의 또 다른 특징에 따르면, 금속층은 제3 서브 화소에는 배치되지 않을 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소는 적색 서브 화소이고, 제2 서브 화소는 녹색 서브 화소이며, 제3 서브 화소는 청색 서브 화소일 수 있다.
본 발명의 또 다른 특징에 따르면, 금속층은 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소에 각각 배치되고, 제1 서브 화소 및 제2 서브 화소에 배치된 금속층과 제3 서브 화소에 배치된 금속층은 서로 다른 층 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 스토리지 커패시터는, 기판 상의 하부 전극 및 하부 전극 상에서 하부 전극과 중첩하도록 배치되는 상부 전극을 포함하고, 제1 서브 화소 및 제2 서브 화소의 금속층은 상부 전극으로부터 연장된 영역이고, 제3 서브 화소의 금속층은 하부 전극으로부터 연장된 영역일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소는 적색 서브 화소이고, 제2 서브 화소는 녹색 서브 화소이며, 제3 서브 화소는 청색 서브 화소일 수 있다.
본 발명의 또 다른 특징에 따르면, 스토리지 커패시터는 서로 중첩하는 하부 전극과 상부 전극을 포함하고, 하부 전극과 상부 전극 사이에는 층간 절연층이 배치되며, 제1 서브 화소 및 제2 서브 화소의 트랜지스터와 중첩되는 영역에서, 층간 절연층과 버퍼층 사이에는 금속층이 배치되고, 제3 서브 화소의 트랜지스터와 중첩되는 영역에서, 층간 절연층과 버퍼층은 서로 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 트랜지스터는 발광 소자와 연결되는 소스 전극을 더 포함하고, 금속층은 소스 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 기판, 복수의 서브 화소 각각에 배치되는 제1 커패시터 전극, 제1 커패시터 전극 상의 층간 절연층, 층간 절연층 상에서 제1 커패시터 전극과 중첩하도록 배치되는 제2 커패시터 전극, 제2 커패시터 전극 상의 버퍼층, 버퍼층 상에 배치되고, 액티브층을 포함하는 트랜지스터 및 트랜지스터 상에 배치되는 발광 소자를 포함하고, 복수의 서브 화소는 서로 다른 색을 발광하는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고, 제1 서브 화소 및 제2 서브 화소에서, 제2 커패시터 전극은 제1 커패시터 전극과 중첩하는 영역으로부터 액티브층과 중첩하는 영역까지 연장되도록 구성된다.
본 발명의 다른 특징에 따르면, 제1 서브 화소 및 제2 서브 화소의 액티브층과 중첩되는 영역에서, 층간 절연층과 버퍼층 사이에는 제2 커패시터 전극이 배치되고, 제3 서브 화소의 액티브층과 중첩되는 영역에서, 층간 절연층과 버퍼층은 서로 직접 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 트랜지스터는 발광 소자와 연결되는 소스 전극을 더 포함하고, 제1 서브 화소 및 제2 서브 화소의 제2 커패시터 전극은 소스 전극과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제3 서브 화소에서, 제1 커패시터 전극 및 제2 커패시터 전극은 액티브층과 중첩하지 않을 수 있다.
본 발명의 또 다른 특징에 따르면, 제3 서브 화소에서, 제1 커패시터 전극은 제2 커패시터 전극과 중첩하는 영역으로부터 액티브층과 중첩하는 영역까지 연장되도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 트랜지스터는 발광 소자와 연결되는 소스 전극을 더 포함하고, 제3 서브 화소의 제1 커패시터 전극은 소스 전극과 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소 및 제2 서브 화소에서의 제2 커패시터 전극과 액티브층 사이의 거리는 제3 서브 화소에서의 제1 커패시터 전극과 액티브층 사이의 거리보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소는 적색 서브 화소이고, 제2 서브 화소는 녹색 서브 화소이며, 제3 서브 화소는 청색 서브 화소일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 500: 표시 장치
110: 기판
111: 제1 버퍼층
112: 제1 게이트 절연층
113: 제1 층간 절연층
114: 제2 버퍼층
115: 제2 게이트 절연층
116: 제2 층간 절연층
117: 평탄화층
118: 뱅크
120a, 120b, 520b: 스토리지 커패시터
121a, 121b, 521b: 하부 전극
122a, 122b, 522b: 상부 전극
130a, 130b, 530b: 트랜지스터
131a, 131b, 531b: 액티브층
132a, 132b, 532b: 게이트 전극
133a, 133b, 533b: 드레인 전극
134a, 134b, 534b: 소스 전극
140: 발광 소자
141: 제1 전극
142: 발광층
143: 제2 전극
PN: 표시 패널
GD: 게이트 드라이버
DD: 데이터 드라이버
TC: 타이밍 컨트롤러
SP, SP1, SP2, SP3: 서브 화소
SL: 스캔 배선
DL: 데이터 배선

Claims (19)

  1. 복수의 서브 화소를 포함하는 기판;
    상기 기판 상에서 상기 복수의 서브 화소에 배치되는 스토리지 커패시터;
    상기 스토리지 커패시터 상의 버퍼층;
    상기 버퍼층 상에서 상기 복수의 서브 화소에 배치되는 트랜지스터; 및
    상기 트랜지스터 상의 발광 소자를 포함하고,
    상기 복수의 서브 화소는 서로 다른 색을 발광하는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고,
    상기 복수의 서브 화소 중 적어도 하나는 상기 트랜지스터 하부에 배치되는 금속층을 포함하며,
    상기 금속층은 상기 스토리지 커패시터의 전극 중 하나와 연결되는, 표시 장치.
  2. 제1항에 있어서,
    상기 금속층은 상기 트랜지스터의 액티브층과 중첩하는, 표시 장치.
  3. 제1항에 있어서,
    상기 금속층은 상기 제1 서브 화소 및 상기 제2 서브 화소에만 배치되는, 표시 장치.
  4. 제3항에 있어서,
    상기 스토리지 커패시터는,
    상기 기판 상의 하부 전극; 및
    상기 하부 전극 상에서 상기 하부 전극과 중첩하도록 배치되는 상부 전극을 포함하고,
    상기 금속층은 상기 상부 전극으로부터 연장된 영역인, 표시 장치.
  5. 제3항에 있어서,
    상기 금속층은 상기 제3 서브 화소에는 배치되지 않는, 표시 장치.
  6. 제3항에 있어서,
    상기 제1 서브 화소는 적색 서브 화소이고, 상기 제2 서브 화소는 녹색 서브 화소이며, 상기 제3 서브 화소는 청색 서브 화소인, 표시 장치.
  7. 제1항에 있어서,
    상기 금속층은 상기 제1 서브 화소, 상기 제2 서브 화소 및 상기 제3 서브 화소에 각각 배치되고,
    상기 제1 서브 화소 및 상기 제2 서브 화소에 배치된 상기 금속층과 상기 제3 서브 화소에 배치된 상기 금속층은 서로 다른 층 상에 배치되는, 표시 장치.
  8. 제7항에 있어서,
    상기 스토리지 커패시터는,
    상기 기판 상의 하부 전극; 및
    상기 하부 전극 상에서 상기 하부 전극과 중첩하도록 배치되는 상부 전극을 포함하고,
    상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 금속층은 상기 상부 전극으로부터 연장된 영역이고,
    상기 제3 서브 화소의 상기 금속층은 상기 하부 전극으로부터 연장된 영역인, 표시 장치.
  9. 제7항에 있어서,
    상기 제1 서브 화소는 적색 서브 화소이고, 상기 제2 서브 화소는 녹색 서브 화소이며, 상기 제3 서브 화소는 청색 서브 화소인, 표시 장치.
  10. 제1항에 있어서,
    상기 스토리지 커패시터는 서로 중첩하는 하부 전극과 상부 전극을 포함하고,
    상기 하부 전극과 상기 상부 전극 사이에는 층간 절연층이 배치되며,
    상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 트랜지스터와 중첩되는 영역에서, 상기 층간 절연층과 상기 버퍼층 사이에는 상기 금속층이 배치되고,
    상기 제3 서브 화소의 상기 트랜지스터와 중첩되는 영역에서, 상기 층간 절연층과 상기 버퍼층은 서로 접하는, 표시 장치.
  11. 제1항에 있어서,
    상기 트랜지스터는 상기 발광 소자와 연결되는 소스 전극을 더 포함하고,
    상기 금속층은 상기 소스 전극과 전기적으로 연결되는, 표시 장치.
  12. 복수의 서브 화소를 포함하는 기판;
    상기 복수의 서브 화소 각각에 배치되는 제1 커패시터 전극;
    상기 제1 커패시터 전극 상의 층간 절연층;
    상기 층간 절연층 상에서 상기 제1 커패시터 전극과 중첩하도록 배치되는 제2 커패시터 전극;
    상기 제2 커패시터 전극 상의 버퍼층;
    상기 버퍼층 상에 배치되고, 액티브층을 포함하는 트랜지스터; 및
    상기 트랜지스터 상에 배치되는 발광 소자를 포함하고,
    상기 복수의 서브 화소는 서로 다른 색을 발광하는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함하고,
    상기 제1 서브 화소 및 상기 제2 서브 화소에서, 상기 제2 커패시터 전극은 상기 제1 커패시터 전극과 중첩하는 영역으로부터 상기 액티브층과 중첩하는 영역까지 연장되도록 구성되는, 표시 장치.
  13. 제12항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 액티브층과 중첩되는 영역에서, 상기 층간 절연층과 상기 버퍼층 사이에는 제2 커패시터 전극이 배치되고,
    상기 제3 서브 화소의 상기 액티브층과 중첩되는 영역에서, 상기 층간 절연층과 상기 버퍼층은 서로 직접 접하는, 표시 장치.
  14. 제12항에 있어서,
    상기 트랜지스터는 상기 발광 소자와 연결되는 소스 전극을 더 포함하고,
    상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제2 커패시터 전극은 상기 소스 전극과 전기적으로 연결되는, 표시 장치.
  15. 제12항에 있어서,
    상기 제3 서브 화소에서, 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극은 상기 액티브층과 중첩하지 않는, 표시 장치.
  16. 제12항에 있어서,
    상기 제3 서브 화소에서, 상기 제1 커패시터 전극은 상기 제2 커패시터 전극과 중첩하는 영역으로부터 상기 액티브층과 중첩하는 영역까지 연장되도록 구성되는, 표시 장치.
  17. 제16항에 있어서,
    상기 트랜지스터는 상기 발광 소자와 연결되는 소스 전극을 더 포함하고,
    상기 제3 서브 화소의 상기 제1 커패시터 전극은 상기 소스 전극과 전기적으로 연결되는, 표시 장치.
  18. 제16항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소에서의 상기 제2 커패시터 전극과 상기 액티브층 사이의 거리는 상기 제3 서브 화소에서의 상기 제1 커패시터 전극과 상기 액티브층 사이의 거리보다 작은, 표시 장치.
  19. 제12항에 있어서,
    상기 제1 서브 화소는 적색 서브 화소이고, 상기 제2 서브 화소는 녹색 서브 화소이며, 상기 제3 서브 화소는 청색 서브 화소인, 표시 장치.


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