KR102555624B1 - 표시장치 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 위치하는 적어도 하나의 박막트랜지스터 및 보조전극, 상기 적어도 하나의 박막트랜지스터 및 상기 보조전극 상에 위치하는 패시베이션막, 상기 패시베이션막 상에 위치하며, 상기 적어도 하나의 박막트랜지스터와 중첩하는 제1 격벽과, 상기 제1 격벽으로부터 이격된 제2 격벽, 상기 제1 격벽 상에 위치하며, 상기 적어도 하나의 박막트랜지스터와 연결된 제1 전극, 상기 제2 격벽 상에 위치하며, 상기 보조전극과 연결된 연결전극, 상기 제1 전극 상에 위치하며, 상기 제1 전극을 노출시키는 제1 개구부 및 상기 제2 격벽을 노출시키는 제2 개구부를 포함하는 뱅크층, 상기 제1 전극 상에 위치하며, 상기 제2 격벽에 의해 단락되는 유기막층, 및 상기 유기막층 상에 위치하며, 상기 제2 격벽에서 상기 연결전극과 컨택하는 제2 전극을 포함할 수 있다.
Description
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 개구율 및 투과율을 향상시키고 제조비용을 절감할 수 있는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동이 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
최근에는 표시장치의 전면에서 후면을 투과하여 볼 수 있는 투명 표시장치가 개발되고 있다. 예를 들어, 투명 유기발광표시장치는 광을 발광하는 서브픽셀 및 외광이 투과하는 투과부로 이루어져 투명 표시장치를 구현한다. 서브픽셀이 커지면 투과부가 작아지고 투과부가 커지면 서브픽셀이 작아지는 트레이드-오프(trade-off) 관계를 가지기 때문에, 서브픽셀 및 투과부의 개구율을 증가시키기 어려운 문제가 있다.
본 발명은 제2 전극과 보조 전극의 컨택 면적을 증가시켜 개구율 및 투과율을 향상시키고 제조비용을 절감할 수 있는 표시장치를 제공한다.
본 발명의 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 위치하는 적어도 하나의 박막트랜지스터 및 보조전극, 상기 적어도 하나의 박막트랜지스터 및 상기 보조전극 상에 위치하는 패시베이션막, 상기 패시베이션막 상에 위치하며, 상기 적어도 하나의 박막트랜지스터와 중첩하는 제1 격벽과, 상기 제1 격벽으로부터 이격된 제2 격벽, 상기 제1 격벽 상에 위치하며, 상기 적어도 하나의 박막트랜지스터와 연결된 제1 전극, 상기 제2 격벽 상에 위치하며, 상기 보조전극과 연결된 연결전극, 상기 제1 전극 상에 위치하며, 상기 제1 전극을 노출시키는 제1 개구부 및 상기 제2 격벽을 노출시키는 제2 개구부를 포함하는 뱅크층, 상기 제1 전극 상에 위치하며, 상기 제2 격벽에 의해 단락되는 유기막층, 및 상기 유기막층 상에 위치하며, 상기 제2 격벽에서 상기 연결전극과 컨택하는 제2 전극을 포함할 수 있다.
상기 제1 격벽과 상기 제2 격벽은 역테이퍼 형상으로 이루어질 수 있다.
상기 제1 전극은 상기 제1 격벽의 측면 및 상면을 덮으며, 상기 패시베이션막에 구비된 제1 비아홀을 통해 상기 적어도 하나의 박막트랜지스터와 연결될 수 있다.
상기 제1 전극, 상기 유기막층 및 상기 제2 전극이 중첩하는 발광부를 포함하며, 상기 제1 격벽은 상기 발광부와 중첩할 수 있다.
상기 연결전극은 상기 제2 격벽의 측면 및 상면을 덮으며, 상기 패시베이션막에 구비된 제2 비아홀을 통해 상기 보조전극과 연결될 수 있다.
상기 제2 격벽의 측면은 상기 유기막층이 단락되어 상기 연결전극을 노출시키고, 상기 제2 전극은 상기 제2 격벽의 측면에서 노출된 상기 연결전극에 컨택할 수 있다.
상기 제2 격벽과 중첩되는 상기 패시베이션막의 표면은 상기 유기막층이 단락되어 상기 연결전극을 노출시키고, 상기 제2 전극은 상기 패시베이션막의 표면 상에 노출된 상기 연결전극에 컨택할 수 있다.
상기 적어도 하나의 박막트랜지스터는 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 보조전극은 상기 소스 전극과 동일한 물질로 이루어질 수 있다.
상기 기판은 발광부를 포함하는 서브픽셀 및 투과부로 구획되며, 상기 적어도 하나의 박막트랜지스터, 상기 보조전극, 상기 제1 격벽, 상기 제2 격벽, 상기 제1 전극 및 상기 연결전극은 상기 서브픽셀에 배치될 수 있다.
상기 뱅크층은 상기 서브픽셀에 배치되고, 상기 뱅크층은 상기 투과부를 노출시키는 제3 개구부를 포함하여 상기 투과부에 배치되지 않을 수 있다.
상기 제1 격벽은 상기 발광부와 중첩될 수 있다.
상기 게이트 전극과 동일층 상에 위치하는 커패시터 하부전극, 및 상기 소스 전극과 동일층 상에 위치하는 커패시터 상부전극;을 포함하는 커패시터를 더 포함하며, 상기 커패시터 하부전극과 상기 커패시터 상부전극 사이에 개재된 제1 층간 절연막을 더 포함할 수 있다.
상기 제1 격벽은 상기 커패시터와 중첩될 수 있다.
본 발명의 실시예들에 따른 유기발광표시장치는 오버코트층을 생략하고 제1 격벽을 통해 제1 전극이 형성되는 영역을 정의할 수 있다. 따라서, 제조비용을 절감할 수 있고, 투과부에 오버코트층이 생략되어 투과율을 향상시키고 옐로위시한 광이 나오는 것을 줄여 색감을 향상시킬 수 있는 이점이 있다.
또한, 본 발명의 실시예들에 따른 유기발광표시장치는 제2 격벽의 측면에서도 연결전극과 제2 전극을 컨택시킴으로써, 연결전극과 제2 전극의 컨택영역의 면적을 증가시켜 컨택 저항을 감소시킬 수 있는 이점이 있다.
도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로 구성도.
도 3은 서브픽셀의 상세 회로 구성 예시도.
도 4는 본 발명의 유기발광표시장치의 서브픽셀들의 레이아웃을 간략히 나타낸 평면도.
도 5는 본 발명의 비교예에 따른 서브픽셀을 나타낸 단면도.
도 6은 본 발명의 비교예에 따른 격벽 영역을 확대한 단면도.
도 7은 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 8은 본 발명의 실시예에 따른 격벽 영역을 확대한 단면도.
도 9는 서브픽셀과 제1 격벽의 배치관계를 나타낸 평면도.
도 10은 본 발명의 제2 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 11은 본 발명의 비교예 및 제1 실시예에 따른 격벽의 크기에 따른 컨택영역의 면적을 나타낸 그래프.
도 12는 본 발명의 비교예에 따라 제조된 유기발광표시장치의 이미지.
도 13은 본 발명의 제2 실시예에 따라 제조된 유기발광표시장치의 이미지.
도 2는 서브픽셀의 개략적인 회로 구성도.
도 3은 서브픽셀의 상세 회로 구성 예시도.
도 4는 본 발명의 유기발광표시장치의 서브픽셀들의 레이아웃을 간략히 나타낸 평면도.
도 5는 본 발명의 비교예에 따른 서브픽셀을 나타낸 단면도.
도 6은 본 발명의 비교예에 따른 격벽 영역을 확대한 단면도.
도 7은 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 8은 본 발명의 실시예에 따른 격벽 영역을 확대한 단면도.
도 9는 서브픽셀과 제1 격벽의 배치관계를 나타낸 평면도.
도 10은 본 발명의 제2 실시예에 따른 유기발광표시장치를 나타낸 단면도.
도 11은 본 발명의 비교예 및 제1 실시예에 따른 격벽의 크기에 따른 컨택영역의 면적을 나타낸 그래프.
도 12는 본 발명의 비교예에 따라 제조된 유기발광표시장치의 이미지.
도 13은 본 발명의 제2 실시예에 따라 제조된 유기발광표시장치의 이미지.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 따른 표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
본 발명에 따른 표시장치는 탑 에미션(top emission) 구조의 유기발광표시장치이다. 탑 에미션 구조의 유기발광표시장치는 발광층에서 발광된 광이 상부에 위치한 투명한 제2 전극을 투과하여 방출되는 구조이다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예들을 설명하기로 한다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로 구성도이며, 도 3은 서브픽셀의 상세 회로 구성 예시도이다.
도 1에 도시된 바와 같이, 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.
서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 데이터 라인(DL)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 데이터 라인(DL)에 소스 전극 또는 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극 또는 드레인 전극 중 나머지 하나가 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 소스 전극 또는 드레인 전극이 연결되고 유기발광다이오드(OLED)의 애노드인 제1 전극에 소스 전극 또는 드레인 전극 중 나머지 하나가 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 하부 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 상부 전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 소스 또는 드레인 전극 중 나머지 하나에 제1 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극인 제2 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 소스 전극 또는 드레인 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 제1 전극 및 구동 트랜지스터(DR)의 소스 또는 드레인 전극 중 나머지 하나에 소스 전극 또는 드레인 전극 중 나머지 하나가 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4는 본 발명의 유기발광표시장치의 서브픽셀들의 레이아웃을 간략히 나타낸 평면도이고, 도 5는 본 발명의 비교예에 따른 서브픽셀을 나타낸 단면도이며, 도 6은 본 발명의 비교예에 따른 격벽 영역을 확대한 단면도이다.
도 4를 참조하면, 본 발명의 유기발광표시장치는 표시장치의 전면에서 후면을 투과하여 볼 수 있는 투명 표시장치이다. 투명 유기발광표시장치는 광을 발광하는 제1 내지 제4 서브픽셀(SPn1~SPn4) 및 외광이 투과하는 투과부(TA)를 포함한다.
제1 내지 제4 서브픽셀(SPn1~SPn4)은 하나의 행에 2개의 서브픽셀이 배치되어 2개의 열로 구성되어 총 4개의 서브픽셀이 하나의 픽셀을 구성한다. 제1 내지 제4 서브픽셀(SPn1~SPn4)은 적색(R), 백색(W), 청색(B) 및 녹색(G)을 각각 방출하여, 하나의 픽셀(P)이 된다. 그러나 서브픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수도 있다.
투과부(TA)는 제1 내지 제4 서브픽셀(SPn1~SPn4) 각각의 일측에 배치된다. 예를 들어, 제1 서브픽셀(SPn1)과 제3 서브픽셀(SPn3)의 좌측에 투과부(TA)가 배치되고 제2 서브픽셀(SPn2)과 제4 서브픽셀(SPn4)의 우측에 투과부(TA)가 배치된다.
도 5를 참조하여, 서브픽셀과 투과부의 단면 구조를 살펴보기로 한다.
도 5를 참조하면, 본 발명의 비교예에 따른 유기발광표시장치는 기판(200) 상에 버퍼층(205)이 위치한다. 기판(200)은 유리, 플라스틱 또는 금속으로 이루어질 수 있다. 기판(200)은 제1 서브픽셀(SPn1)과 투과부(TA)가 정의된다. 버퍼층(205)은 기판(200)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 버퍼층(205)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
버퍼층(205) 상에 반도체층(210)이 위치한다. 반도체층(210)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(210)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.
반도체층(210) 상에 게이트 절연막(215)이 위치한다. 게이트 절연막(215)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(215) 상에 상기 반도체층(210)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(220)이 위치하고, 일정 간격 이격된 영역에 커패시터 하부전극(225)이 위치한다. 게이트 전극(220)과 커패시터 하부전극(225)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진다. 또한, 게이트 전극(220)과 커패시터 하부전극(225)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(220)과 커패시터 하부전극(225)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(220)과 커패시터 하부전극(225) 상에 게이트 전극(220)과 커패시터 하부전극(225)을 절연시키는 제1 층간 절연막(230)이 위치한다. 제1 층간 절연막(230)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 제1 층간 절연막(230) 상에 상기 커패시터 하부전극(225)과 대응되는 커패시터 상부전극(235)이 위치한다. 커패시터 상부전극(235)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진다. 따라서, 커패시터 하부전극(225)과 커패시터 상부전극(235)은 커패시터(Cst)를 구성한다.
제1 층간 절연막(230) 상에 제2 층간 절연막(240)이 위치하여 커패시터 상부전극(235)을 절연시킨다. 제2 층간 절연막(240)은 상기 제1 층간 절연막(230)과 동일한 물질로 이루어질 수 있다. 게이트 절연막(215), 제1 층간 절연막(230) 및 제2 층간 절연막(240)은 반도체층(210)을 노출하는 콘택홀들(237)이 형성된다.
제2 층간 절연막(240) 상에 드레인 전극(250)과 소스 전극(255)이 위치한다. 드레인 전극(250)과 소스 전극(255)은 콘택홀들(237)을 통해 각각 반도체층(210)에 연결된다. 드레인 전극(250)과 소스 전극(255)은 단일층 또는 다중층으로 이루어질 수 있으며, 드레인 전극(250)과 소스 전극(255)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 드레인 전극(250)과 소스 전극(255)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(210), 게이트 전극(220), 드레인 전극(250) 및 소스 전극(255)을 포함하는 구동 트랜지스터(DR)가 구성된다.
제2 층간 절연막(240) 상에서 구동 트랜지스터(DR)와 이격된 영역에 데이터 라인(257)과 보조전극(259)이 각각 위치한다. 데이터 라인(257)과 보조전극(259)은 전술한 소스 전극(255)과 동일한 물질로 이루어진다. 보조전극(259)은 후술하는 제2 전극의 저항을 낮추고 저전위 전압을 공급하는 역할을 한다.
구동 트랜지스터(DR), 데이터 라인(257) 및 보조전극(259)을 포함하는 기판(200) 상에 패시베이션막(260)이 위치한다. 패시베이션막(260)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(260) 상에 오버코트층(270)이 위치한다. 오버코트층(270)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어진다. 오버코트층(270)과 패시베이션막(260)에는 구동 트랜지스터(DR)의 소스 전극(255)을 노출시키는 제1 비아홀(274)이 위치하고, 보조전극(259)을 노출시키는 제2 비아홀(276)이 위치한다.
오버코트층(270) 상에 유기발광 다이오드(OLED)가 위치한다. 보다 자세하게는, 제1 비아홀(274)이 형성된 오버코트층(270) 상에 제1 전극(280)이 위치한다. 제1 전극(280)은 화소 전극으로 작용하며, 제1 비아홀(274)을 통해 구동 트랜지스터(DR)의 소스 전극(255)에 연결된다. 제1 전극(280)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 본 발명은 탑 에미션 구조의 유기발광표시장치이므로, 제1 전극(280)은 반사 전극이다. 따라서, 제1 전극(280)은 반사층을 더 포함할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다.
상기 제1 전극(280)과 이격된 영역 즉, 제2 비아홀(276)이 형성된 오버코트층(270) 상에 연결전극(285)이 위치한다. 연결전극(285)은 제2 비아홀(276)을 통해 보조전극(259)에 연결된다. 연결전극(285)은 상기 제1 전극(280)과 동일한 물질로 이루어진다.
제1 전극(280)이 형성된 오버코트층(270) 상에 화소를 구획하는 뱅크층(290)이 위치한다. 뱅크층(290)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어진다. 뱅크층(290)은 제1 전극(280)을 노출시키는 제1 개구부(295)가 위치하고, 상기 연결전극(285)을 노출시키는 제2 개구부(297)가 위치한다.
뱅크층(290)의 제2 개구부(297) 내에서 연결전극(285) 상에 격벽(300)이 위치한다. 격벽(300)은 후술하는 유기막층을 패터닝하고 제2 전극과 연결전극(285)을 연결시키는 역할을 한다. 격벽(300)은 유기막층을 패터닝하기 위해, 역테이퍼(reverse taper) 형상으로 이루어진다. 격벽(300)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어지며, 전술한 뱅크층(290)과 동일한 물질로 이루어질 수도 있다.
격벽(300)과 뱅크층(290)이 형성된 기판(200) 상에 유기막층(310)이 위치한다. 유기막층(310)은 기판(200) 전면에 형성되어 뱅크층(290)의 제1 개구부(295)를 통해 제1 전극(280)에 컨택된다. 또한, 유기막층(310)은 격벽(300) 상부에 증착되나, 역테이퍼 형상의 격벽(300)에 의해 그 연결이 끊겨 패터닝된다. 유기막층(310)은 적어도 전자와 정공이 결합하여 발광하는 발광층을 포함하며, 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 선택된 어느 하나 이상을 포함할 수 있다.
유기막층(310) 상에 제2 전극(320)이 위치한다. 제2 전극(320)은 기판(200) 전면에 위치하고, 캐소드 전극일 수 있다. 제2 전극(320)은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(320)은 CVD(Chemical Vapor Deposition)로 형성될 수 있으나 이에 한정되지 않으며, 격벽(300)에 의해 패터닝되지 않고 격벽(300)을 따라 연속적으로 형성된다. 제2 전극(320)은 격벽(300) 하부에 노출된 연결전극(285)에 컨택함으로써, 제2 전극(320)과 보조전극(259)이 전기적으로 연결된다. 따라서, 제2 전극(320)은 보조전극(259)을 통해 저항이 감소되고 저전위 전압을 공급받게 된다.
한편, 도 6을 참조하면, 격벽(300) 주변에서 연결전극(285)과 제2 전극(320)이 컨택하는 컨택영역(CTP)은 격벽(300) 주변의 연결전극(285)의 표면으로 정의된다. 연결전극(285)과 제2 전극(320)의 컨택영역(CTP)이 연결전극(285)의 일부 표면에 불과하기 때문에, 연결전극(285)과 제2 전극(320)의 컨택 저항이 증가할 수 있다. 따라서, 격벽(300)의 크기를 크게 형성하여 컨택영역(CTP)의 면적을 증가시킬 수 있다. 그러나, 격벽(300)의 크기가 커질수록 서브픽셀(SPn1)의 크기가 커지고 상대적으로 투과부(TA)의 크기가 작아져 투과부(TA)의 개구율이 줄어들게 된다.
또한, 도 5에 도시된 것처럼, 투과부(TA)에는 오버코트층(270)과 뱅크층(290)이 존재한다. 오버코트층(270)과 뱅크층(290)은 유기물로 이루어져 이들의 특성 상 투과율이 88% 이하로 작아 투과율이 저하되고, 광을 옐로위시(yellowish)하게 만들어 색감이 저하된다.
하기에서는 투과부의 개구율과 투과율을 향상시키고 색감을 향상시킬 수 있는 표시장치를 개시한다.
<제1 실시예>
도 7은 본 발명의 제1 실시예에 따른 유기발광표시장치를 나타낸 단면도이고, 도 8은 본 발명의 실시예에 따른 격벽 영역을 확대한 단면도이며, 도 9는 서브픽셀과 제1 격벽의 배치관계를 나타낸 평면도이다. 하기에서는 전술한 표시장치와 동일한 구성에 대해 동일한 도면부호를 붙여 그 설명을 간략히 한다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 표시장치는 기판(200)에 제1 서브픽셀(SPn1)과 투과부(TA)가 정의된다. 기판(200) 상에 버퍼층(205)이 위치하고, 버퍼층(205) 상에 반도체층(210)이 위치한다. 반도체층(210) 상에 게이트 절연막(215)이 위치한다. 게이트 절연막(215) 상에 상기 반도체층(210)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(220)이 위치하고, 일정 간격 이격된 영역에 커패시터 하부전극(225)이 위치한다.
게이트 전극(220)과 커패시터 하부전극(225) 상에 게이트 전극(220)과 커패시터 하부전극(225)을 절연시키는 제1 층간 절연막(230)이 위치한다. 제1 층간 절연막(230) 상에 상기 커패시터 하부전극(225)과 대응되는 커패시터 상부전극(235)이 위치한다. 따라서, 커패시터 하부전극(225)과 커패시터 상부전극(235)은 커패시터(Cst)를 구성한다. 제1 층간 절연막(230) 상에 제2 층간 절연막(240)이 위치하여 커패시터 상부전극(235)을 절연시킨다. 게이트 절연막(215), 제1 층간 절연막(230) 및 제2 층간 절연막(240)은 반도체층(210)을 노출하는 콘택홀들(237)이 형성된다.
제2 층간 절연막(240) 상에 드레인 전극(250)과 소스 전극(255)이 위치한다. 드레인 전극(250)과 소스 전극(255)은 콘택홀들(237)을 통해 각각 반도체층(210)에 연결된다. 따라서, 반도체층(210), 게이트 전극(220), 드레인 전극(250) 및 소스 전극(255)을 포함하는 구동 트랜지스터(DR)가 구성된다.
제2 층간 절연막(240) 상에서 구동 트랜지스터(DR)와 이격된 영역에 데이터 라인(257)과 보조전극(259)이 각각 위치한다. 데이터 라인(257)과 보조전극(259)은 전술한 소스 전극(255)과 동일한 물질로 이루어진다. 보조전극(259)은 후술하는 제2 전극의 저항을 낮추고 저전위 전압을 공급하는 역할을 한다. 구동 트랜지스터(DR), 데이터 라인(257) 및 보조전극(259)을 포함하는 기판(200) 상에 패시베이션막(260)이 위치한다.
한편, 패시베이션막(260) 상에 제1 격벽(330)과 제2 격벽(340)이 위치한다. 제1 격벽(330)은 구동 트랜지스터(DR)와 커패시터(Cst)에 중첩하여 배치되고, 제2 격벽(340)은 보조전극(259)과 인접하여 배치된다. 제1 격벽(330)은 후술하는 제1 전극(280)이 형성되는 영역을 정의하고, 제2 격벽(340)은 후술하는 유기막층을 패터닝하고 제2 전극과 연결전극(285)을 연결시키는 역할을 한다. 제1 격벽(330)과 제2 격벽(340) 중 적어도 하나는 역테이퍼(reverse taper) 형상으로 이루어진다. 제1 격벽(330)과 제2 격벽(340)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어질 수 있다.
제1 격벽(330) 상에 제1 전극(280)이 위치하고, 제2 격벽(340) 상에 연결전극(285)이 위치한다. 구체적으로, 제1 전극(280)은 제1 격벽(330)을 감싸는 구조로 이루어져 인접한 패시베이션막(260)의 제1 비아홀(274)을 통해 구동 트랜지스터(DR)의 소스 전극(255)에 연결된다. 제1 전극(280)은 제1 격벽(330)의 측면과 상면 모두를 덮는 구조로 이루어진다. 연결전극(285)은 제2 격벽(340)을 감싸는 구조로 이루어져 인접한 패시베이션막(260)의 제2 비아홀(276)을 통해 보조전극(259)에 연결된다. 연결전극(285)은 제2 격벽(340)의 측면과 상면 모두를 덮는 구조로 이루어진다.
제1 전극(280)이 형성된 패시베이션막(260) 상에 화소를 구획하는 뱅크층(290)이 위치한다. 뱅크층(290)은 제1 전극(280)을 덮으며 제1 전극(280)을 노출시키는 제1 개구부(295)가 위치하고, 상기 연결전극(285)을 노출시키는 제2 개구부(297)가 위치한다. 뱅크층(290)이 형성된 기판(200) 상에 유기막층(310)이 위치한다. 유기막층(310)은 기판(200) 전면에 형성되어 뱅크층(290)의 제1 개구부(295)를 통해 제1 전극(280)에 컨택된다. 또한, 유기막층(310)은 제2 격벽(340) 상부에 증착되나, 역테이퍼 형상의 제2 격벽(340)에 의해 그 연결이 끊겨 패터닝된다.
유기막층(310) 상에 제2 전극(320)이 위치한다. 제2 전극(320)은 기판(200) 전면에 위치하고, 캐소드 전극일 수 있다. 제2 전극(320)은 CVD(Chemical Vapor Deposition)로 형성될 수 있으나 이에 한정되지 않으며, 제2 격벽(340)에 의해 패터닝되지 않고 제2 격벽(340)을 따라 연속적으로 형성된다. 제2 전극(320)은 제2 격벽(340) 하부에 노출된 연결전극(285)에 컨택함으로써, 제2 전극(320)과 보조전극(259)이 전기적으로 연결된다. 따라서, 제2 전극(320)은 보조전극(259)을 통해 저항이 감소되고 저전위 전압을 공급받게 된다.
그리고 제1 전극(280), 유기막층(310) 및 제2 전극(320)이 중첩되는 영역은 발광부(EA)로 정의된다. 제1 격벽(330)은 제1 전극(280)이 형성되는 영역을 정의하므로, 제1 격벽(330)은 발광부(EA)와 중첩된다.
도 8을 참조하면, 제2 격벽(340) 주변에서 연결전극(285)과 제2 전극(320)이 컨택하는 컨택영역(CTP)은 제2 격벽(340)의 측면에 형성된 연결전극(285) 표면과 패시베이션막(260) 상에 형성된 연결전극(285)의 표면으로 정의된다. 다시 말해서, 제2 격벽(340)의 측면과 제2 격벽(340)의 주변이 연결전극(285)과 제2 전극(320)이 컨택하는 컨택영역(CTP)일 수 있다.
전술한 도 6의 비교예의 컨택영역과 도 8의 실시예의 컨택영역을 비교하면, 동일한 크기의 격벽들을 형성하였을 때 실시예 제2 격벽(340)의 측면까지도 컨택영역(CTP)으로 작용할 수 있다. 따라서, 연결전극(285)과 제2 전극(320)의 컨택영역(CTP)의 면적을 증가시켜 컨택 저항을 감소시킬 수 있는 이점이 있다.
또한, 도 7을 참조하면, 본 발명의 실시예에 따른 유기발광표시장치는 비교예에 구비된 오버코트층을 생략하고 제1 격벽(330)을 통해 제1 전극(280)이 형성되는 영역을 정의할 수 있다. 따라서, 제조비용을 절감할 수 있고, 투과부(TA)에 오버코트층이 생략되어 투과율을 향상시키고 옐로위시한 광이 나오는 것을 줄여 색감을 향상시킬 수 있는 이점이 있다.
도 9를 참조하면, 본 발명의 제1 격벽(330)은 각 서브픽셀(SPn1~SPn4) 내에 배치되고, 제2 격벽(340)은 서브픽셀들(SPn1~SPn4) 중 적어도 하나 이상에 배치될 수 있다. 제2 격벽(340)의 개수는 다양하게 조절할 수 있으며 특별히 한정되지 않는다.
<제2 실시예>
도 10은 본 발명의 제2 실시예에 따른 유기발광표시장치를 나타낸 단면도이다. 하기에서는 전술한 유기발광표시장치와 동일한 구성에 대해 동일한 도면부호를 붙여 그 설명을 간략히 한다.
도 10을 참조하면, 본 발명의 제2 실시예에 따른 표시장치는 기판(200)에 제1 서브픽셀(SPn1)과 투과부(TA)가 정의된다. 기판(200) 상에 버퍼층(205)이 위치하고, 버퍼층(205) 상에 반도체층(210)이 위치한다. 반도체층(210) 상에 게이트 절연막(215)이 위치한다. 게이트 절연막(215) 상에 상기 반도체층(210)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(220)이 위치하고, 일정 간격 이격된 영역에 커패시터 하부전극(225)이 위치한다.
게이트 전극(220)과 커패시터 하부전극(225) 상에 게이트 전극(220)과 커패시터 하부전극(225)을 절연시키는 제1 층간 절연막(230)이 위치한다. 제1 층간 절연막(230) 상에 상기 커패시터 하부전극(225)과 대응되는 커패시터 상부전극(235)이 위치한다. 따라서, 커패시터 하부전극(225)과 커패시터 상부전극(235)은 커패시터(Cst)를 구성한다. 제1 층간 절연막(230) 상에 제2 층간 절연막(240)이 위치하여 커패시터 상부전극(235)을 절연시킨다. 게이트 절연막(215), 제1 층간 절연막(230) 및 제2 층간 절연막(240)은 반도체층(210)을 노출하는 콘택홀들(237)이 형성된다.
제2 층간 절연막(240) 상에 드레인 전극(250)과 소스 전극(255)이 위치한다. 드레인 전극(250)과 소스 전극(255)은 콘택홀들(237)을 통해 각각 반도체층(210)에 연결된다. 따라서, 반도체층(210), 게이트 전극(220), 드레인 전극(250) 및 소스 전극(255)을 포함하는 구동 트랜지스터(DR)가 구성된다.
제2 층간 절연막(240) 상에서 구동 트랜지스터(DR)와 이격된 영역에 데이터 라인(257)과 보조전극(259)이 각각 위치한다. 데이터 라인(257)과 보조전극(259)은 전술한 소스 전극(255)과 동일한 물질로 이루어진다. 보조전극(259)은 후술하는 제2 전극의 저항을 낮추고 저전위 전압을 공급하는 역할을 한다. 구동 트랜지스터(DR), 데이터 라인(257) 및 보조전극(259)을 포함하는 기판(200) 상에 패시베이션막(260)이 위치한다.
한편, 패시베이션막(260) 상에 제1 격벽(330)과 제2 격벽(340)이 위치한다. 제1 격벽(330)은 구동 트랜지스터(DR)와 커패시터(Cst)에 중첩하여 배치되고, 제2 격벽(340)은 보조전극(259)과 인접하여 배치된다. 제1 격벽(330)은 후술하는 제1 전극(280)이 형성되는 영역을 정의하고, 제2 격벽(340)은 후술하는 유기막층을 패터닝하고 제2 전극과 연결전극(285)을 연결시키는 역할을 한다. 제1 격벽(330)과 제2 격벽(340)은 역테이퍼(reverse taper) 형상으로 이루어진다. 제1 격벽(330)과 제2 격벽(340)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 폴리아크릴레이트(polyacrylate) 등의 유기물로 이루어질 수 있다.
제1 격벽(330) 상에 제1 전극(280)이 위치하고, 제2 격벽(340) 상에 연결전극(285)이 위치한다. 구체적으로, 제1 전극(280)은 제1 격벽(330)을 감싸는 구조로 이루어져 인접한 패시베이션막(260)의 제1 비아홀(274)을 통해 구동 트랜지스터(DR)의 소스 전극(255)에 연결된다. 제1 전극(280)은 제1 격벽(330)의 측면과 상면 모두를 덮는 구조로 이루어진다. 연결전극(285)은 제2 격벽(340)을 감싸는 구조로 이루어져 인접한 패시베이션막(260)의 제2 비아홀(276)을 통해 보조전극(259)에 연결된다. 연결전극(285)은 제2 격벽(340)의 측면과 상면 모두를 덮는 구조로 이루어진다.
제1 전극(280)이 형성된 패시베이션막(260) 상에 화소를 구획하는 뱅크층(290)이 위치한다. 뱅크층(290)은 제1 전극(280)을 덮으며 제1 전극(280)을 노출시키는 제1 개구부(295)가 위치하고, 상기 연결전극(285)을 노출시키는 제2 개구부(297)가 위치한다. 뱅크층(290)이 형성된 기판(200) 상에 유기막층(310)이 위치한다. 유기막층(310)은 기판(200) 전면에 형성되어 뱅크층(290)의 제1 개구부(295)를 통해 제1 전극(280)에 컨택된다. 또한, 유기막층(310)은 제2 격벽(340) 상부에 증착되나, 역테이퍼 형상의 제2 격벽(340)에 의해 그 연결이 끊겨 패터닝된다.
유기막층(310) 상에 제2 전극(320)이 위치한다. 제2 전극(320)은 기판(200) 전면에 위치하고, 캐소드 전극일 수 있다. 제2 전극(320)은 CVD(Chemical Vapor Deposition)로 형성될 수 있으나 이에 한정되지 않으며, 제2 격벽(340)에 의해 패터닝되지 않고 제2 격벽(340)을 따라 연속적으로 형성된다. 제2 전극(320)은 제2 격벽(340) 하부에 노출된 연결전극(285)에 컨택함으로써, 제2 전극(320)과 보조전극(259)이 전기적으로 연결된다. 따라서, 제2 전극(320)은 보조전극(259)을 통해 저항이 감소되고 저전위 전압을 공급받게 된다.
한편, 본 발명의 뱅크층(290)은 투과부(TA)를 노출시키는 제3 개구부(299)를 구비한다. 즉, 뱅크층(290)은 투과부(TA)에 형성되지 않는다. 뱅크층(290)은 유기물의 특성 상 투과율을 저하시키고 광을 옐로위시하게 만들어 색감을 저하시킨다. 따라서, 본 발명의 제2 실시예에서는 투과부(TA)에 뱅크층(290)이 형성되지 않도록, 투과부(TA)를 노출시키는 뱅크층(290)의 제3 개구부(299)를 형성한다. 따라서, 투과부(TA)에서의 광 투과율을 향상시키고 색감이 저하되는 것을 방지할 수 있는 이점이 있다.
도 11은 본 발명의 비교예 및 제1 실시예에 따른 격벽의 길이에 따른 컨택영역의 면적을 나타낸 그래프이고, 도 12는 본 발명의 비교예에 따라 제조된 유기발광표시장치의 이미지이고, 도 13은 본 발명의 제2 실시예에 따라 제조된 유기발광표시장치의 이미지이다.
도 11을 참조하면, 비교예에 따른 유기발광표시장치는 격벽의 폭을 10㎛로 형성하였고, 제1 실시예에 따른 유기발광표시장치는 격벽의 폭을 6㎛로 형성하였다. 이때, 격벽의 길이에 따른 제2 전극과 연결전극의 컨택영역의 면적을 살펴보았다. 본 발명의 제1 실시예에 따른 유기발광표시장치(도 7의 구조)는 비교예에 따른 유기발광표시장치(도 5의 구조) 대비 격벽의 폭이 4㎛ 더 감소되었지만 각 격벽의 길이 별로 동등 수준의 컨택영역의 면적을 나타내고 있다.
이를 통해, 본 발명의 제1 실시예에 따른 유기발광표시장치는 격벽의 폭을 더욱 감소시킬 수 있으며 이는 격벽의 크기를 감소시킬 수 있는 것을 의미한다. 따라서, 본 발명은 격벽의 크기를 감소시켜 투과부의 개구율을 더 향상시킬 수 있다.
또한, 도 12를 참조하면, 본 발명의 비교예에 따른 유기발광표시장치는 투과부에 뱅크층이 존재하여 옐로위시한 색감을 나타내고 있다. 반면, 도 13을 참조하면, 본 발명의 제2 실시예에 따른 유기발광표시장치는 투과부에 뱅크층이 존재하지 않아 옐로위시한 색감이 사라진 것을 확인할 수 있다.
상기와 같이, 본 발명의 실시예들에 따른 유기발광표시장치는 오버코트층을 생략하고 제1 격벽을 통해 제1 전극이 형성되는 영역을 정의할 수 있다. 따라서, 제조비용을 절감할 수 있고, 투과부에 오버코트층이 생략되어 투과율을 향상시키고 옐로위시한 광이 나오는 것을 줄여 색감을 향상시킬 수 있는 이점이 있다.
또한, 본 발명의 실시예들에 따른 유기발광표시장치는 제2 격벽의 측면에서도 연결전극과 제2 전극을 컨택시킴으로써, 연결전극과 제2 전극의 컨택영역의 면적을 증가시켜 컨택 저항을 감소시킬 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
DR : 구동 트랜지스터 Cst : 커패시터
OLED : 유기발광 다이오드 259 : 보조전극
280 : 제1 전극 285 : 연결전극
330 : 제1 격벽 340 : 제2 전극
OLED : 유기발광 다이오드 259 : 보조전극
280 : 제1 전극 285 : 연결전극
330 : 제1 격벽 340 : 제2 전극
Claims (14)
- 기판;
상기 기판 상에 위치하는 적어도 하나의 박막트랜지스터 및 보조전극;
상기 적어도 하나의 박막트랜지스터 및 상기 보조전극 상에 위치하는 패시베이션막;
상기 패시베이션막 상에 위치하며, 상기 적어도 하나의 박막트랜지스터와 중첩하는 제1 격벽과, 상기 제1 격벽으로부터 이격된 제2 격벽;
상기 제1 격벽 상에 위치하며, 상기 적어도 하나의 박막트랜지스터와 연결된 제1 전극;
상기 제2 격벽 상에 위치하며, 상기 보조전극과 연결된 연결전극;
상기 제1 전극 상에 위치하며, 상기 제1 전극을 노출시키는 제1 개구부 및 상기 제2 격벽을 노출시키는 제2 개구부를 포함하는 뱅크층;
상기 제1 전극 상에 위치하며, 상기 제2 격벽에 의해 단락되는 유기막층; 및
상기 유기막층 상에 위치하며, 상기 제2 격벽에서 상기 연결전극과 컨택하는 제2 전극을 포함하는 표시장치. - 제1 항에 있어서,
상기 제1 격벽과 상기 제2 격벽 중 적어도 하나는 역테이퍼 형상으로 이루어진 표시장치. - 제1 항에 있어서,
상기 제1 전극은 상기 제1 격벽의 측면 및 상면을 덮으며, 상기 패시베이션막에 구비된 제1 비아홀을 통해 상기 적어도 하나의 박막트랜지스터와 연결되는 표시장치. - 제1 항에 있어서,
상기 제1 전극, 상기 유기막층 및 상기 제2 전극이 중첩하는 발광부를 포함하며,
상기 제1 격벽은 상기 발광부와 중첩하는 표시장치. - 제1 항에 있어서,
상기 연결전극은 상기 제2 격벽의 측면 및 상면을 덮으며, 상기 패시베이션막에 구비된 제2 비아홀을 통해 상기 보조전극과 연결되는 표시장치. - 제1 항에 있어서,
상기 제2 격벽의 측면은 상기 유기막층이 단락되어 상기 연결전극을 노출시키고,
상기 제2 전극은 상기 제2 격벽의 측면에서 노출된 상기 연결전극에 컨택하는 표시장치. - 제6 항에 있어서,
상기 제2 격벽과 중첩되는 상기 패시베이션막의 표면은 상기 유기막층이 단락되어 상기 연결전극을 노출시키고,
상기 제2 전극은 상기 패시베이션막의 표면 상에 노출된 상기 연결전극에 컨택하는 표시장치. - 제1 항에 있어서,
상기 적어도 하나의 박막트랜지스터는 반도체층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 표시장치. - 제8 항에 있어서,
상기 보조전극은 상기 소스 전극과 동일한 물질로 이루어지는 표시장치. - 제1 항에 있어서,
상기 기판은 발광부를 포함하는 서브픽셀 및 투과부로 구획되며,
상기 적어도 하나의 박막트랜지스터, 상기 보조전극, 상기 제1 격벽, 상기 제2 격벽, 상기 제1 전극 및 상기 연결전극은 상기 서브픽셀에 배치되는 표시장치. - 제10 항에 있어서,
상기 뱅크층은 상기 서브픽셀에 배치되고, 상기 뱅크층은 상기 투과부를 노출시키는 제3 개구부를 포함하여 상기 투과부에 배치되지 않는 표시장치. - 제10 항에 있어서,
상기 제1 격벽은 상기 발광부와 중첩되는 표시장치. - 제8 항에 있어서,
상기 게이트 전극과 동일층 상에 위치하는 커패시터 하부전극; 및
상기 소스 전극과 동일층 상에 위치하는 커패시터 상부전극;을 포함하는 커패시터를 더 포함하며,
상기 커패시터 하부전극과 상기 커패시터 상부전극 사이에 개재된 제1 층간 절연막을 더 포함하는 표시장치. - 제13 항에 있어서,
상기 제1 격벽은 상기 커패시터와 중첩되는 표시장치.
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