KR20210026923A - 유기발광표시장치 - Google Patents

Abstract

본 발명의 일 실시예에 따른 유기발광표시장치는 기판, 상기 기판 상에 위치하는 박막 트랜지스터, 상기 박막 트랜지스터 상에 위치하며, 상기 박막 트랜지스터와 이격된 컬러필터, 상기 컬러필터 상에 위치하는 오버코트층, 상기 오버코트층 상에 위치하는 제1 전극, 상기 오버코트층 상에 위치하며, 상기 제1 전극을 노출하는 개구부를 포함하는 뱅크층, 상기 뱅크층 및 상기 제1 전극 상에 위치하는 발광층, 상기 발광층 상에 위치하는 제2 전극, 및 상기 뱅크층 및 상기 오버코트층을 관통하는 복수의 반사홀을 포함하며, 상기 발광층 및 상기 제2 전극의 일부는 상기 복수의 반사홀 내부에 위치할 수 있다.

Description

유기발광표시장치{Organic Light Emitting Display Device}

본 발명은 유기발광표시장치에 관한 것으로, 보다 자세하게는 광추출 효율을 향상시킬 수 있는 유기발광표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.

이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.

유기발광표시장치는 광의 방출 방향에 따라 전면발광(Top emission) 구조와 배면발광(Bottom emission) 구조로 구분될 수 있다. 전면발광 구조는 발광층에서 발광된 광이 발광층 상부로 방출되는 구조로, 발광층 하부에 반사전극을 구비하고 발광층 상부에 투과전극을 구비한다. 배면발광 구조는 발광층에서 발광된 광이 발광층 하부로 방출되는 구조로, 발광층 상부에 반사전극을 구비하고 발광층 하부에 투과전극을 구비한다.

전술한 배면발광 구조는 발광층 하부에 다수의 층들이 존재하여 손실 광이 발생할 수 있다. 따라서, 배면발광 구조에서 유기발광표시장치의 광 추출 효율을 향상시키고자 하는 연구가 계속되고 있다.

본 발명은 유기발광표시장치의 광 추출 효율을 향상시킬 수 있는 유기발광표시장치를 제공한다.

상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 유기발광표시장치는 기판, 상기 기판 상에 위치하는 박막 트랜지스터, 상기 박막 트랜지스터 상에 위치하며, 상기 박막 트랜지스터와 이격된 컬러필터, 상기 컬러필터 상에 위치하는 오버코트층, 상기 오버코트층 상에 위치하는 제1 전극, 상기 오버코트층 상에 위치하며, 상기 제1 전극을 노출하는 개구부를 포함하는 뱅크층, 상기 뱅크층 및 상기 제1 전극 상에 위치하는 발광층, 상기 발광층 상에 위치하는 제2 전극, 및 상기 뱅크층 및 상기 오버코트층을 관통하는 복수의 반사홀을 포함하며, 상기 발광층 및 상기 제2 전극의 일부는 상기 복수의 반사홀 내부에 위치할 수 있다.

상기 제1 전극은 상기 복수의 반사홀과 비중첩할 수 있다.

상기 복수의 반사홀 주변에서 상기 제1 전극, 상기 발광층 및 상기 제2 전극이 중첩되는 영역은 발광영역일 수 있다.

상기 복수의 반사홀은 상기 오버코트층 하부에 위치하는 상기 컬러필터를 노출할 수 있다.

상기 복수의 반사홀 내부에 위치하는 상기 발광층은 상기 컬러필터와 컨택할 수 있다.

상기 박막 트랜지스터와 상기 컬러필터 사이에 위치하는 패시베이션막을 더 포함할 수 있다.

상기 복수의 반사홀은 상기 컬러필터를 관통하여 상기 패시베이션막을 노출할 수 있다.

상기 복수의 반사홀 내부에 위치하는 상기 발광층은 상기 패시베이션막과 컨택할 수 있다.

상기 제1 전극, 상기 뱅크층, 상기 발광층 및 상기 제2 전극의 일부는 상기 복수의 반사홀 내부에 위치할 수 있다.

상기 박막 트랜지스터와 상기 컬러필터 사이에 위치하는 패시베이션막을 더 포함할 수 있다.

상기 복수의 반사홀은 상기 컬러필터를 관통하여 상기 패시베이션막을 노출할 수 있다.

상기 복수의 반사홀 내부에 위치하는 상기 제1 전극은 상기 패시베이션막과 컨택하고, 상기 제1 전극 상에 상기 뱅크층이 위치하고 상기 뱅크층 상에 상기 발광층이 위치하며 상기 발광층 상에 상기 제2 전극이 위치할 수 있다.

상기 복수의 반사홀이 서로 이격된 간격은 0.1 내지 60㎛일 수 있다.

상기 복수의 반사홀이 서로 이격된 간격은 0.1 내지 10㎛일 수 있다.

상기 복수의 반사홀 각각의 폭은 0.1 내지 13㎛일 수 있다.

상기 복수의 반사홀의 평면 형상은 적어도 3개의 내각을 가지는 다각형 또는 원형일 수 있다.

상기 복수의 반사홀의 개수는 2개 내지 80개일 수 있다.

상기 복수의 반사홀의 개수는 2개 내지 40개일 수 있다.

본 발명의 실시예들에 따른 유기발광표시장치는 발광영역에 제2 전극이 형성된 복수의 반사홀을 포함함으로써, 발광층에서 발광된 광을 하부의 컬러필터가 형성된 기판으로 반사시켜 광 추출 효율을 향상시킬 수 있다.

또한, 발광영역 하부에 금속의 구조물이 존재하지 않아 추출되는 광의 손실이 발생하는 것을 방지할 수 있다. 또한, 발광영역에 형성된 복수의 반사홀의 설계를 최적화하여 개구율이 손실되는 것을 최소화할 수 있는 이점이 있다.

도 1은 유기발광표시장치의 개략적인 블록도.
도 2는 서브픽셀의 개략적인 회로 구성도.
도 3은 서브픽셀의 상세 회로 구성도.
도 4는 표시 패널의 단면도.
도 5는 본 발명에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면.
도 6은 본 발명의 제1 실시예에 따른 서브픽셀의 평면 레이아웃을 나타낸 도면.
도 7은 본 발명의 제1 실시예에 따른 서브픽셀의 발광영역을 개략적으로 나타낸 평면도.
도 8은 도 6의 절취선 A-A'에 따라 절취한 단면도.
도 9는 도 6 및 도 7의 절취선 B-B'에 따라 절취한 단면도.
도 10은 본 발명의 제2 실시예에 따른 유기발광표시장치의 각 서브픽셀의 발광영역을 개략적으로 나타난 평면도.
도 11은 도 10의 절취선 C-C'에 따라 절취한 단면도.
도 12는 반사홀의 간격에 따른 서브픽셀의 발광효율/개구율손실 값을 나타낸 그래프.
도 13은 반사홀의 폭에 따른 서브픽셀의 발광효율/개구율손실 값을 나타낸 그래프.
도 14는 반사홀의 개수에 따른 서브픽셀의 발광효율/개구율손실 값을 나타낸 그래프.
도 15는 반사홀의 평면 형상을 나타낸 도면.
도 16은 반사홀의 평면 형상에 따른 서브픽셀의 발광효율/개구율손실 값을 나타낸 그래프.
도 17은 본 발명의 제2 실시예에 따른 유기발광표시장치의 또 다른 구조를 나타낸 단면도.
도 18은 본 발명의 제3 실시예에 따른 유기발광표시장치의 서브픽셀의 발광영역을 나타낸 단면도.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.

본 발명에서 개시하는 유기발광표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 유기발광표시장치이다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.

도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로 구성도이며, 도 3은 서브픽셀의 상세 회로 구성도이고, 도 4는 표시 패널의 단면도이다.

도 1에 도시된 바와 같이, 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.

영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.

데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.

표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.

서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.

도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.

스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.

보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.

도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.

스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 상부전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 하부전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다.

센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.

센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.

이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.

광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.

기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.

도 4에 도시된 바와 같이, 기판(또는 박막 트랜지스터 기판)(SUB1)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브픽셀들은 보호필름(또는 보호기판)(SUB2)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 기판(SUB1)은 유리나 연성을 갖는 재료로 선택될 수 있다.

서브픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.

도 5는 본 발명에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다.

도 4 및 도 5에 도시된 바와 같이, 기판(SUB1)의 표시영역(AA) 상에는 발광영역(E)과 회로영역(D)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 형성된다. 발광영역(E)에는 유기발광다이오드(발광소자)가 형성되고, 회로영역(D)에는 유기발광다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 회로영역(D)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(E)에 위치하는 유기발광다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4) 사이에 위치하는 "WA"는 배선영역으로서, 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)이 배치된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)을 가로지르며 배치된다.

전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비아홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 센싱 라인(VREF)은 센싱 연결라인(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터(미도시)에 연결된다. 전원 라인(EVDD)은 전원 연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(미도시)에 연결된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(미도시)에 연결된다.

이하, 본 발명의 제1 실시예에 따른 서브픽셀의 평면 레이아웃을 살펴보기로 한다.

도 6은 본 발명의 제1 실시예에 따른 서브픽셀의 평면 레이아웃을 나타낸 도면이고 도 7은 본 발명의 제1 실시예에 따른 서브픽셀의 발광영역을 개략적으로 나타낸 평면도이고, 도 8은 도 6의 절취선 A-A'에 따라 절취한 단면도이며 도 9는 도 6 및 도 7의 절취선 B-B'에 따라 절취한 단면도이다.

도 6을 참조하면, 유기발광표시장치는 제1 및 제2 게이트 라인(GL1, GL2)과 제1 내지 제4 데이터 라인(DL1~DL4)이 교차하여 제1 내지 제4 서브픽셀(SPn1~SPn4)이 정의된다.

구체적으로, 제1 내지 제4 데이터 라인(DL1~DL4)과 각각 연결되는 제1 내지 제4 서브픽셀(SPn1~SPn4)은 센싱 라인(VREF)에 공통으로 연결되어 있다. 센싱 라인(VREF)은 제2 및 제3 서브픽셀(SPn2, SPn3)과는 직접 연결되어 있고, 제1 및 제4 서브픽셀(SPn1, SPn4)과는 센싱 연결라인(VREFC)을 통해 연결된다. 제1 내지 제4 서브픽셀(SPn1~SPn4)의 양 가장자리에는 전원 라인(EVDD)이 각각 배치되고, 전원 라인(EVDD)과 인접한 제1 및 제4 서브픽셀(SPn1, SPn4)은 직접 연결되고 제2 및 제3 서브픽셀(SPn2, SPn3)은 전원 연결라인(EVDDC)을 통해 연결된다.

각 서브픽셀들의 발광영역에는 유기발광다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 회로영역에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 센싱 라인(VREF)은 센싱연결라인(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터(ST)에 연결된다. 전원 라인(EVDD)은 전원 연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(DR)에 연결된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(ST, SW)에 연결된다.

도 7을 참조하면, 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 발광영역(E) 주변에는 발광영역(E)을 둘러싸는 반사홀(RH)이 배치된다. 반사홀(RH)은 후술하는 뱅크층과 오버코트층에 형성된 홀이다. 반사홀(RH)은 반사홀(RH)을 덮는 제2 전극(캐소드)이 반사전극으로 작용하여, 발광층에서 발광된 광이 인접한 서브픽셀들로 출사되지 않도록 반사함으로써 광의 추출 효율을 향상시킬 수 있다. 반사홀(RH)은 발광영역(E)을 완전히 둘러싸도록 배치되어, 각 서브픽셀들의 발광영역(E) 내에서 광이 방출되도록 함으로써, 광의 추출 효율을 향상시킬 수 있다.

구체적으로, 도 8을 참조하면, 각 서브픽셀들 중 제1 서브픽셀(SPn1)을 예로 단면 구조를 살펴보기로 한다.

기판(SUB1) 상에 광차단층(LS)이 위치한다. 광차단층(LS)은 외부의 광이 입사되는 것을 차단하여 박막트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다. 광차단층(LS)은 광흡수율과 도전성이 우수한 MoTi로 이루어질 수 있다. 광차단층(LS)과 이격되어 전원 연결라인(EVDDC)이 위치한다.

광차단층(LS)과 전원 연결라인(EVDDC) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 광차단층(LS)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.

버퍼층(BUF) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 TFT에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 또한, 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다.

반도체층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI)은 기판 전체에 형성될 수도 있으나 도 8과 같이 반도체층(ACT)의 일부에만 패턴되어 형성될 수도 있다. 게이트 절연막(GI) 상에 상기 반도체층(ACT)의 일정 영역, 즉 채널과 대응되는 위치에 게이트 전극(GAT)이 위치한다. 게이트 전극(GAT)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(GAT)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(GAT)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.

게이트 전극(GAT) 상에 게이트 전극(GAT)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)이 위치한다. 소스 전극(SE) 및 드레인 전극(DE)은 반도체층(ACT)의 소스/드레인 영역을 각각 노출하는 콘택홀들을 통해 반도체층(ACT)에 연결된다. 소스 전극(SE) 및 드레인 전극(DE)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(SE) 및 드레인 전극(DE)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE) 및 드레인 전극(DE)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(ACT), 게이트 전극(GAT), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 구동 트랜지스터(DR)가 구성된다.

구동 트랜지스터(DR)를 포함하는 기판(SUB1) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS)은 하부의 소자를 보호하는 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 패시베이션막(PAS) 상에 컬러필터(CF)가 위치한다. 본 발명의 컬러필터(CF)는 제1 서브픽셀(SPn1)의 발광영역(E)에 대응하게 배치되어, 발광층에서 발광하는 백색의 광의 색을 변환시킨다. 도 8에 도시된 컬러필터(CF)는 제1 서브픽셀(SPn1)이 적색을 방출하는 서브픽셀인 경우 적색 컬러필터일 수 있다.

컬러필터(CF) 상에 오버코트층(OC)이 위치한다. 오버코트층(OC)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(OC)은 상기 유기물을 액상 형태로 코팅한 다음 경화시키는 SOG(spin on glass)와 같은 방법으로 형성될 수 있다. 오버코트층(OC)의 일부 영역에는 패시베이션막(PAS)을 노출하여 소스 전극(SE)을 노출시키는 비아홀(VIA)이 위치한다.

오버코트층(OC) 상에 유기발광 다이오드(OLE)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 구동 트랜지스터(DR)의 소스 전극(SE)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다. 본 발명의 유기발광표시장치(100)는 배면발광 구조로, 제1 전극(ANO)은 투과 전극으로 이루어질 수 있다.

제1 전극(ANO) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 개구부(OP)가 위치한다.

제1 전극(ANO)을 포함하는 뱅크층(BNK) 상에 발광층(EML)이 위치한다. 발광층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(EML)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 더 포함할 수 있으며, 발광층(EML) 상에 전자수송층 또는 전자주입층을 더 포함할 수 있다.

발광층(EML) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 제2 전극(CAT)은 반사 전극일 수 있으며, 광이 반사될 수 있을 정도로 두껍게 이루어진다.

한편, 본 발명의 제1 실시예에 따른 유기발광표시장치(100)는 제1 서브픽셀(SPn1)의 발광영역(E)을 둘러싸는 반사홀(RH)이 구비된다.

도 8 및 도 9를 참조하면, 반사홀(RH)은 뱅크층(BNK)과 오버코트층(OC)을 관통하여 하부의 컬러필터(CF)의 상면에 이르도록 형성된다. 반사홀(RH)은 컬러필터(CF)와 중첩되어 배치될 수 있다. 전술한 발광층(EML)은 뱅크층(BNK) 상면에서부터 반사홀(RH) 내부를 채우도록 형성된다. 따라서, 발광층(EML)은 반사홀(RH)에 의해 노출된 컬러필터(CF)의 상면에 컨택한다. 또한, 전술한 제2 전극(CAT)은 발광층(EML) 상면 전체에 형성된다. 즉, 제2 전극(CAT)은 발광층(EML) 상면에서부터 반사홀(RH) 내부를 채우도록 형성된다.

제2 전극(CAT)이 반사홀(RH) 내부에 형성되면, 제2 전극(CAT)이 발광층(EML)의 위치보다 더 하부에 배치될 수 있다. 이에 따라, 발광층(EML)에서 발광된 광 중 측면으로 방출된 광은 반사홀(RH) 내에 형성된 제2 전극(CAT)에 의해 반사되어 발광영역(E)으로 방출될 수 있다. 따라서, 발광층(EML)에서 발광된 광이 발광영역(E)으로 집중되어 광 추출 효율을 향상시킬 수 있고, 인접한 서브픽셀로 방출되어 혼색되는 것을 방지할 수 있다.

한편, 도 10은 본 발명의 제2 실시예에 따른 유기발광표시장치의 각 서브픽셀의 발광영역을 개략적으로 나타난 평면도이고, 도 11은 도 10의 절취선 C-C'에 따라 절취한 단면도이며, 도 12는 반사홀의 간격에 따른 서브픽셀의 발광효율/개구율손실 값을 나타낸 그래프이고, 도 13은 반사홀의 폭에 따른 서브픽셀의 발광효율/개구율손실 값을 나타낸 그래프이며, 도 14는 반사홀의 개수에 따른 서브픽셀의 발광효율/개구율손실 값을 나타낸 그래프이고, 도 15는 반사홀의 평면 형상을 나타낸 도면이고, 도 16은 반사홀의 평면 형상에 따른 서브픽셀의 발광효율/개구율손실 값을 나타낸 그래프이다. 또한, 도 17은 본 발명의 제2 실시예에 따른 유기발광표시장치의 또 다른 구조를 나타낸 단면도이다.

도 10을 참조하면, 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 발광영역(E) 내부에는 복수의 반사홀(RH)이 배치된다. 반사홀(RH)은 후술하는 뱅크층과 오버코트층에 형성된 홀이다. 반사홀(RH)은 반사홀(RH)을 덮는 제2 전극(캐소드)이 반사전극으로 작용하여, 발광층에서 발광된 광이 인접한 서브픽셀들로 출사되지 않도록 반사함으로써 광의 추출 효율을 향상시킬 수 있다. 반사홀(RH)은 내부에 배치되어 각 서브픽셀들의 발광영역(E) 내에서 광이 방출되도록 함으로써, 광의 추출 효율을 향상시킬 수 있다.

구체적으로, 도 11을 참조하면, 각 서브픽셀들 중 제3 서브픽셀(SPn3)을 예로 단면 구조를 살펴보기로 한다. 하기에서는 전술한 제1 실시예에서 도시하고 설명한 박막 트랜지스터 영역의 설명은 동일하므로 생략하고, 발광영역(E) 부분을 중점적으로 설명하기로 한다.

기판(SUB1) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF) 상에 층간 절연막(ILD)이 위치하고, 층간 절연막(ILD) 상에 서로 이격되어 배치된 센싱 라인(VREF)과 제3 데이터 라인(DL3)이 위치한다. 층간 절연막(ILD) 상에 패시베이션막(PAS)이 위치하고, 패시베이션막(PAS) 상에 컬러필터(CF)가 위치한다. 본 발명의 컬러필터(CF)는 제3 서브픽셀(SPn3)의 발광영역(E)에 대응하게 배치되어, 발광층에서 발광하는 백색의 광의 색을 변환시킨다. 컬러필터(CF) 상에 오버코트층(OC)이 위치한다.

오버코트층(OC) 상에 유기발광 다이오드(OLE)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치하고, 제1 전극(ANO)이 형성된 오버코트층(OC) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 개구부(OP)가 위치한다. 제1 전극(ANO)을 포함하는 뱅크층(BNK) 상에 발광층(EML)이 위치하고, 발광층(EML) 상에 제2 전극(CAT)이 위치한다.

한편, 본 발명의 제2 실시예에 따른 유기발광표시장치(100)는 제3 서브픽셀(SPn3)의 발광영역(E) 내에 복수의 반사홀(RH)이 구비된다.

복수의 반사홀(RH)은 뱅크층(BNK)과 오버코트층(OC)을 관통하여 하부의 컬러필터(CF)의 상면에 이르도록 형성된다. 반사홀(RH)은 컬러필터(CF)와 중첩되어 배치될 수 있다. 전술한 발광층(EML)은 뱅크층(BNK) 상면에서부터 반사홀(RH) 내부를 채우도록 형성된다. 따라서, 발광층(EML)은 반사홀(RH)에 의해 노출된 컬러필터(CF)의 상면에 컨택한다. 또한, 전술한 제2 전극(CAT)은 발광층(EML) 상면 전체에 형성된다. 즉, 제2 전극(CAT)은 발광층(EML) 상면에서부터 반사홀(RH) 내부를 채우도록 형성된다.

여기서, 제1 전극(ANO)은 복수의 반사홀(RH)과 비중첩하여 배치된다. 구체적으로, 제1 전극(ANO)은 오버코트층(OC) 상에 위치하되 복수의 반사홀(RH)과 비중첩되도록 복수의 반사홀(RH)과 일정 간격 이격되어 배치된다. 이에 따라, 복수의 반사홀(RH) 내부에는 발광층(EML)과 제2 전극(CAT)만이 배치됨으로써, 발광층(EML)에서 발광되지 않는다. 그리고 복수의 반사홀(RH) 주변에는 제1 전극(ANO), 발광층(EML) 및 제2 전극(CAT)이 순차적으로 적층되어 중첩되므로, 발광층(EML)에서 발광된다. 즉, 복수의 반사홀(RH) 주변에서 제1 전극(ANO), 발광층(EML) 및 제2 전극(CAT)이 중첩되는 영역은 발광영역(E)으로 작용한다.

복수의 반사홀(RH) 내부에서는 제2 전극(CAT)이 반사홀(RH) 내부에 형성된다. 제2 전극(CAT)이 발광영역(E)의 발광층(EML)의 위치보다 더 하부에 배치되면, 발광영역(E)의 발광층(EML)에서 발광된 광 중 측면으로 방출된 광은 반사홀(RH) 내에 형성된 제2 전극(CAT)에 의해 반사되어 발광영역(E) 하부의 컬러필터(CF)로 방출될 수 있다. 따라서, 발광층(EML)에서 발광된 광이 발광영역(E)으로 집중되어 광 추출 효율을 향상시킬 수 있는 이점이 있다.

본 발명의 복수의 반사홀(RH)은 서브픽셀의 발광영역(E) 내에 배치됨에 따라, 발광효율이 향상되나 상대적으로 개구율이 손실되는 트레이드-오프(trade-off) 관계를 나타낸다. 본 발명에서는 개구율 손실 대비 발광효율 상승 값이 1 이상을 나타낼 수 있도록 복수의 반사홀의 간격, 폭, 개수, 형상 등에 대해 설명하기로 한다. 여기서, 개구율 손실 대비 발광효율 상승 값이 1인 경우는 개구율 손실값과 발광효율 상승값이 동일한 것이고, 1보다 큰 경우는 개구율 손실값보다 발광효율 상승값이 더 큰 것을 의미한다.

도 10에 도시된 바와 같이, 복수의 반사홀(RH)은 일정 간격 서로 이격되어 배치된다. 복수의 반사홀(RH)이 이격된 간격(d)은 0.1 내지 60㎛일 수 있다. 즉, 복수의 반사홀(RH)이 이격된 간격(d)이 0.1 내지 60㎛이면, 개구율 손실 대비 발광효율 상승 값이 1 이상을 나타내 발광효율을 향상시킬 수 있다. 특히, 도 12에 도시된 바와 같이, 복수의 반사홀(RH)이 이격된 간격이 0.1 내지 10㎛인 경우 개구율 손실 대비 발광효율 상승 값이 상승하다가 최대 10을 나타낼 수 있어 최대의 발광효율을 나타낼 수 있다.

또한, 복수의 반사홀(RH) 각각은 일정 폭(w)으로 이루어질 수 있다. 복수의 반사홀(RH) 각각의 폭(w)은 0.1 내지 13㎛일 수 있다. 도 13에 도시된 바와 같이, 복수의 반사홀(RH) 각각의 폭(w)이 0.1 내지 13㎛이면, 개구율 손실 대비 발광효율 상승 값이 1 이상을 나타내 발광효율을 향상시킬 수 있다.

또한, 복수의 반사홀(RH)은 일정 개수로 발광영역(E)에 배치될 수 있다. 복수의 반사홀(RH)의 개수는 2개 내지 80개일 수 있다. 복수의 반사홀(RH)의 개수가 2 내지 80개이면, 개구율 손실 대비 발광효율 상승 값이 1 이상을 나타내 발광효율을 향상시킬 수 있다. 특히, 도 14에 도시된 바와 같이, 복수의 반사홀(RH)의 개수가 2 내지 40개인 경우, 개구율 손실 대비 발광효율 상승 값이 최대 10을 나타낼 수 있어 최대의 발광효율을 나타낼 수 있다.

또한, 복수의 반사홀(RH)은 평면 형상이 다양하게 이루어질 수 있다. 도 15에 도시된 바와 같이, 복수의 반사홀(RH)의 평면 형상은 적어도 3개의 내각을 가지는 다각형 또는 원형으로 이루어질 수 있다. 여기서, 적어도 3개의 내각을 가지는 다각형은 삼각형, 사각형, 오각형, 별모양 등일 수 있다. 본 발명에서는 이에 한정되지 않으며, 복수의 반사홀(RH)의 둘레의 길이가 길어질 수 있는 형상이라면 어떠한 형상도 적용 가능하다. 특히, 도 16에 도시된 바와 같이, 복수의 반사홀(RH)의 평면 형상이 원형에서 사각형 그리고 삼각형으로 둘레의 길이가 길어질수록 개구율 손실 대비 발광효율 상승 값이 8 이상으로 증가되는 것으로 나타나, 발광효율을 향상시킬 수 있다.

한편, 본 발명의 제2 실시예에 따른 유기발광표시장치는 광 추출 효율을 향상시키기 위해, 복수의 반사홀(RH)을 더 깊게 형성할 수도 있다.

도 17을 참조하면, 복수의 반사홀(RH)은 뱅크층(BNK)과 오버코트층(OC) 뿐만 아니라 하부의 컬러필터(CF)까지도 관통하여 형성할 수 있다. 이때, 복수의 반사홀(RH)은 컬러필터(CF)를 관통하여 패시베이션막(PAS)의 상면을 노출할 수 있다. 따라서, 복수의 반사홀(RH) 내부에 위치하는 발광층(EML)은 패시베이션막(PAS)의 상면과 컨택할 수 있다.

복수의 반사홀(RH)이 패시베이션막(PAS)까지 깊게 형성되면, 제2 전극(CAT)도 복수의 반사홀(RH)을 통해 기판(SUB1)에 가깝게 형성됨으로써, 발광영역(E)의 발광층(EML)에서 발광된 광을 기판(SUB1) 쪽으로 더 집중시킬 수 있다. 따라서, 유기발광표시장치의 광 추출 효율을 더욱 향상시킬 수 있는 이점이 있다.

도 18은 본 발명의 제3 실시예에 따른 유기발광표시장치의 서브픽셀의 발광영역을 나타낸 단면도이다.

도 18을 참조하면, 기판(SUB1) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF) 상에 층간 절연막(ILD)이 위치하고, 층간 절연막(ILD) 상에 서로 이격되어 배치된 센싱 라인(VREF)과 제3 데이터 라인(DL3)이 위치한다. 층간 절연막(ILD) 상에 패시베이션막(PAS)이 위치하고, 패시베이션막(PAS) 상에 컬러필터(CF)가 위치한다. 본 발명의 컬러필터(CF)는 제3 서브픽셀(SPn3)의 발광영역(E)에 대응하게 배치되어, 발광층에서 발광하는 백색의 광의 색을 변환시킨다. 컬러필터(CF) 상에 오버코트층(OC)이 위치한다.

오버코트층(OC) 상에 유기발광 다이오드(OLE)가 위치한다. 보다 자세하게는, 오버코트층(OC) 상에 제1 전극(ANO)이 위치하고, 제1 전극(ANO)이 형성된 오버코트층(OC) 상에 화소를 구획하는 뱅크층(BNK)이 위치한다. 뱅크층(BNK)은 제1 전극(ANO)을 노출시키는 개구부(OP)가 위치한다. 제1 전극(ANO)을 포함하는 뱅크층(BNK) 상에 발광층(EML)이 위치하고, 발광층(EML) 상에 제2 전극(CAT)이 위치한다.

한편, 본 발명의 제3 실시예에 따른 유기발광표시장치(100)는 제3 서브픽셀(SPn3)의 발광영역(E) 내에 복수의 반사홀(RH)이 구비된다.

전술한 제1 및 제2 실시예와는 달리, 복수의 반사홀(RH)은 오버코트층(OC) 및 컬러필터(CF)를 관통하여 하부의 패시베이션막(PAS)의 상면에 이르도록 형성된다. 즉, 복수의 반사홀(RH)은 뱅크층(BNK)을 관통하지 않는다. 또한, 제1 전극(ANO)은 복수의 반사홀(RH)과 중첩하여 배치되고, 복수의 반사홀(RH) 내부를 채워 연속적으로 형성된다. 따라서, 제1 전극(ANO)은 반사홀(RH)에 의해 노출된 패시베이션막(PAS)의 상면에 컨택한다.

그리고 뱅크층(BNK)도 복수의 반사홀(RH)과 중첩하여 배치되고 복수의 반사홀(RH) 내부를 채우도록 형성된다. 발광층(EML)은 뱅크층(BNK) 상면에서부터 반사홀(RH) 내부를 채우도록 형성된다. 또한, 제2 전극(CAT)은 발광층(EML) 상면 전체에 형성된다. 즉, 제2 전극(CAT)은 발광층(EML) 상면에서부터 반사홀(RH) 내부를 채우도록 형성된다.

따라서, 복수의 반사홀(RH) 내부에는 제1 전극(ANO), 뱅크층(BNK), 발광층(EML) 및 제2 전극(CAT)이 배치됨으로써, 제1 전극(ANO)과 발광층(EML) 사이에 뱅크층(BNK)이 존재하여 발광층(EML)에서 발광되지 않는다. 그리고 복수의 반사홀(RH) 주변에는 제1 전극(ANO), 발광층(EML) 및 제2 전극(CAT)이 순차적으로 적층되어 중첩되므로, 발광층(EML)에서 발광된다. 즉, 복수의 반사홀(RH) 주변에서 제1 전극(ANO), 발광층(EML) 및 제2 전극(CAT)이 중첩되는 영역은 발광영역(E)으로 작용한다.

복수의 반사홀(RH) 내부에서는 제2 전극(CAT)이 반사홀(RH) 내부에 형성된다. 제2 전극(CAT)이 발광영역(E)의 발광층(EML)의 위치보다 더 하부에 배치되면, 발광영역(E)의 발광층(EML)에서 발광된 광 중 측면으로 방출된 광은 반사홀(RH) 내에 형성된 제2 전극(CAT)에 의해 반사되어 발광영역(E) 하부의 컬러필터(CF)로 방출될 수 있다. 따라서, 발광층(EML)에서 발광된 광이 발광영역(E)으로 집중되어 광 추출 효율을 향상시킬 수 있는 이점이 있다.

본 발명의 복수의 반사홀(RH)은 개구율 손실 대비 발광효율 상승 값이 1 이상을 나타낼 수 있도록 복수의 반사홀의 간격, 폭, 개수, 형상 등을 조절할 수 있다. 전술한 제2 실시예에서 설명된 바와 같이, 복수의 반사홀(RH)은 이격된 간격(d)이 0.1 내지 60㎛일 수 있고, 복수의 반사홀(RH) 각각의 폭(w)이 0.1 내지 13㎛일 수 있다. 또한, 복수의 반사홀(RH)의 개수는 2개 내지 80개일 수 있고, 복수의 반사홀(RH)의 평면 형상은 적어도 3개의 내각을 가지는 다각형 또는 원형으로 이루어질 수 있다.

상기와 같이, 본 발명의 실시예들에 따른 유기발광표시장치는 발광영역에 제2 전극이 형성된 복수의 반사홀을 포함함으로써, 발광층에서 발광된 광을 하부의 컬러필터가 형성된 기판으로 반사시켜 광 추출 효율을 향상시킬 수 있다.

또한, 발광영역 하부에 금속의 구조물이 존재하지 않아 추출되는 광의 손실이 발생하는 것을 방지할 수 있다. 또한, 발광영역에 형성된 복수의 반사홀의 설계를 최적화하여 개구율이 손실되는 것을 최소화할 수 있는 이점이 있다.

SUB1 : 기판 CF : 컬러필터
OC : 오버코트층 RH : 반사홀
ANO : 제1 전극 EML : 발광층
CAT : 제2 전극 E : 발광영역

Claims (18)

1. 기판;
   상기 기판 상에 위치하는 박막 트랜지스터;
   상기 박막 트랜지스터 상에 위치하며, 상기 박막 트랜지스터와 이격된 컬러필터;
   상기 컬러필터 상에 위치하는 오버코트층;
   상기 오버코트층 상에 위치하는 제1 전극;
   상기 오버코트층 상에 위치하며, 상기 제1 전극을 노출하는 개구부를 포함하는 뱅크층;
   상기 뱅크층 및 상기 제1 전극 상에 위치하는 발광층;
   상기 발광층 상에 위치하는 제2 전극; 및
   상기 뱅크층 및 상기 오버코트층을 관통하는 복수의 반사홀;을 포함하며,
   상기 발광층 및 상기 제2 전극의 일부는 상기 복수의 반사홀 내부에 위치하는 유기발광표시장치.
2. 제1 항에 있어서,
   상기 제1 전극은 상기 복수의 반사홀과 비중첩하는 유기발광표시장치.
3. 제2 항에 있어서,
   상기 복수의 반사홀 주변에서 상기 제1 전극, 상기 발광층 및 상기 제2 전극이 중첩되는 영역은 발광영역인 유기발광표시장치.
4. 제2 항에 있어서,
   상기 복수의 반사홀은 상기 오버코트층 하부에 위치하는 상기 컬러필터를 노출하는 유기발광표시장치.
5. 제4 항에 있어서,
   상기 복수의 반사홀 내부에 위치하는 상기 발광층은 상기 컬러필터와 컨택하는 유기발광표시장치.
6. 제2 항에 있어서,
   상기 박막 트랜지스터와 상기 컬러필터 사이에 위치하는 패시베이션막을 더 포함하는 유기발광표시장치.
7. 제6 항에 있어서,
   상기 복수의 반사홀은 상기 컬러필터를 관통하여 상기 패시베이션막을 노출하는 유기발광표시장치.
8. 제7 항에 있어서,
   상기 복수의 반사홀 내부에 위치하는 상기 발광층은 상기 패시베이션막과 컨택하는 유기발광표시장치.
9. 제1 항에 있어서,
   상기 제1 전극, 상기 뱅크층, 상기 발광층 및 상기 제2 전극의 일부는 상기 복수의 반사홀 내부에 위치하는 유기발광표시장치.
10. 제9 항에 있어서,
    상기 박막 트랜지스터와 상기 컬러필터 사이에 위치하는 패시베이션막을 더 포함하는 유기발광표시장치.
11. 제10 항에 있어서,
    상기 복수의 반사홀은 상기 컬러필터를 관통하여 상기 패시베이션막을 노출하는 유기발광표시장치.
12. 제11 항에 있어서,
    상기 복수의 반사홀 내부에 위치하는 상기 제1 전극은 상기 패시베이션막과 컨택하고, 상기 제1 전극 상에 상기 뱅크층이 위치하고 상기 뱅크층 상에 상기 발광층이 위치하며 상기 발광층 상에 상기 제2 전극이 위치하는 유기발광표시장치.
13. 제1 항에 있어서,
    상기 복수의 반사홀이 서로 이격된 간격은 0.1 내지 60㎛인 유기발광표시장치.
14. 제9 항에 있어서,
    상기 복수의 반사홀이 서로 이격된 간격은 0.1 내지 10㎛인 유기발광표시장치.
15. 제1 항에 있어서,
    상기 복수의 반사홀 각각의 폭은 0.1 내지 13㎛인 유기발광표시장치.
16. 제1 항에 있어서,
    상기 복수의 반사홀의 평면 형상은 적어도 3개의 내각을 가지는 다각형 또는 원형인 유기발광표시장치.
17. 제1 항에 있어서,
    상기 복수의 반사홀의 개수는 2개 내지 80개인 유기발광표시장치.
18. 제17 항에 있어서,
    상기 복수의 반사홀의 개수는 2개 내지 40개인 유기발광표시장치.

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