KR20200074742A - 표시장치 - Google Patents
표시장치 Download PDFInfo
- Publication number
- KR20200074742A KR20200074742A KR1020180163470A KR20180163470A KR20200074742A KR 20200074742 A KR20200074742 A KR 20200074742A KR 1020180163470 A KR1020180163470 A KR 1020180163470A KR 20180163470 A KR20180163470 A KR 20180163470A KR 20200074742 A KR20200074742 A KR 20200074742A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode
- gate
- display device
- light emitting
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000002161 passivation Methods 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 191
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 239000010949 copper Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 239000011651 chromium Substances 0.000 claims description 8
- 239000010931 gold Substances 0.000 claims description 8
- 239000010936 titanium Substances 0.000 claims description 8
- 239000012044 organic layer Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000002356 single layer Substances 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052779 Neodymium Inorganic materials 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 101100505320 Caenorhabditis elegans gpa-16 gene Proteins 0.000 description 30
- 239000010408 film Substances 0.000 description 27
- 230000000903 blocking effect Effects 0.000 description 21
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 10
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 10
- 229910004444 SUB1 Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 7
- 239000010409 thin film Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 101100508418 Caenorhabditis elegans ifet-1 gene Proteins 0.000 description 3
- 101100167744 Caenorhabditis elegans let-711 gene Proteins 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical class C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011575 calcium Substances 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910004438 SUB2 Inorganic materials 0.000 description 1
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- ZPZCREMGFMRIRR-UHFFFAOYSA-N molybdenum titanium Chemical compound [Ti].[Mo] ZPZCREMGFMRIRR-UHFFFAOYSA-N 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 101150018444 sub2 gene Proteins 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H01L51/5253—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/84—Passivation; Containers; Encapsulations
- H10K50/844—Encapsulations
-
- H01L27/3262—
-
- H01L27/3265—
-
- H01L27/3276—
-
- H01L51/5203—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K50/00—Organic light-emitting devices
- H10K50/80—Constructional details
- H10K50/805—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
-
- H01L2251/30—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K2102/00—Constructional details relating to the organic devices covered by this subclass
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Geometry (AREA)
- Optics & Photonics (AREA)
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
본 발명의 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 버퍼층, 상기 버퍼층 상에 위치하는 반도체층, 상기 반도체층 상에 상기 게이트 전극과 중첩하게 배치된 게이트 절연막, 상기 게이트 절연막 상에 위치하는 패시베이션막, 상기 패시베이션막 상에 위치하는 오버코트층, 및 상기 오버코트층 상에 위치하며 상기 게이트 전극에 연결된 게이트 라인 및 상기 게이트 라인과 이격되어 배치된 제1 전극을 포함할 수 있다.
Description
본 발명은 표시장치에 관한 것으로, 보다 자세하게는 유기발광표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동표시장치(Electrophoretic Display Device: ED) 등이 있다.
이 중 유기발광표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 유기발광표시장치는 유연한(flexible) 플렉서블 기판 위에도 형성할 수 있을 뿐 아니라, 플라즈마 디스플레이 패널(Plasma Display Panel)이나 무기 전계발광(EL) 디스플레이에 비해 낮은 전압에서 구동 가능하고 전력 소모가 비교적 적으며, 색감이 뛰어나다는 장점이 있다.
유기발광표시장치는 적색, 녹색 및 청색의 3개의 서브픽셀이 하나의 단위 픽셀을 구성하거나, 백색을 더하여 4개의 서브픽셀이 하나의 단위 픽셀을 구성한다. 유기발광표시장치는 대형화 및 고해상도의 요구에 따라 구조가 복잡해지고 제조비용이 증가되고 있다.
따라서, 본 발명은 제조비용을 저감하고 배선 부하를 감소시키는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 버퍼층, 상기 버퍼층 상에 위치하는 반도체층, 상기 반도체층 상에 상기 게이트 전극과 중첩하게 배치된 게이트 절연막, 상기 게이트 절연막 상에 위치하는 패시베이션막, 상기 패시베이션막 상에 위치하는 오버코트층, 및 상기 오버코트층 상에 위치하며 상기 게이트 전극에 연결된 게이트 라인 및 상기 게이트 라인과 이격되어 배치된 제1 전극을 포함할 수 있다.
상기 게이트 라인 및 상기 제1 전극은 동일층 상에 위치하며, 상기 오버코트층 상면에 컨택할 수 있다.
상기 게이트 라인은 하층과 상층이 적층된 2층 구조로 이루어질 수 있다.
상기 하층은 ITO, IZO 및 ZnO 중 선택된 어느 하나로 이루어질 수 있다.
상기 상층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
상기 제1 전극은 단층으로 이루어지며, 상기 게이트 라인의 하층과 동일한 물질로 이루어질 수 있다.
상기 반도체층은 상기 게이트 절연막과 중첩되는 영역이 채널로 작용하며, 상기 반도체층 중 상기 채널과 이격된 일측이 소스 전극이고 상기 채널과 이격된 타측이 드레인 전극일 수 있다.
상기 제1 전극은 상기 드레인 전극과 연결되며, 상기 제1 전극 상에 배치되는 유기막층 및 제2 전극을 포함할 수 있다.
상기 기판 상에 상기 게이트 전극과 동일층 상에 배치된 데이터 라인을 포함하며, 상기 데이터 라인과 상기 게이트 라인 사이에 상기 버퍼층, 상기 패시베이션막 및 상기 오버코트층이 배치될 수 있다.
또한, 본 발명의 실시예에 따른 표시장치는 기판 상에 위치하며, 발광소자가 배치된 발광영역, 상기 발광소자를 구동하는 회로가 배치된 제1 회로영역 및 제2 회로영역을 각각 포함하는 서브픽셀들, 및 상기 제1 회로영역과 교차하는 제1 게이트 라인 및 제2 게이트 라인, 상기 발광영역은 상기 발광소자의 제1 전극을 포함하며, 상기 제1 회로영역과 상기 제2 회로영역 사이에 상기 발광영역이 배치되고, 상기 제1 회로영역은 스위칭 트랜지스터와 센싱 트랜지스터를 포함하고, 상기 제2 회로영역은 구동 트랜지스터와 커패시터를 포함하며, 상기 스위칭 트랜지스터의 제1 반도체층과 상기 센싱 트랜지스터의 제2 반도체층은 상기 발광영역의 제1 전극과 교차할 수 있다.
상기 발광영역, 상기 제1 회로영역 및 상기 제2 회로영역 상에 위치하는 오버코트층을 더 포함하며, 상기 오버코트층 상에 상기 제1 게이트 라인, 상기 제2 게이트 라인 및 상기 제1 전극이 배치될 수 있다.
본 발명은 데이터 라인과 게이트 라인 사이에 두꺼운 오버코트층을 형성할 수 있으므로, 데이터 라인과 게이트 라인의 교차부에서 기생 커패시터의 크기를 줄여 배선들의 RC 로드를 저감하고 리던던시 구조를 생략할 수 있다.
또한, 본 발명은 광차단층으로 게이트 전극을 형성함으로써, 마스크 개수를 저감하여 제조비용을 절감할 수 있는 이점이 있다.
도 1은 본 발명에 따른 유기발광표시장치의 개략적인 블록도.
도 2는 본 발명에 따른 서브픽셀의 개략적인 회로 구성도.
도 3은 본 발명에 따른 서브픽셀의 상세 회로 구성도.
도 4는 본 발명에 따른 표시 패널의 단면도.
도 5는 본 발명에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면.
도 6은 본 발명의 비교예에 따른 서브픽셀의 평면 레이아웃을 나타낸 도면.
도 7은 도 6의 절취선 A-A'에 따라 절취한 단면도.
도 8은 도 6의 절취선 B-B'에 따라 절취한 단면도.
도 9는 본 발명의 일 실시예에 따른 서브픽셀들의 평면 레이아웃을 간략히 나타낸 도면.
도 10은 본 발명의 일 실시예에 따른 서브픽셀들의 평면 레이아웃을 상세한 나타낸 도면.
도 11은 본 발명의 구동 트랜지스터 영역을 나타낸 평면도.
도 12는 도 11의 절취선 C-C'에 따라 절취한 단면도.
도 13은 본 발명의 실시예에 따른 제2 게이트 라인 영역을 나타낸 평면도.
도 14는 도 13의 절취선 D-D'에 따라 절취한 단면도.
도 2는 본 발명에 따른 서브픽셀의 개략적인 회로 구성도.
도 3은 본 발명에 따른 서브픽셀의 상세 회로 구성도.
도 4는 본 발명에 따른 표시 패널의 단면도.
도 5는 본 발명에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면.
도 6은 본 발명의 비교예에 따른 서브픽셀의 평면 레이아웃을 나타낸 도면.
도 7은 도 6의 절취선 A-A'에 따라 절취한 단면도.
도 8은 도 6의 절취선 B-B'에 따라 절취한 단면도.
도 9는 본 발명의 일 실시예에 따른 서브픽셀들의 평면 레이아웃을 간략히 나타낸 도면.
도 10은 본 발명의 일 실시예에 따른 서브픽셀들의 평면 레이아웃을 상세한 나타낸 도면.
도 11은 본 발명의 구동 트랜지스터 영역을 나타낸 평면도.
도 12는 도 11의 절취선 C-C'에 따라 절취한 단면도.
도 13은 본 발명의 실시예에 따른 제2 게이트 라인 영역을 나타낸 평면도.
도 14는 도 13의 절취선 D-D'에 따라 절취한 단면도.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 명세서의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 전계발광 표시장치에 대해 설명하기로 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
본 발명에 따른 표시장치는 유리 기판 또는 플렉서블 기판 상에 표시소자가 형성된 표시장치이다. 표시장치의 예로, 유기발광표시장치, 액정표시장치, 전기영동표시장치 등이 사용 가능하나, 본 발명에서는 유기발광표시장치를 예로 설명한다. 유기발광표시장치는 애노드인 제1 전극과 캐소드인 제2 전극 사이에 유기물로 이루어진 유기막층을 포함한다. 따라서, 제1 전극으로부터 공급받는 정공과 제2 전극으로부터 공급받는 전자가 유기막층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고, 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하는 자발광 표시장치이다.
도 1은 유기발광표시장치의 개략적인 블록도이고, 도 2는 서브픽셀의 개략적인 회로 구성도이며, 도 3은 서브픽셀의 상세 회로 구성도이고, 도 4는 표시 패널의 단면도이다.
도 1에 도시된 바와 같이, 유기발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)이 포함된다.
영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.
서브픽셀들(SP)은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함하거나 백색 서브픽셀, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함한다. 서브픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1 데이터 라인(DL1)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 상부전극이 연결되고 유기발광다이오드(OLED)의 애노드 전극에 하부전극이 연결된다. 유기발광다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하부뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하부에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.
도 4에 도시된 바와 같이, 기판(또는 박막 트랜지스터 기판)(SUB1)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브픽셀들은 보호필름(또는 보호기판)(SUB2)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 기판(SUB1)은 유리나 연성을 갖는 재료로 선택될 수 있다.
서브픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.
도 5는 본 발명에 따른 서브픽셀들의 평면 레이아웃을 개략적으로 나타낸 도면이다.
도 4 및 도 5에 도시된 바와 같이, 기판(SUB1)의 표시영역(AA) 상에는 발광영역(E)과 회로영역(D)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 형성된다. 발광영역(E)에는 유기발광다이오드(발광소자)가 형성되고, 회로영역(D)에는 유기발광다이오드를 구동하는 스위칭, 센싱 및 구동 트랜지스터 등을 포함하는 회로가 형성된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 회로영역(D)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(E)에 위치하는 유기발광다이오드가 빛을 발광하게 된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4) 사이에 위치하는 "WA"는 배선영역으로서, 전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)이 배치된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)을 가로지르며 배치된다.
전원 라인(EVDD), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(비아홀)을 통한 접촉으로 인하여 전기적으로 연결된다. 센싱 라인(VREF)은 센싱 연결라인(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터(미도시)에 연결된다. 전원 라인(EVDD)은 전원 연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(미도시)에 연결된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(미도시)에 연결된다.
이하, 본 발명의 비교예에 따른 서브픽셀의 평면 레이아웃을 살펴보기로 한다.
<비교예>
도 6은 본 발명의 비교예에 따른 서브픽셀의 평면 레이아웃을 나타낸 도면이고 도 7은 도 6의 절취선 A-A'에 따라 절취한 단면도이며 도 8은 도 6의 절취선 B-B'에 따라 절취한 단면도이다.
도 6을 참조하면, 유기발광표시장치는 제1 및 제2 게이트 라인(GL1, GL2)과 제1 내지 제4 데이터 라인(DL1~DL4)이 교차하여 제1 내지 제4 서브픽셀(SPn1~SPn4)이 정의된다. 구체적으로, 제1 내지 제4 데이터 라인(DL1~DL4)과 각각 연결되는 제1 내지 제4 서브픽셀(SPn1~SPn4)은 센싱 라인(VREF)에 공통으로 연결되어 있다. 센싱 라인(VREF)은 제2 및 제3 서브픽셀(SPn2, SPn3)과는 직접 연결되어 있고, 제1 및 제4 서브픽셀(SPn1, SPn4)과는 센싱 연결라인(VREFC)을 통해 연결된다. 제1 내지 제4 서브픽셀(SPn1~SPn4)의 양 가장자리에는 전원 라인(EVDD)이 각각 배치되고, 전원 라인(EVDD)과 인접한 제1 및 제4 서브픽셀(SPn1, SPn4)은 직접 연결되고 제2 및 제3 서브픽셀(SPn2, SPn3)은 전원 연결라인(EVDDC)을 통해 연결된다.
각 서브픽셀들의 발광영역(E)에는 유기발광다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 회로영역(D)에는 구동 트랜지스터(DR), 커패시터(Cst), 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 센싱 라인(VREF)은 센싱연결라인(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터(ST)에 연결된다. 전원 라인(EVDD)은 전원 연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(DR)에 연결된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(ST, SW)에 연결된다.
도 7을 참조하여 제1 서브픽셀(SPn1)의 구동 트랜지스터 영역의 단면 구조를 살펴보기로 한다.
기판(SUB1) 상에 광차단층(LS)이 배치된다. 광차단층(LS) 상에 버퍼층(215)이 배치된다. 버퍼층(215)은 광차단층(LS)의 일부를 노출하는 제1 콘택홀(217)이 구비된다. 버퍼층(215) 상에 반도체층(220)이 배치되고 반도체층(220) 상에 게이트 절연막(225)이 몇몇의 패턴 형상으로 배치된다. 일부 게이트 절연막(225) 상에 게이트 전극(230)이 배치되고, 반도체층(220)의 일측 및 타측에 각각 연결된 소스 전극(240S)과 드레인 전극(240D)이 배치된다. 소스 전극(240S)은 제1 콘택홀(217)을 통해 광차단층(LS)에 연결된다.
반도체층(220)은 게이트 전극(230)과 중첩되는 영역이 채널 영역으로 작용하고 채널 영역의 양측은 불순물 주입을 통해 도체화되어 소스 영역 및 드레인 영역으로 작용한다. 게이트 전극(230), 소스 전극(240S) 및 드레인 전극(240D)은 모두 게이트 전극물질로 이루어져 동시에 형성된다.
게이트 전극(230) 상에 패시베이션막(250)이 배치된다. 패시베이션막(250)은 소스 전극(240S)을 노출하는 제1 비아홀(252)이 구비된다. 패시베이션막(250)의 일부 상에 적색의 컬러필터(255)가 배치된다. 적색의 컬러필터(255) 상에 소스 전극(240S)을 노출하는 제2 비아홀(265)이 구비된 오버코트층(260)이 배치된다. 오버코트층(260)의 일부 표면 상에는 렌즈부(LEN)가 구비된다. 오버코트층(260) 상에 제1 전극(ANO)이 배치되어 제1 및 제2 비아홀(252, 265)을 통해 소스 전극(240S)에 연결된다. 오버코트층(260)의 렌즈부(LEN)로 인해 제1 전극(ANO)의 일부는 렌즈부(LEN)의 스텝 커버리지(stp coverage)를 따라 렌즈 형상으로 돌출된다.
제1 전극(ANO) 상에 서브픽셀의 발광영역을 정의하는 뱅크층(280)이 배치된다. 뱅크층(280)은 제1 전극(ANO)을 노출하는 개구부(285)가 구비된다. 뱅크층(280) 상에 유기막층(EML)과 제2 전극(CAT)이 순차적으로 적층된다. 따라서, 제1 전극(ANO), 유기막층(EML) 및 제2 전극(CAT)을 포함하는 유기발광다이오드(OLED)가 구성된다.
도 8을 참조하여 제1 서브픽셀(SPn1)의 제1 게이트 라인 영역의 단면 구조를 살펴보기로 한다.
기판(SUB1) 상에 버퍼층(215)이 배치되고, 버퍼층(215) 상에 반도체층(220)이 배치된다. 반도체층(220) 상에 게이트 절연막(225)이 배치되고, 게이트 절연막(225) 상에 제1 게이트 라인(GL1)이 배치된다. 제1 게이트 라인(GL1) 상에 패시베이션막(250), 오버코트층(260), 뱅크층(280), 유기막층(EML) 및 제2 전극(CAT)이 순차적으로 적층되어 배치된다.
전술한 도 6 내지 도 8에 도시된 표시장치는 광차단층(LS), 반도체층(220), 게이트 절연막(225), 게이트 전극(230), 패시베이션막(250)의 제1 비아홀(252), 적색, 녹색 및 청색의 각각 컬러필터들, 오버코트층(260)의 제2 비아홀(265), 제1 전극(ANO) 및 뱅크층(280)의 개구부(285)를 각각 형성하기 위해, 총 11매의 마스크를 사용하여 제조된다. 마스크의 개수는 제조비용으로 직결되기 때문에 마스크 개수의 저감이 필요하다.
또한, 도 6에 도시된 바와 같이, 가로 방향으로 진행되는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 전원 연결라인(EVDDC) 및 센싱 연결라인(VREFC)은 게이트 전극과 동일한 물질로 형성된다. 세로 방향으로 진행되는 전원라인(EVDD), 센싱라인(VREF), 제1 내지 제4 데이터 라인(DL1~DL4)들은 광차단층과 동일한 물질로 형성된다. 광차단층과 게이트 전극 사이에는 제2 버퍼층의 단일층이 존재하기 때문에 가로 방향으로 진행되는 배선들과 세로 방향으로 진행되는 배선들의 교차부에서 기생 커패시터가 커져 RC 로드가 커지게 된다.
하기에서는 마스크 개수를 저감하여 RC 로드를 줄일 수 있는 표시장치를 개시한다.
<실시예>
도 9는 본 발명의 일 실시예에 따른 서브픽셀들의 평면 레이아웃을 간략히 나타낸 도면이고, 도 10은 본 발명의 일 실시예에 따른 서브픽셀들의 평면 레이아웃을 상세한 나타낸 도면이다.
도 9 및 도 10을 참조하면, 기판 상에 발광영역(E)과 제1 및 제2 회로영역(D1, D2)을 갖는 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)이 배치된다. 발광영역(E)에는 유기발광 다이오드(발광소자)가 형성되고, 제1 회로영역(D1)에는 스위칭 및 센싱 트랜지스터를 포함하는 회로가 형성되고, 제2 회로영역(D2)에는 구동 트랜지스터 및 커패시터가 형성된다. 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)은 제1 및 제2 회로영역(D1, D2)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(E)에 위치하는 유기발광다이오드가 빛을 발광하게 된다. 서브픽셀(SPn1~SPn4)들 각각은 발광영역(E)을 사이에 두고 제1 회로영역(D1)과 제2 회로영역(D2)이 이웃하여 배치된다.
제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)에는 제1 및 제2 전원 라인(EVDD1, EVDD2), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)이 배치된다. 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 제1 서브픽셀(SPn1) 내지 제4 서브픽셀(SPn4)의 제1 회로영역(D1)을 가로지르며 배치된다. 제1 및 제2 게이트 라인(GL1, GL2)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 및 스위칭 트랜지스터(미도시)에 연결된다.
제1 및 제2 전원 라인(EVDD1, EVDD2), 센싱 라인(VREF), 제1 내지 제4 데이터 라인들(DL1 ~ DL4)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(미도시)을 통한 접촉으로 인하여 전기적으로 연결된다.
센싱 라인(VREF)은 제2 서브픽셀(SPn2)과 제3 서브픽셀(SPn3) 사이에 배치된다. 센싱 라인(VREF)은 제1 내지 제4 서브픽셀(SPn1~SPn4)의 제1 회로영역(D1)을 가로지르는 센싱 연결라인(VREFC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 센싱 트랜지스터(미도시)에 연결된다. 제1 전원 라인(EVDD1)은 제1 서브픽셀(SPn1)의 일측에 배치되고, 제2 전원 라인(EVDD2)은 제4 서브픽셀(SPn4)의 일측에 배치된다. 제1 및 제2 전원라인(EVDD1, EVDD2)은 제2 회로영역(D2)을 가로지르는 전원 연결라인(EVDDC)을 통해 제1 내지 제4 서브픽셀(SPn1~SPn4)의 각 구동 트랜지스터(미도시)에 연결된다.
구체적으로 제1 서브픽셀(SPn1)의 구조를 예로 설명하면, 제1 서브픽셀(SPn1)은, 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1)이 교차하여 정의된다. 제1 서브픽셀(SPn1)은 구동 트랜지스터(DR), 센싱 트랜지스터(ST), 스위칭 트랜지스터(SW), 커패시터(Cst) 및 유기발광다이오드(OLED)를 포함한다.
발광영역(E)에는 유기발광다이오드(OLED)의 제1 전극(ANO)이 배치되어 있고, 제1 회로영역(D1)에는 센싱 트랜지스터(ST) 및 스위칭 트랜지스터(SW)가 배치된다. 예를 들어, 스위칭 트랜지스터(SW)는 제1 게이트 전극(330S), 제1 드레인 전극(340SD), 제1 소스 전극(340SS) 및 제1 반도체층(320S)으로 구성된다. 센싱 트랜지스터(ST)는 센싱라인(VREF)으로부터 연장된 센싱 연결라인(VREFC)에 연결된 제2 소스 전극(340TS), 제2 반도체층(320T), 제2 게이트 전극(330T) 및 제2 드레인 전극(340TD)으로 구성된다.
제2 회로영역(D2)에는 구동 트랜지스터(DR) 및 커패시터(Cst)가 배치된다. 예를 들어, 구동 트랜지스터(DR)는 제3 게이트 전극(330D), 제3 드레인 전극(340DD), 제1 전원라인(EVDD1)으로부터 연장된 제3 소스 전극(340DS) 및 제3 반도체층(320D)으로 구성된다. 커패시터(Cst)는 커패시터 하부전극(LCst) 및 커패시터 상부전극(UCst)으로 구성된다. 제1 전극(ANO)은 비아홀(VIA)을 통해 구동 트랜지스터(DR)의 드레인 전극(340DD)에 연결된다.
이하, 전술한 도 10에 도시된 서브픽셀에서 각 영역 별 평면도와 단면도를 통해 구체적인 구조를 살펴보기로 한다.
도 11은 본 발명의 구동 트랜지스터 영역을 나타낸 평면도이고, 도 12는 도 11의 절취선 C-C'에 따라 절취한 단면도이다.
도 11 및 도 12를 참조하면, 기판(SUB1) 상에 제3 게이트 전극(330D)이 위치한다. 기판(SUB1)은 유리 기판 또는 플라스틱 기판일 수 있다. 제3 게이트 전극(330D)은 광차단층 물질로 이루어져 광차단층의 역할을 겸함과 동시에 커패시터의 커패시터 하부전극(LCst)의 역할을 한다. 제3 게이트 전극(330D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(330D)은 구리/몰리브덴-티타늄의 2중층일 수 있다.
제3 게이트 전극(330D) 상에 버퍼층(310)이 위치한다. 버퍼층(310)은 기판(SUB1)에서 유출되는 가스나 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 버퍼층(310)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON) 중 어느 하나의 단일층이거나 이들의 다중층일 수 있다.
버퍼층(310) 상에 전원 연결라인(EVDDC), 제3 드레인 전극(340DD), 제3 반도체층(320D), 제3 소스 전극(340DS)이 위치한다. 전원 연결라인(EVDDC), 제3 드레인 전극(340DD), 제3 반도체층(320D), 제3 소스 전극(340DS)은 반도체 물질로 일체(one body)로 이루어진다. 반도체 물질은 실리콘 반도체, 산화물 반도체 또는 유기물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 여기서, 다결정 실리콘은 이동도가 높아(100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하여, 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용하거나 화소 내 구동 트랜지스터에 적용할 수 있다. 한편, 산화물 반도체는 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 TFT에 적합하다. 또한, 오프 전류가 작으므로 화소의 전압 유지 기간이 길어서 저속 구동 및/또는 저 소비 전력을 요구하는 표시장치에 적합하다. 본 발명에서는 반도체 물질로서 산화물 반도체를 사용할 수 있으며, 예를 들어, IGZO일 수 있다.
제3 반도체층(320D) 상에 게이트 절연막(325)이 위치한다. 게이트 절연막(325)은 제3 반도체층(320D)을 절연시키면서 제3 반도체층(320D)을 정의하는 역할을 한다. 구체적으로, 산화물 반도체로 이루어진 제3 반도체층(320D)은 게이트 절연막(325)으로 마스킹되어 불순물 주입에 의한 도체화가 수행되지 않음으로써 정의될 수 있다. 제3 반도체층(320D) 중 게이트 절연막(325)과 중첩되는 부분은 채널(channel)로 정의된다. 제3 반도체층(320D)을 기준으로 전원 연결라인(EVDDC)으로부터 연장된 영역은 제3 드레인 전극(340DD)으로 정의되고, 제3 반도체층(320D)과 이웃하는 영역은 제3 소스 전극(340DS)으로 정의된다. 따라서, 제3 게이트 전극(330D), 제3 드레인 전극(340DD), 제3 반도체층(320D) 및 제3 소스 전극(340DS)을 포함하는 구동 트랜지스터가 구성된다.
상기 게이트 절연막(325) 상에 패시베이션막(355)이 위치한다. 패시베이션막(355)은 하부의 소자를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 산화질화물(SiON) 중 어느 하나의 단일층이거나 이들의 다중층일 수 있다. 패시베이션막(355)은 제3 소스 전극(340DS)을 노출하는 비아홀(360)이 구비된다.
패시베이션막(355) 상에 컬러필터(365)가 위치한다. 컬러필터(365)는 각 서브픽셀에서 구현하는 색상에 따라 적색, 녹색 및 청색 중 어느 하나로 이루어질 수 있다. 컬러필터(365) 상에 오버코트층(370)이 위치한다. 오버코트층(370)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 오버코트층(370)은 구동 트랜지스터 영역을 노출하는 제2 비아홀(372)이 구비된다. 오버코트층(370)의 표면에는 렌즈부(LEN)가 구비된다. 렌즈부(LEN)는 오버코트층(370)의 표면을 복수의 마이크로 렌즈들의 형상으로 가공한 영역으로, 광의 휘도를 향상시키는 역할을 한다.
패시베이션막(355) 및 오버코트층(370) 상에 제1 전극(ANO)이 위치한다. 제1 전극(ANO)은 화소 전극으로 작용하며, 비아홀(360)을 통해 구동 트랜지스터의 제3 소스 전극(340DS)에 연결된다. 제1 전극(ANO)은 애노드로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어질 수 있다.
제1 전극(ANO)을 포함하는 기판(SUB1) 상에 화소를 구획하는 뱅크층(380)이 위치한다. 뱅크층(380)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어진다. 뱅크층(380)은 제1 전극(ANO)을 노출시키는 화소정의부(375)가 위치한다. 제1 전극(ANO) 상에 유기막층(EML)이 위치한다. 유기막층(EML)은 전자와 정공이 결합하여 발광하는 층으로, 유기막층(EML)과 제1 전극(ANO) 사이에 정공주입층 또는 정공수송층을 포함할 수 있으며, 유기막층(EML) 상에 전자수송층 또는 전자주입층을 포함할 수 있다.
유기막층(EML) 상에 제2 전극(CAT)이 위치한다. 제2 전극(CAT)은 캐소드 전극으로 일함수가 낮은 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 따라서, 제1 전극(ANO), 유기막층(EML) 및 제2 전극(CAT)을 포함하는 유기발광다이오드(OLED)가 구성된다.
전술한 도 7의 비교예와 도 12의 실시예의 구조를 비교해 보면, 실시예의 구조는 광차단층을 게이트 전극으로 이용함으로써 바텀 게이트 구조의 박막트랜지스터를 구현할 수 있고, 마스크 개수 및 제조비용을 저감할 수 있다. 구체적으로, 실시예의 구조는 게이트 전극(330D), 반도체층(320D), 게이트 절연막(325), 패시베이션막(355)의 제1 비아홀(360), 적색, 녹색 및 청색의 각각 컬러필터들(365), 오버코트층(370)의 제2 비아홀(372), 제1 전극(ANO) 및 뱅크층(380)의 개구부(375)를 형성하는 총 10매의 마스크를 사용할 수 있다. 따라서, 본 발명의 실시예의 구조는 비교예보다 1매의 마스크를 저감할 수 있다.
도 13은 본 발명의 실시예에 따른 제2 게이트 라인 영역을 나타낸 평면도이고, 도 14는 도 13의 절취선 D-D'에 따라 절취한 단면도이다.
도 13 및 도 14를 참조하면, 기판(SUB1) 상에 제1 게이트 전극(330S)이 위치한다. 제1 게이트 전극(330S)은 광차단층 물질로 이루어져 광차단층의 역할을 겸한다. 또한, 제1 데이터 라인(DL1)도 제1 게이트 전극(330S)과 동일하게 광차단층 물질로 이루어진다. 제1 게이트 전극(330S) 상에 버퍼층(310)이 위치한다. 버퍼층(310)은 하부 제1 게이트 전극(330S)을 노출하는 제2 콘택홀(312)이 구비된다.
버퍼층(310) 상에 제1 반도체층(320S)이 위치하고, 제1 반도체층(320S) 상에 게이트 절연막(325)이 위치한다. 게이트 절연막(325)은 제1 반도체층(320S)을 절연시키면서 제1 반도체층(320S)을 정의하는 역할을 한다. 구체적으로, 산화물 반도체로 이루어진 제1 반도체층(320S)은 게이트 절연막(325)으로 마스킹되어 불순물 주입에 의한 도체화가 수행되지 않음으로써 정의될 수 있다.
상기 게이트 절연막(325) 상에 패시베이션막(355)이 위치한다. 패시베이션막(355)은 제 게이트 전극(330S)을 노출하는 제3 비아홀(362)이 구비된다. 패시베이션막(355) 상에 오버코트층(370)이 위치한다. 오버코트층(370)은 제1 게이트 전극(330S)을 노출하는 제4 비아홀(374)이 구비된다.
오버코트층(370) 상에 제2 게이트 라인(GL2)이 위치한다. 제2 게이트 라인(GL2)은 하층(392)과 상층(394)의 2층 구조로 이루어진다. 하층(392)은 투명한 금속산화물로 이루어지며 전술한 제1 전극(ANO)과 동일한 물질로 이루어진다. 상층(394)은 금속층으로 이루어지며 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
제2 게이트 라인(GL2) 상에 뱅크층(380), 유기막층(EML) 및 제2 전극(CAT)이 순차적으로 적층되어 배치된다.
본 발명의 제2 게이트 라인(GL2)은 전술한 제1 전극과 동일한 층에 동일한 공정으로 형성된다. 도 12에 도시된 제1 전극(ANO)은 제2 게이트 라인(GL2)과 동일하게 하층과 상층으로 적층되나 후속 공정에서 상층이 제거되어 하층의 투명한 금속산화물만 남겨짐으로써 구성된다. 제2 게이트 라인(GL2)뿐 만 아니라 제1 게이트 라인(GL1)도 동일한 구조로 이루어진다.
전술한 도 8의 비교예와 도 14의 실시예의 구조를 비교해 보면, 실시예의 구조는 광차단층으로 데이터 라인을 형성하고 오버코트층 상에 게이트 라인을 형성함으로써, 데이터 라인과 게이트 라인 사이에 두꺼운 오버코트층을 형성할 수 있다. 이에 따라, 데이터 라인과 게이트 라인의 교차부에서 기생 커패시터의 크기를 줄여 배선들의 RC 로드를 저감할 수 있다.
또한, 도 6의 비교예에서는 게이트 라인과 데이터 라인들의 교차부에 게이트 라인의 리던던시(redundancy) 구조가 형성된다. 리던던시 구조는 게이트 라인과 데이터 라인의 쇼트 불량이 발생한 경우 리페어하기 위해 구비된다. 반면, 본 발명의 실시예에서는 게이트 라인과 데이터 라인들의 교차부에 두꺼운 오버코트층이 존재하기 때문에, 리던던시 구조를 생략할 수 있는 이점이 있다.
이상 설명한 내용을 통해 당업자라면 본 명세서의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명세서의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
330D : 게이트 전극
320D : 반도체층
340DD : 드레인 전극 340DS : 소스 전극
ANO : 제1 전극 EML : 유기막층
CAT : 제2 전극 OLED : 유기발광 다이오드
340DD : 드레인 전극 340DS : 소스 전극
ANO : 제1 전극 EML : 유기막층
CAT : 제2 전극 OLED : 유기발광 다이오드
Claims (11)
- 기판;
상기 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 버퍼층;
상기 버퍼층 상에 위치하는 반도체층;
상기 반도체층 상에 상기 게이트 전극과 중첩하게 배치된 게이트 절연막;
상기 게이트 절연막 상에 위치하는 패시베이션막;
상기 패시베이션막 상에 위치하는 오버코트층; 및
상기 오버코트층 상에 위치하며 상기 게이트 전극에 연결된 게이트 라인 및 상기 게이트 라인과 이격되어 배치된 제1 전극;을 포함하는 표시장치. - 제1 항에 있어서,
상기 게이트 라인 및 상기 제1 전극은 동일층 상에 위치하며, 상기 오버코트층 상면에 컨택하는 표시장치. - 제1 항에 있어서,
상기 게이트 라인은 하층과 상층이 적층된 2층 구조인 표시장치. - 제3 항에 있어서,
상기 하층은 ITO, IZO 및 ZnO 중 선택된 어느 하나로 이루어지는 표시장치. - 제3 항에 있어서,
상기 상층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 선택된 어느 하나 또는 이들의 합금으로 이루어지는 표시장치. - 제4 항에 있어서,
상기 제1 전극은 단층으로 이루어지며, 상기 게이트 라인의 하층과 동일한 물질로 이루어지는 표시장치. - 제1 항에 있어서,
상기 반도체층은 상기 게이트 절연막과 중첩되는 영역이 채널로 작용하며, 상기 반도체층 중 상기 채널과 이격된 일측이 소스 전극이고 상기 채널과 이격된 타측이 드레인 전극인 표시장치. - 제7 항에 있어서,
상기 제1 전극은 상기 소스 전극과 연결되며,
상기 제1 전극 상에 배치되는 유기막층 및 제2 전극을 포함하는 표시장치. - 제1 항에 있어서,
상기 기판 상에 상기 게이트 전극과 동일층 상에 배치된 데이터 라인을 포함하며,
상기 데이터 라인과 상기 게이트 라인 사이에 상기 버퍼층, 상기 패시베이션막 및 상기 오버코트층이 배치되는 표시장치. - 기판 상에 위치하며, 발광소자가 배치된 발광영역, 상기 발광소자를 구동하는 회로가 배치된 제1 회로영역 및 제2 회로영역을 각각 포함하는 서브픽셀들; 및
상기 제1 회로영역과 교차하는 제1 게이트 라인 및 제2 게이트 라인;
상기 발광영역은 상기 발광소자의 제1 전극을 포함하며,
상기 제1 회로영역과 상기 제2 회로영역 사이에 상기 발광영역이 배치되고,
상기 제1 회로영역은 스위칭 트랜지스터와 센싱 트랜지스터를 포함하고, 상기 제2 회로영역은 구동 트랜지스터와 커패시터를 포함하며,
상기 스위칭 트랜지스터의 제1 반도체층과 상기 센싱 트랜지스터의 제2 반도체층은 상기 발광영역의 제1 전극과 교차하는 표시장치. - 제10 항에 있어서,
상기 발광영역, 상기 제1 회로영역 및 상기 제2 회로영역 상에 위치하는 오버코트층을 더 포함하며,
상기 오버코트층 상에 상기 제1 게이트 라인, 상기 제2 게이트 라인 및 상기 제1 전극이 배치되는 표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180163470A KR20200074742A (ko) | 2018-12-17 | 2018-12-17 | 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180163470A KR20200074742A (ko) | 2018-12-17 | 2018-12-17 | 표시장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200074742A true KR20200074742A (ko) | 2020-06-25 |
Family
ID=71400404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180163470A KR20200074742A (ko) | 2018-12-17 | 2018-12-17 | 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20200074742A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12022692B2 (en) | 2021-01-18 | 2024-06-25 | Samsung Display Co., Ltd. | Light emitting display device having reduced interference between adjacent pixels |
-
2018
- 2018-12-17 KR KR1020180163470A patent/KR20200074742A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12022692B2 (en) | 2021-01-18 | 2024-06-25 | Samsung Display Co., Ltd. | Light emitting display device having reduced interference between adjacent pixels |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107664862B (zh) | 显示装置及其制造方法 | |
| CN111354304B (zh) | 显示装置 | |
| CN109216417B (zh) | 显示装置 | |
| KR102460917B1 (ko) | 표시장치 | |
| KR102555624B1 (ko) | 표시장치 | |
| KR102583621B1 (ko) | 표시장치 및 그 제조방법 | |
| CN113053950B (zh) | 显示装置及其像素阵列基板 | |
| KR20180024314A (ko) | 표시장치 | |
| CN112447800A (zh) | 透明显示装置 | |
| KR102674308B1 (ko) | 표시장치 | |
| KR102394650B1 (ko) | 유기발광 표시장치 | |
| KR20200074742A (ko) | 표시장치 | |
| KR20220038649A (ko) | 표시장치 | |
| KR102638207B1 (ko) | 표시장치 | |
| KR102646400B1 (ko) | 표시장치 | |
| KR20200076191A (ko) | 표시장치 | |
| KR102623973B1 (ko) | 표시장치 | |
| KR20210026923A (ko) | 유기발광표시장치 | |
| KR102590336B1 (ko) | 표시장치 | |
| KR20200039258A (ko) | 표시장치 | |
| KR20200074593A (ko) | 유기발광표시장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |