JP3130353B2 - 強誘電体膜を用いた装置の製造方法 - Google Patents
強誘電体膜を用いた装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims description 45
- 238000005530 etching Methods 0.000 claims description 44
- 239000004065 semiconductor Substances 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 239000010408 film Substances 0.000 description 145
- 238000000992 sputter etching Methods 0.000 description 9
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 230000010287 polarization Effects 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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Description
【０００１】
【産業上の利用分野】本発明は、たとえば強誘電体膜を
用いたＥＥＰＲＯＭ（Electrically Erasable/Programa
ble Read Only Memory）などの半導体装置のような、基
板上にパターン形成された強誘電体膜を有する装置の製
造方法に関するものである。
用いたＥＥＰＲＯＭ（Electrically Erasable/Programa
ble Read Only Memory）などの半導体装置のような、基
板上にパターン形成された強誘電体膜を有する装置の製
造方法に関するものである。
【０００２】
【従来の技術】たとえばＰＺＴ（lead(Pb) Zirconate T
itanate ）のような強誘電体材料に電界を印加すると、
分極方向が電界の方向に整列し、この状態は電界を取り
除いた後にも残留することが知られている。すなわち、
強誘電体材料の分極は、電界の印加に対してヒステリシ
ス特性を示す。したがって、このようなヒステリシス特
性を利用することにより、ＥＥＰＲＯＭ（Electrically
Erasable/ProgramableRead Only Memory）のような不
揮発性の半導体記憶装置を構成することが可能である。
itanate ）のような強誘電体材料に電界を印加すると、
分極方向が電界の方向に整列し、この状態は電界を取り
除いた後にも残留することが知られている。すなわち、
強誘電体材料の分極は、電界の印加に対してヒステリシ
ス特性を示す。したがって、このようなヒステリシス特
性を利用することにより、ＥＥＰＲＯＭ（Electrically
Erasable/ProgramableRead Only Memory）のような不
揮発性の半導体記憶装置を構成することが可能である。
【０００３】たとえば、強誘電体膜を電界効果トランジ
スタのゲート絶縁膜として用い、この強誘電体膜に電界
を印加して分極を反転させることによりトランジスタの
閾値を２種類に設定できる。強誘電体膜の分極は、電界
を取り除いた後にも保持されるから、電界を印加して強
誘電体膜の分極を反転させることによって情報の書込／
消去を行い、トランジスタの閾値を調べるようにして情
報の読出を行わせれば、不揮発な記憶を行える。
スタのゲート絶縁膜として用い、この強誘電体膜に電界
を印加して分極を反転させることによりトランジスタの
閾値を２種類に設定できる。強誘電体膜の分極は、電界
を取り除いた後にも保持されるから、電界を印加して強
誘電体膜の分極を反転させることによって情報の書込／
消去を行い、トランジスタの閾値を調べるようにして情
報の読出を行わせれば、不揮発な記憶を行える。
【０００４】強誘電体膜を用いてＥＥＰＲＯＭなどの半
導体集積回路を構成する場合には、この強誘電体膜の微
細加工が必要となる。この強誘電体膜のパターニング
は、たとえば半導体基板表面に強誘電体膜を形成し、こ
の強誘電体膜上に所望のパターンに対応したレジストを
形成して、このレジストをマスクとしたイオンミリング
により行われる。ところが、記憶素子への応用が有力な
ＰＺＴなどの強誘電体材料では、イオンミリングにおけ
るレジストとの選択比が１〜１．２と低く、このため、
レジストを２〜３μｍの膜厚に厚塗りする必要がある。
導体集積回路を構成する場合には、この強誘電体膜の微
細加工が必要となる。この強誘電体膜のパターニング
は、たとえば半導体基板表面に強誘電体膜を形成し、こ
の強誘電体膜上に所望のパターンに対応したレジストを
形成して、このレジストをマスクとしたイオンミリング
により行われる。ところが、記憶素子への応用が有力な
ＰＺＴなどの強誘電体材料では、イオンミリングにおけ
るレジストとの選択比が１〜１．２と低く、このため、
レジストを２〜３μｍの膜厚に厚塗りする必要がある。
【０００５】ところが、このようにレジストを厚塗りす
ると、レジストパターンを微細化することができないか
ら、必然的に強誘電体膜の微細加工も困難になる。しか
も、イオンミリングにより半導体基板表面の部分まで強
誘電体膜をエッチング除去すると、半導体基板に大きな
ダメージを与えてしまい、素子の特性が劣化するという
問題がある。
ると、レジストパターンを微細化することができないか
ら、必然的に強誘電体膜の微細加工も困難になる。しか
も、イオンミリングにより半導体基板表面の部分まで強
誘電体膜をエッチング除去すると、半導体基板に大きな
ダメージを与えてしまい、素子の特性が劣化するという
問題がある。
【０００６】この問題を解決した先行技術は、たとえば
「Reactive ion beam etching of PLZT electrooptic s
ubstrates with repeated self-aligned masking (APPL
IEDOPTICS Vol.25,No.9, 1 May 1986）」に開示されて
いる。この文献には、強誘電体であるＰＬＺＴ（lead(P
b) Lanthanum Zirconate Titanate ）基板を微細加工す
る技術が示されている。すなわち、ＰＬＺＴ基板の表面
にクローム薄膜を形成し、このクローム薄膜上に薄いレ
ジストパターンを形成する。そして、イオンミリングに
より、レジストをマスクとしたドライエッチングを行う
と、レジストの無い部分のクローム薄膜およびその直下
のＰＬＺＴ基板がエッチングされる。このとき、上記の
ようにレジストとＰＬＺＴとの選択比が低いために、レ
ジストもＰＬＺＴとほぼ同程度の速さでエッチングされ
ることになる。
「Reactive ion beam etching of PLZT electrooptic s
ubstrates with repeated self-aligned masking (APPL
IEDOPTICS Vol.25,No.9, 1 May 1986）」に開示されて
いる。この文献には、強誘電体であるＰＬＺＴ（lead(P
b) Lanthanum Zirconate Titanate ）基板を微細加工す
る技術が示されている。すなわち、ＰＬＺＴ基板の表面
にクローム薄膜を形成し、このクローム薄膜上に薄いレ
ジストパターンを形成する。そして、イオンミリングに
より、レジストをマスクとしたドライエッチングを行う
と、レジストの無い部分のクローム薄膜およびその直下
のＰＬＺＴ基板がエッチングされる。このとき、上記の
ようにレジストとＰＬＺＴとの選択比が低いために、レ
ジストもＰＬＺＴとほぼ同程度の速さでエッチングされ
ることになる。
【０００７】或る程度エッチングが進んだ段階でドライ
エッチングを中止し、クローム薄膜上に残留しているレ
ジストを除去した後、再びレジストを塗布する。そし
て、基板の背後（レジストを塗布した表面とは反対側）
からレジストを露光する。このとき、基板表面に残留し
ているクローム薄膜がマスクとして作用するため、レジ
スト膜は、いわば自己整合的に高精度でパターニングす
ることができる。
エッチングを中止し、クローム薄膜上に残留しているレ
ジストを除去した後、再びレジストを塗布する。そし
て、基板の背後（レジストを塗布した表面とは反対側）
からレジストを露光する。このとき、基板表面に残留し
ているクローム薄膜がマスクとして作用するため、レジ
スト膜は、いわば自己整合的に高精度でパターニングす
ることができる。
【０００８】これ以後は、同様な操作が繰り返され、最
後に、クローム薄膜を除去することにより、ＰＬＺＴ基
板の微細加工が達成される。
後に、クローム薄膜を除去することにより、ＰＬＺＴ基
板の微細加工が達成される。
【０００９】
【発明が解決しようとする課題】ところが、薄いレジス
トパターンの形成と、この薄いレジストパターンをマス
クとしたドライエッチングとの繰り返しによる微細加工
は、光を透過させることが可能なＰＬＺＴ基板の加工で
は可能であるが、シリコン基板の表面などに形成した強
誘電体膜の微細加工には適用することができない。すな
わち、上記の先行技術では、ＰＬＺＴの透光性を利用し
て、基板の背後からの露光により薄いレジストパターン
を自己整合的に形成することができるため、高精度での
微細加工が可能となっているのに対して、シリコン基板
などの遮光性の基板の表面に形成した強誘電体膜の加工
には、基板の背後からの露光を適用できないから、同様
の技術を用いることができないのである。したがって、
薄いレジストパターンの形成とドライエッチングとの繰
り返しにより強誘電体膜をパターニングしようとして
も、複数回形成されるレジストパターンにずれが不可避
的に生じ、この結果、微細パターンの形成が困難にな
る。
トパターンの形成と、この薄いレジストパターンをマス
クとしたドライエッチングとの繰り返しによる微細加工
は、光を透過させることが可能なＰＬＺＴ基板の加工で
は可能であるが、シリコン基板の表面などに形成した強
誘電体膜の微細加工には適用することができない。すな
わち、上記の先行技術では、ＰＬＺＴの透光性を利用し
て、基板の背後からの露光により薄いレジストパターン
を自己整合的に形成することができるため、高精度での
微細加工が可能となっているのに対して、シリコン基板
などの遮光性の基板の表面に形成した強誘電体膜の加工
には、基板の背後からの露光を適用できないから、同様
の技術を用いることができないのである。したがって、
薄いレジストパターンの形成とドライエッチングとの繰
り返しにより強誘電体膜をパターニングしようとして
も、複数回形成されるレジストパターンにずれが不可避
的に生じ、この結果、微細パターンの形成が困難にな
る。
【００１０】しかも、上記の先行技術においても、イオ
ンミリングによる基板への損傷の問題は避けることがで
きない。そこで、本発明の目的は、上述の技術的課題を
解決し、強誘電体膜の微細加工を可能とした強誘電体膜
を用いた装置の製造方法を提供することである。
ンミリングによる基板への損傷の問題は避けることがで
きない。そこで、本発明の目的は、上述の技術的課題を
解決し、強誘電体膜の微細加工を可能とした強誘電体膜
を用いた装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段および作用】上記の目的を
達成するための請求項１記載の強誘電体膜を用いた装置
の製造方法は、基板上にパターン形成された強誘電体膜
を有する装置の製造方法であって、基板上に、上記強誘
電体膜を形成すべき領域に窓を有するとともに、第１の
種類のエッチングにおける上記強誘電体膜との選択比が
小さく、第２の種類のエッチングにおける上記強誘電体
膜との選択比が大きな材料からなる絶縁膜をパターン形
成する工程と、上記絶縁膜を形成した基板表面を被覆す
るように上記強誘電体膜を形成する工程と、この強誘電
体膜の表面を平坦化するようにレジストを形成する工程
と、上記レジストおよび上記強誘電体膜を、上記絶縁膜
が露出するまで、上記第１の種類のエッチングによりエ
ッチバックする工程と、上記絶縁膜の一部を上記第２の
種類のエッチングにより選択的に除去する工程とを含む
ことを特徴とする。
達成するための請求項１記載の強誘電体膜を用いた装置
の製造方法は、基板上にパターン形成された強誘電体膜
を有する装置の製造方法であって、基板上に、上記強誘
電体膜を形成すべき領域に窓を有するとともに、第１の
種類のエッチングにおける上記強誘電体膜との選択比が
小さく、第２の種類のエッチングにおける上記強誘電体
膜との選択比が大きな材料からなる絶縁膜をパターン形
成する工程と、上記絶縁膜を形成した基板表面を被覆す
るように上記強誘電体膜を形成する工程と、この強誘電
体膜の表面を平坦化するようにレジストを形成する工程
と、上記レジストおよび上記強誘電体膜を、上記絶縁膜
が露出するまで、上記第１の種類のエッチングによりエ
ッチバックする工程と、上記絶縁膜の一部を上記第２の
種類のエッチングにより選択的に除去する工程とを含む
ことを特徴とする。
【００１２】上記の構成によれば、絶縁膜を微細なパタ
ーンに形成すると、この絶縁膜を被覆するように強誘電
体膜を形成し、さらにこの強誘電体膜の表面を平坦化す
るようにレジストを形成し、このレジストおよび強誘電
体膜を絶縁膜が露出するまでエッチバックすることによ
り、上記微細パターンの下層膜の窓の部分に微細なパタ
ーンの強誘電体膜が形成されることになる。このように
して、微細なパターンの強誘電体膜を基板上に形成する
ことができる。
ーンに形成すると、この絶縁膜を被覆するように強誘電
体膜を形成し、さらにこの強誘電体膜の表面を平坦化す
るようにレジストを形成し、このレジストおよび強誘電
体膜を絶縁膜が露出するまでエッチバックすることによ
り、上記微細パターンの下層膜の窓の部分に微細なパタ
ーンの強誘電体膜が形成されることになる。このように
して、微細なパターンの強誘電体膜を基板上に形成する
ことができる。
【００１３】なお、上記絶縁膜は、第１の種類のエッチ
ングにおける強誘電体膜との選択比が小さな材料で構成
され、上述のエッチバックはこの第１の種類のエッチン
グにより行われる。このため、エッチバックの際に絶縁
膜が先に除去されてしまうなどということがないので、
基板の表面が露出することはなく、この基板に損傷を与
えることが防がれる。
ングにおける強誘電体膜との選択比が小さな材料で構成
され、上述のエッチバックはこの第１の種類のエッチン
グにより行われる。このため、エッチバックの際に絶縁
膜が先に除去されてしまうなどということがないので、
基板の表面が露出することはなく、この基板に損傷を与
えることが防がれる。
【００１４】また、上記の絶縁膜はさらに、第２の種類
のエッチングにおける強誘電体膜との選択比が大きな材
料で構成されており、これにより、基板表面の絶縁膜の
一部を選択的に除去する際に、この絶縁膜のみを良好に
選択して除去することができる。すなわち、たとえば、
基板上に残すべき絶縁膜の部分をレジストで覆った状態
でエッチングすれば、絶縁膜の不要部分を選択的に除去
できる。絶縁膜を除去する際に適用される第２の種類の
エッチングは、強誘電体膜に対する当該絶縁膜の選択比
が大きいから、絶縁膜の選択除去部分は、これに隣接す
る強誘電体膜によって高精度に規定されることになる。
したがって、上記のレジストを精度良く形成していない
場合でも、絶縁膜の選択除去を高精度で行うことができ
る。また、請求項２記載の強誘電体膜を用いた装置の製
造方法は、チャネル領域を挟んでソース・ドレインとな
る不純物拡散層を形成した半導体基板上に形成した強誘
電体膜をゲート絶縁膜として用いる半導体装置を製造す
る方法であって、上記半導体基板上に、チャネル領域に
窓を有するとともに、第１の種類のエッチングにおける
上記強誘電体膜との選択比が小さく、第２の種類のエッ
チングにおける上記強誘電体膜との選択比が大きな材料
からなる絶縁膜を、少なくともソース・ドレイン電極形
成位置にパターン形成する工程と、上記絶縁膜を形成し
た半導体基板表面を被覆するように上記強誘電体膜を形
成する工程と、この強誘電体膜の表面を平坦化するよう
にレジストを形成する工程と、上記レジストおよび上記
強誘電体膜を、上記絶縁膜が露出するまで、上記第１の
種類のエッチングによりエッチバックする工程と、上記
チャネル領域上の強誘電体膜の表面にゲート電極を形成
する工程と、上記ソース・ドレイン電極形成位置の絶縁
膜を、上記第２の種類のエッチングにより選択的に除去
する工程と、この絶縁膜を選択的に除去したあとに形成
されたコンタクト孔にソース・ドレイン電極を形成する
工程とを含むことを特徴とする。
のエッチングにおける強誘電体膜との選択比が大きな材
料で構成されており、これにより、基板表面の絶縁膜の
一部を選択的に除去する際に、この絶縁膜のみを良好に
選択して除去することができる。すなわち、たとえば、
基板上に残すべき絶縁膜の部分をレジストで覆った状態
でエッチングすれば、絶縁膜の不要部分を選択的に除去
できる。絶縁膜を除去する際に適用される第２の種類の
エッチングは、強誘電体膜に対する当該絶縁膜の選択比
が大きいから、絶縁膜の選択除去部分は、これに隣接す
る強誘電体膜によって高精度に規定されることになる。
したがって、上記のレジストを精度良く形成していない
場合でも、絶縁膜の選択除去を高精度で行うことができ
る。また、請求項２記載の強誘電体膜を用いた装置の製
造方法は、チャネル領域を挟んでソース・ドレインとな
る不純物拡散層を形成した半導体基板上に形成した強誘
電体膜をゲート絶縁膜として用いる半導体装置を製造す
る方法であって、上記半導体基板上に、チャネル領域に
窓を有するとともに、第１の種類のエッチングにおける
上記強誘電体膜との選択比が小さく、第２の種類のエッ
チングにおける上記強誘電体膜との選択比が大きな材料
からなる絶縁膜を、少なくともソース・ドレイン電極形
成位置にパターン形成する工程と、上記絶縁膜を形成し
た半導体基板表面を被覆するように上記強誘電体膜を形
成する工程と、この強誘電体膜の表面を平坦化するよう
にレジストを形成する工程と、上記レジストおよび上記
強誘電体膜を、上記絶縁膜が露出するまで、上記第１の
種類のエッチングによりエッチバックする工程と、上記
チャネル領域上の強誘電体膜の表面にゲート電極を形成
する工程と、上記ソース・ドレイン電極形成位置の絶縁
膜を、上記第２の種類のエッチングにより選択的に除去
する工程と、この絶縁膜を選択的に除去したあとに形成
されたコンタクト孔にソース・ドレイン電極を形成する
工程とを含むことを特徴とする。
【００１５】このようにして、強誘電体膜をゲート絶縁
膜に用いた電界効果トランジスタが作成される。しか
も、上述のように強誘電体膜は微細にパターン形成する
ことができるから、ゲート長を短くして、装置を高集積
化することが可能である。また、絶縁膜は、ソース・ド
レイン電極形成位置の部分が第２の種類のエッチングに
よって選択的に除去される。このとき絶縁膜のみがエッ
チング除去され、ソース・ドレイン電極形成位置の縁部
の強誘電体膜はエッチングされないから、ソース・ドレ
イン電極のためのコンタクト孔は高精度で形成されるこ
とになる。
膜に用いた電界効果トランジスタが作成される。しか
も、上述のように強誘電体膜は微細にパターン形成する
ことができるから、ゲート長を短くして、装置を高集積
化することが可能である。また、絶縁膜は、ソース・ド
レイン電極形成位置の部分が第２の種類のエッチングに
よって選択的に除去される。このとき絶縁膜のみがエッ
チング除去され、ソース・ドレイン電極形成位置の縁部
の強誘電体膜はエッチングされないから、ソース・ドレ
イン電極のためのコンタクト孔は高精度で形成されるこ
とになる。
【００１６】さらに、ソース・ドレイン電極形成位置の
部分の絶縁膜を選択的に除去して残余の部分を残すこと
とすれば、この残された絶縁膜は、ゲート電極とソース
・ドレインとなる不純物拡散層との間を絶縁する役目を
担うことができる。
部分の絶縁膜を選択的に除去して残余の部分を残すこと
とすれば、この残された絶縁膜は、ゲート電極とソース
・ドレインとなる不純物拡散層との間を絶縁する役目を
担うことができる。
【００１７】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１、図２および図３は、本発
明の一実施例である強誘電体膜を用いた半導体装置の製
造方法を工程順に示す断面図である。先ず、図１(a) に
示すように、ソース・ドレイン領域に対応した窓１，２
を有するレジスト３がＰ型シリコン基板などの半導体基
板１０の表面にパターン形成される。そして、このレジ
スト３をマスクとしてたとえば砒素イオンが注入され
て、チャネル領域４を挟んで不純物拡散層であるソース
拡散層５およびドレイン拡散層６が形成される。
照して詳細に説明する。図１、図２および図３は、本発
明の一実施例である強誘電体膜を用いた半導体装置の製
造方法を工程順に示す断面図である。先ず、図１(a) に
示すように、ソース・ドレイン領域に対応した窓１，２
を有するレジスト３がＰ型シリコン基板などの半導体基
板１０の表面にパターン形成される。そして、このレジ
スト３をマスクとしてたとえば砒素イオンが注入され
て、チャネル領域４を挟んで不純物拡散層であるソース
拡散層５およびドレイン拡散層６が形成される。
【００１８】次に、図１(b)に示すように、絶縁膜とな
る酸化膜７がＣＶＤ（Chemical Vapor Deposition）法
などによって基板全面に形成され、この酸化膜７の表面
にレジスト８がパターン形成される。このレジスト８
は、チャネル領域４上に窓９を有しており、さらに、少
なくともソース電極形成位置１１およびドレイン電極形
成位置１２に形成されている。
る酸化膜７がＣＶＤ（Chemical Vapor Deposition）法
などによって基板全面に形成され、この酸化膜７の表面
にレジスト８がパターン形成される。このレジスト８
は、チャネル領域４上に窓９を有しており、さらに、少
なくともソース電極形成位置１１およびドレイン電極形
成位置１２に形成されている。
【００１９】次いで、レジスト８をマスクとした反応性
イオンエッチングによって、酸化膜７のエッチングが行
われる。さらに、レジスト８が剥離される。これによ
り、酸化膜７はレジスト８と同じパターンにパターニン
グされる。すなわち、パターニング後の酸化膜７は、図
１(c) に示すように、チャネル領域４の上部に窓１３を
有しているとともに、少なくともソース・ドレイン電極
形成位置１１，１２には被着している。レジスト８を剥
離した後には、熱酸化法によって、薄いゲート酸化膜１
４が形成される。
イオンエッチングによって、酸化膜７のエッチングが行
われる。さらに、レジスト８が剥離される。これによ
り、酸化膜７はレジスト８と同じパターンにパターニン
グされる。すなわち、パターニング後の酸化膜７は、図
１(c) に示すように、チャネル領域４の上部に窓１３を
有しているとともに、少なくともソース・ドレイン電極
形成位置１１，１２には被着している。レジスト８を剥
離した後には、熱酸化法によって、薄いゲート酸化膜１
４が形成される。
【００２０】この状態から、図２(d) に示すように、基
板１０の全面を覆うように、ＰＺＴなどの強誘電体膜１
５がスパッタ法などにより形成され、さらにこの強誘電
体膜１５の表面を平坦化するようにレジスト１６が塗布
される。なお、上記の酸化膜７には、第１の種類のエッ
チングであるイオンミリングなどのドライエッチングに
対しては強誘電体膜１５との選択比が小さく、第２の種
類のエッチングであるウエットエッチングに対しては強
誘電体膜１５との選択比が大きな材料が適用される。す
なわち、たとえば強誘電体膜１５をＰＺＴで構成したと
きには、酸化膜７には、たとえば酸化シリコン膜が適用
される。
板１０の全面を覆うように、ＰＺＴなどの強誘電体膜１
５がスパッタ法などにより形成され、さらにこの強誘電
体膜１５の表面を平坦化するようにレジスト１６が塗布
される。なお、上記の酸化膜７には、第１の種類のエッ
チングであるイオンミリングなどのドライエッチングに
対しては強誘電体膜１５との選択比が小さく、第２の種
類のエッチングであるウエットエッチングに対しては強
誘電体膜１５との選択比が大きな材料が適用される。す
なわち、たとえば強誘電体膜１５をＰＺＴで構成したと
きには、酸化膜７には、たとえば酸化シリコン膜が適用
される。
【００２１】レジスト１６により表面を平坦化した後に
は、イオンミリングによるエッチバックが行われる。こ
のエッチバックは、酸化膜７が露出するまで行われる。
レジストと強誘電体膜との選択比は小さいから、エッチ
バックは基板１０の全面にわたって均等に進む。さら
に、酸化膜７のドライエッチングにおける強誘電体膜１
５との選択比は小さいので、酸化膜７が露出した後に、
この酸化膜７が直ちにエッチング除去されてしまうなど
ということはない。したがって、上記のイオンミリング
のために基板１０が損傷することはない。
は、イオンミリングによるエッチバックが行われる。こ
のエッチバックは、酸化膜７が露出するまで行われる。
レジストと強誘電体膜との選択比は小さいから、エッチ
バックは基板１０の全面にわたって均等に進む。さら
に、酸化膜７のドライエッチングにおける強誘電体膜１
５との選択比は小さいので、酸化膜７が露出した後に、
この酸化膜７が直ちにエッチング除去されてしまうなど
ということはない。したがって、上記のイオンミリング
のために基板１０が損傷することはない。
【００２２】このようにしてエッチバックした後に、基
板上に残留するレジストを除去すると、図２(e)の状態
となる。次に、図２(f)に示すように、チャネル領域４
上の強誘電体膜１５の表面に、白金からなるゲート電極
１７が形成される。次いで、図３(g)に示すように、基
板全面を被覆する酸化膜１８が、たとえばＣＶＤ法によ
り形成される。この酸化膜１８には、酸化膜７と同様に
ウエットエッチングにおける強誘電体膜１５との選択比
が大きな材料が適用される。この酸化膜１８の表面に
は、レジスト１９がパターン形成される。このレジスト
１９は、ゲート電極１７上の位置、およびソース・ドレ
イン電極形成位置１１，１２にそれぞれ開口を有するも
のである。
板上に残留するレジストを除去すると、図２(e)の状態
となる。次に、図２(f)に示すように、チャネル領域４
上の強誘電体膜１５の表面に、白金からなるゲート電極
１７が形成される。次いで、図３(g)に示すように、基
板全面を被覆する酸化膜１８が、たとえばＣＶＤ法によ
り形成される。この酸化膜１８には、酸化膜７と同様に
ウエットエッチングにおける強誘電体膜１５との選択比
が大きな材料が適用される。この酸化膜１８の表面に
は、レジスト１９がパターン形成される。このレジスト
１９は、ゲート電極１７上の位置、およびソース・ドレ
イン電極形成位置１１，１２にそれぞれ開口を有するも
のである。
【００２３】このようなレジスト１９をマスクとして、
たとえばフッ酸を用いたウエットエッチングが行われ
る。この結果、ゲート電極１７の位置にゲート用コンタ
クト孔２０が形成される。そして、ソース・ドレイン電
極形成位置１１，１２では、酸化膜１８のエッチングに
引き続いて酸化膜７がエッチングされ、ソース拡散層５
およびドレイン拡散層６をそれぞれ露出させるコンタク
ト孔２１，２２が形成される。このようにして図３(h)
の状態となる。
たとえばフッ酸を用いたウエットエッチングが行われ
る。この結果、ゲート電極１７の位置にゲート用コンタ
クト孔２０が形成される。そして、ソース・ドレイン電
極形成位置１１，１２では、酸化膜１８のエッチングに
引き続いて酸化膜７がエッチングされ、ソース拡散層５
およびドレイン拡散層６をそれぞれ露出させるコンタク
ト孔２１，２２が形成される。このようにして図３(h)
の状態となる。
【００２４】この状態から、図３(i) に示すように、コ
ンタクト孔２０，２１，２２に、たとえばアルミニウム
などの配線用金属が堆積され、ゲート用配線２３、ソー
ス電極２４およびドレイン電極２５が形成されることに
なる。上述のように、酸化膜７，１８は、ウエットエッ
チングおける強誘電体１５との選択比が大きいから、図
３(h) に示すエッチングの際に、強誘電体膜１５がエッ
チングされることはない。このため、たとえ図３(g) の
レジスト１９のパターンを精度良く形成していない場合
でも、コンタクト孔２１，２２を確実に所望の位置に高
精度で形成させることができる。
ンタクト孔２０，２１，２２に、たとえばアルミニウム
などの配線用金属が堆積され、ゲート用配線２３、ソー
ス電極２４およびドレイン電極２５が形成されることに
なる。上述のように、酸化膜７，１８は、ウエットエッ
チングおける強誘電体１５との選択比が大きいから、図
３(h) に示すエッチングの際に、強誘電体膜１５がエッ
チングされることはない。このため、たとえ図３(g) の
レジスト１９のパターンを精度良く形成していない場合
でも、コンタクト孔２１，２２を確実に所望の位置に高
精度で形成させることができる。
【００２５】以上のように本実施例では、強誘電体膜１
５を形成すべきチャネル領域４上に窓１３を有する酸化
膜７を予め形成し（図１(c) 参照。）、この上から強誘
電体膜１５を全面に形成して（図２(d) 参照。）、その
後に強誘電体膜１５を酸化膜７が露出するまでエッチバ
ックすることによって、上記窓１３の部分に強誘電体膜
１５をパターン形成している（図２(e) 参照。）。酸化
膜７は、レジスト８を用いて微細にパターン形成できる
から、この微細パターンの酸化膜７の窓部に形成される
強誘電体膜１５もまた、微細にパターン形成されること
になる。このようにして、強誘電体膜１５を微細にパタ
ーン形成できる結果として、ゲート長を短くしてＥＥＰ
ＲＯＭなどの半導体装置の高集積化を図ることができ
る。
５を形成すべきチャネル領域４上に窓１３を有する酸化
膜７を予め形成し（図１(c) 参照。）、この上から強誘
電体膜１５を全面に形成して（図２(d) 参照。）、その
後に強誘電体膜１５を酸化膜７が露出するまでエッチバ
ックすることによって、上記窓１３の部分に強誘電体膜
１５をパターン形成している（図２(e) 参照。）。酸化
膜７は、レジスト８を用いて微細にパターン形成できる
から、この微細パターンの酸化膜７の窓部に形成される
強誘電体膜１５もまた、微細にパターン形成されること
になる。このようにして、強誘電体膜１５を微細にパタ
ーン形成できる結果として、ゲート長を短くしてＥＥＰ
ＲＯＭなどの半導体装置の高集積化を図ることができ
る。
【００２６】しかも、エッチバックの際にイオンミリン
グを適用しているのであるが、このとき、基板１０の表
面は、強誘電体膜１５および酸化膜７により被覆されて
いる。このため、基板１０に損傷が与えられることはな
く、この基板１０に形成された素子は良好な特性を有す
ることができる。さらには、上述の先行技術のようにレ
ジストのパターン形成とエッチングとを繰り返し行うこ
となく強誘電体膜１５のパターン形成が可能であるか
ら、パターンの精度の劣化の問題も生じない。
グを適用しているのであるが、このとき、基板１０の表
面は、強誘電体膜１５および酸化膜７により被覆されて
いる。このため、基板１０に損傷が与えられることはな
く、この基板１０に形成された素子は良好な特性を有す
ることができる。さらには、上述の先行技術のようにレ
ジストのパターン形成とエッチングとを繰り返し行うこ
となく強誘電体膜１５のパターン形成が可能であるか
ら、パターンの精度の劣化の問題も生じない。
【００２７】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、コンタク
ト孔２０，２１，２２を形成する際の酸化膜７，１８の
エッチングをフッ酸を用いたウエットエッチングにより
行うこととしたが、たとえば酸化膜７，１８がエッチン
グされやすく強誘電体膜１５がエッチングされにくい条
件で反応性イオンエッチングなどを適用して酸化膜７，
１８を選択的にエッチング除去するようにしてもよい。
ものではない。たとえば、上記の実施例では、コンタク
ト孔２０，２１，２２を形成する際の酸化膜７，１８の
エッチングをフッ酸を用いたウエットエッチングにより
行うこととしたが、たとえば酸化膜７，１８がエッチン
グされやすく強誘電体膜１５がエッチングされにくい条
件で反応性イオンエッチングなどを適用して酸化膜７，
１８を選択的にエッチング除去するようにしてもよい。
【００２８】また、上記の実施例では、強誘電体として
ＰＺＴを例にとったが、本発明はＰＬＺＴ、ＢａＴｉＯ
3 、ＰｂＴｉＯ3 、ＬｉＮｂＯ3 、ＢａＭｇＦ4 などの
他の強誘電体を用いる場合にも容易に応用することがで
きるものである。さらに、上記の実施例では、強誘電体
膜１５をゲート絶縁膜とした電界効果トランジスタが半
導体基板１０上に形成される場合を例に採ったが、本発
明は、任意の基板の表面に強誘電体膜をパターン形成し
て作成され得る装置に対して広く実施することができる
ものである。
ＰＺＴを例にとったが、本発明はＰＬＺＴ、ＢａＴｉＯ
3 、ＰｂＴｉＯ3 、ＬｉＮｂＯ3 、ＢａＭｇＦ4 などの
他の強誘電体を用いる場合にも容易に応用することがで
きるものである。さらに、上記の実施例では、強誘電体
膜１５をゲート絶縁膜とした電界効果トランジスタが半
導体基板１０上に形成される場合を例に採ったが、本発
明は、任意の基板の表面に強誘電体膜をパターン形成し
て作成され得る装置に対して広く実施することができる
ものである。
【００２９】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。
種々の設計変更を施すことが可能である。
【００３０】
【発明の効果】以上のように請求項１記載の強誘電体膜
を用いた装置の製造方法によれば、絶縁膜を微細なパタ
ーンに形成することにより、この絶縁膜の窓の部分に形
成される強誘電体膜を微細にパターン形成することがで
きる。また、請求項２記載の強誘電体膜を用いた装置の
製造方法によれば、強誘電体膜をゲート絶縁膜に用いた
電界効果トランジスタが作成され、しかも、強誘電体膜
を微細にパターン形成することができるから、ゲート長
を短くして、装置を高集積化することができる。また、
ソース・ドレイン電極形成位置の部分の絶縁膜を選択的
に除去すると、絶縁膜のみがエッチング除去され、ソー
ス・ドレイン電極形成位置の縁部の強誘電体膜はエッチ
ングされないから、ソース・ドレイン電極のためのコン
タクト孔が高精度で形成されることになる。すなわち、
絶縁膜の選択的除去を高精度で行わなくても、コンタク
ト孔を良好な位置精度で形成することができる。これに
より、素子の製造が容易になるという利点がある。
を用いた装置の製造方法によれば、絶縁膜を微細なパタ
ーンに形成することにより、この絶縁膜の窓の部分に形
成される強誘電体膜を微細にパターン形成することがで
きる。また、請求項２記載の強誘電体膜を用いた装置の
製造方法によれば、強誘電体膜をゲート絶縁膜に用いた
電界効果トランジスタが作成され、しかも、強誘電体膜
を微細にパターン形成することができるから、ゲート長
を短くして、装置を高集積化することができる。また、
ソース・ドレイン電極形成位置の部分の絶縁膜を選択的
に除去すると、絶縁膜のみがエッチング除去され、ソー
ス・ドレイン電極形成位置の縁部の強誘電体膜はエッチ
ングされないから、ソース・ドレイン電極のためのコン
タクト孔が高精度で形成されることになる。すなわち、
絶縁膜の選択的除去を高精度で行わなくても、コンタク
ト孔を良好な位置精度で形成することができる。これに
より、素子の製造が容易になるという利点がある。
【図１】本発明の一実施例の強誘電体膜を用いた半導体
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【図２】本発明の一実施例の強誘電体膜を用いた半導体
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【図３】本発明の一実施例の強誘電体膜を用いた半導体
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
４ チャネル領域 ５ ソース拡散層 ６ ドレイン拡散層 ７ 酸化膜（下層膜、絶縁膜） １０ 半導体基板 １１ ソース電極形成位置 １２ ドレイン電極形成位置 １３ 窓 １５ 強誘電体膜 １６ レジスト １７ ゲート電極 １９ レジスト ２０ ゲート用コンタクト孔 ２１ コンタクト孔 ２２ コンタクト孔 ２４ ソース電極 ２５ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−18034（ＪＰ，Ａ) 特開 平５−121760（ＪＰ，Ａ) 特開 平５−121759（ＪＰ，Ａ) 特開 平５−121758（ＪＰ，Ａ) 特開 平５−90601（ＪＰ，Ａ) 特開 平４−253322（ＪＰ，Ａ) 特開 昭62−55937（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/10 451 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】基板上にパターン形成された強誘電体膜を
有する装置の製造方法であって、 基板上に、上記強誘電体膜を形成すべき領域に窓を有す
るとともに、第１の種類のエッチングにおける上記強誘
電体膜との選択比が小さく、第２の種類のエッチングに
おける上記強誘電体膜との選択比が大きな材料からなる
絶縁膜をパターン形成する工程と、 上記絶縁膜を形成した基板表面を被覆するように上記強
誘電体膜を形成する工程と、 この強誘電体膜の表面を平坦化するようにレジストを形
成する工程と、 上記レジストおよび上記強誘電体膜を、上記絶縁膜が露
出するまで、上記第１の種類のエッチングによりエッチ
バックする工程と、 上記絶縁膜の一部を上記第２の種類のエッチングにより
選択的に除去する工程とを含むことを特徴とする強誘電
体膜を用いた装置の製造方法。 - 【請求項２】チャネル領域を挟んでソース・ドレインと
なる不純物拡散層を形成した半導体基板上に形成した強
誘電体膜をゲート絶縁膜として用いる半導体装置を製造
する方法であって、 上記半導体基板上に、チャネル領域に窓を有するととも
に、第１の種類のエッチングにおける上記強誘電体膜と
の選択比が小さく、第２の種類のエッチングにおける上
記強誘電体膜との選択比が大きな材料からなる絶縁膜
を、少なくともソース・ドレイン電極形成位置にパター
ン形成する工程と、 上記絶縁膜を形成した半導体基板表面を被覆するように
上記強誘電体膜を形成する工程と、 この強誘電体膜の表面を平坦化するようにレジストを形
成する工程と、 上記レジストおよび上記強誘電体膜を、上記絶縁膜が露
出するまで、上記第１の種類のエッチングによりエッチ
バックする工程と、 上記チャネル領域上の強誘電体膜の表面にゲート電極を
形成する工程と、 上記ソース・ドレイン電極形成位置の絶縁膜を、上記第
２の種類のエッチングにより選択的に除去する工程と、 この絶縁膜を選択的に除去したあとに形成されたコンタ
クト孔にソース・ドレイン電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03338834A JP3130353B2 (ja) | 1991-12-20 | 1991-12-20 | 強誘電体膜を用いた装置の製造方法 |
| US07/984,110 US5270231A (en) | 1991-12-20 | 1992-12-01 | Method of manufacturing device having ferroelectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03338834A JP3130353B2 (ja) | 1991-12-20 | 1991-12-20 | 強誘電体膜を用いた装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175509A JPH05175509A (ja) | 1993-07-13 |
| JP3130353B2 true JP3130353B2 (ja) | 2001-01-31 |
Family
ID=18321867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03338834A Expired - Fee Related JP3130353B2 (ja) | 1991-12-20 | 1991-12-20 | 強誘電体膜を用いた装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5270231A (ja) |
| JP (1) | JP3130353B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0936308A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP3027942B2 (ja) * | 1996-05-15 | 2000-04-04 | 日本電気株式会社 | 半導体装置及びその製造方法，並びに半導体集積回路装置 |
| US5830270A (en) * | 1996-08-05 | 1998-11-03 | Lockheed Martin Energy Systems, Inc. | CaTiO3 Interfacial template structure on semiconductor-based material and the growth of electroceramic thin-films in the perovskite class |
| US5877977A (en) * | 1996-09-10 | 1999-03-02 | National Semiconductor Corporation | Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure |
| US8796751B2 (en) | 2012-11-20 | 2014-08-05 | Micron Technology, Inc. | Transistors, memory cells and semiconductor constructions |
| KR102606923B1 (ko) * | 2018-06-21 | 2023-11-27 | 삼성디스플레이 주식회사 | 표시장치 |
| FR3088485B1 (fr) * | 2018-11-13 | 2021-04-30 | Commissariat Energie Atomique | Dispositif semi-conducteur a plaque de champ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4655874A (en) * | 1985-07-26 | 1987-04-07 | Advanced Micro Devices, Inc. | Process for smoothing a non-planar surface |
| US5077234A (en) * | 1990-06-29 | 1991-12-31 | Digital Equipment Corporation | Planarization process utilizing three resist layers |
-
1991
- 1991-12-20 JP JP03338834A patent/JP3130353B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-01 US US07/984,110 patent/US5270231A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175509A (ja) | 1993-07-13 |
| US5270231A (en) | 1993-12-14 |
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