JP3130353B2 - 強誘電体膜を用いた装置の製造方法 - Google Patents

強誘電体膜を用いた装置の製造方法

Info

Publication number
JP3130353B2
JP3130353B2 JP03338834A JP33883491A JP3130353B2 JP 3130353 B2 JP3130353 B2 JP 3130353B2 JP 03338834 A JP03338834 A JP 03338834A JP 33883491 A JP33883491 A JP 33883491A JP 3130353 B2 JP3130353 B2 JP 3130353B2
Authority
JP
Japan
Prior art keywords
ferroelectric film
etching
film
resist
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03338834A
Other languages
English (en)
Other versions
JPH05175509A (ja
Inventor
克己 鮫島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP03338834A priority Critical patent/JP3130353B2/ja
Priority to US07/984,110 priority patent/US5270231A/en
Publication of JPH05175509A publication Critical patent/JPH05175509A/ja
Application granted granted Critical
Publication of JP3130353B2 publication Critical patent/JP3130353B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、たとえば強誘電体膜を
用いたEEPROM(Electrically Erasable/Programa
ble Read Only Memory)などの半導体装置のような、基
板上にパターン形成された強誘電体膜を有する装置の製
造方法に関するものである。
【0002】
【従来の技術】たとえばPZT(lead(Pb) Zirconate T
itanate )のような強誘電体材料に電界を印加すると、
分極方向が電界の方向に整列し、この状態は電界を取り
除いた後にも残留することが知られている。すなわち、
強誘電体材料の分極は、電界の印加に対してヒステリシ
ス特性を示す。したがって、このようなヒステリシス特
性を利用することにより、EEPROM(Electrically
Erasable/ProgramableRead Only Memory)のような不
揮発性の半導体記憶装置を構成することが可能である。
【0003】たとえば、強誘電体膜を電界効果トランジ
スタのゲート絶縁膜として用い、この強誘電体膜に電界
を印加して分極を反転させることによりトランジスタの
閾値を2種類に設定できる。強誘電体膜の分極は、電界
を取り除いた後にも保持されるから、電界を印加して強
誘電体膜の分極を反転させることによって情報の書込/
消去を行い、トランジスタの閾値を調べるようにして情
報の読出を行わせれば、不揮発な記憶を行える。
【0004】強誘電体膜を用いてEEPROMなどの半
導体集積回路を構成する場合には、この強誘電体膜の微
細加工が必要となる。この強誘電体膜のパターニング
は、たとえば半導体基板表面に強誘電体膜を形成し、こ
の強誘電体膜上に所望のパターンに対応したレジストを
形成して、このレジストをマスクとしたイオンミリング
により行われる。ところが、記憶素子への応用が有力な
PZTなどの強誘電体材料では、イオンミリングにおけ
るレジストとの選択比が1〜1.2と低く、このため、
レジストを2〜3μmの膜厚に厚塗りする必要がある。
【0005】ところが、このようにレジストを厚塗りす
ると、レジストパターンを微細化することができないか
ら、必然的に強誘電体膜の微細加工も困難になる。しか
も、イオンミリングにより半導体基板表面の部分まで強
誘電体膜をエッチング除去すると、半導体基板に大きな
ダメージを与えてしまい、素子の特性が劣化するという
問題がある。
【0006】この問題を解決した先行技術は、たとえば
「Reactive ion beam etching of PLZT electrooptic s
ubstrates with repeated self-aligned masking (APPL
IEDOPTICS Vol.25,No.9, 1 May 1986)」に開示されて
いる。この文献には、強誘電体であるPLZT(lead(P
b) Lanthanum Zirconate Titanate )基板を微細加工す
る技術が示されている。すなわち、PLZT基板の表面
にクローム薄膜を形成し、このクローム薄膜上に薄いレ
ジストパターンを形成する。そして、イオンミリングに
より、レジストをマスクとしたドライエッチングを行う
と、レジストの無い部分のクローム薄膜およびその直下
のPLZT基板がエッチングされる。このとき、上記の
ようにレジストとPLZTとの選択比が低いために、レ
ジストもPLZTとほぼ同程度の速さでエッチングされ
ることになる。
【0007】或る程度エッチングが進んだ段階でドライ
エッチングを中止し、クローム薄膜上に残留しているレ
ジストを除去した後、再びレジストを塗布する。そし
て、基板の背後(レジストを塗布した表面とは反対側)
からレジストを露光する。このとき、基板表面に残留し
ているクローム薄膜がマスクとして作用するため、レジ
スト膜は、いわば自己整合的に高精度でパターニングす
ることができる。
【0008】これ以後は、同様な操作が繰り返され、最
後に、クローム薄膜を除去することにより、PLZT基
板の微細加工が達成される。
【0009】
【発明が解決しようとする課題】ところが、薄いレジス
トパターンの形成と、この薄いレジストパターンをマス
クとしたドライエッチングとの繰り返しによる微細加工
は、光を透過させることが可能なPLZT基板の加工で
は可能であるが、シリコン基板の表面などに形成した強
誘電体膜の微細加工には適用することができない。すな
わち、上記の先行技術では、PLZTの透光性を利用し
て、基板の背後からの露光により薄いレジストパターン
を自己整合的に形成することができるため、高精度での
微細加工が可能となっているのに対して、シリコン基板
などの遮光性の基板の表面に形成した強誘電体膜の加工
には、基板の背後からの露光を適用できないから、同様
の技術を用いることができないのである。したがって、
薄いレジストパターンの形成とドライエッチングとの繰
り返しにより強誘電体膜をパターニングしようとして
も、複数回形成されるレジストパターンにずれが不可避
的に生じ、この結果、微細パターンの形成が困難にな
る。
【0010】しかも、上記の先行技術においても、イオ
ンミリングによる基板への損傷の問題は避けることがで
きない。そこで、本発明の目的は、上述の技術的課題を
解決し、強誘電体膜の微細加工を可能とした強誘電体膜
を用いた装置の製造方法を提供することである。
【0011】
【課題を解決するための手段および作用】上記の目的を
達成するための請求項1記載の強誘電体膜を用いた装置
の製造方法は、基板上にパターン形成された強誘電体膜
を有する装置の製造方法であって、基板上に、上記強誘
電体膜を形成すべき領域に窓を有するとともに、第1の
種類のエッチングにおける上記強誘電体膜との選択比が
小さく、第2の種類のエッチングにおける上記強誘電体
膜との選択比が大きな材料からなる絶縁膜をパターン形
成する工程と、上記絶縁膜を形成した基板表面を被覆す
るように上記強誘電体膜を形成する工程と、この強誘電
体膜の表面を平坦化するようにレジストを形成する工程
と、上記レジストおよび上記強誘電体膜を、上記絶縁
が露出するまで、上記第1の種類のエッチングによりエ
ッチバックする工程と、上記絶縁膜の一部を上記第2の
種類のエッチングにより選択的に除去する工程とを含む
ことを特徴とする。
【0012】上記の構成によれば、絶縁膜を微細なパタ
ーンに形成すると、この絶縁膜を被覆するように強誘電
体膜を形成し、さらにこの強誘電体膜の表面を平坦化す
るようにレジストを形成し、このレジストおよび強誘電
体膜を絶縁膜が露出するまでエッチバックすることによ
り、上記微細パターンの下層膜の窓の部分に微細なパタ
ーンの強誘電体膜が形成されることになる。このように
して、微細なパターンの強誘電体膜を基板上に形成する
ことができる。
【0013】なお、上記絶縁膜は、第1の種類のエッチ
ングにおける強誘電体膜との選択比が小さな材料で構成
され、上述のエッチバックはこの第1の種類のエッチン
グにより行われる。このため、エッチバックの際に絶縁
膜が先に除去されてしまうなどということがないので、
基板の表面が露出することはなく、この基板に損傷を与
えることが防がれる。
【0014】また、上記の絶縁膜はさらに、第2の種類
のエッチングにおける強誘電体膜との選択比が大きな材
料で構成されており、これにより、基板表面の絶縁膜の
一部を選択的に除去する際に、この絶縁膜のみを良好に
選択して除去することができる。すなわち、たとえば、
基板上に残すべき絶縁膜の部分をレジストで覆った状態
でエッチングすれば、絶縁膜の不要部分を選択的に除去
できる。絶縁膜を除去する際に適用される第2の種類の
エッチングは、強誘電体膜に対する当該絶縁膜の選択比
が大きいから、絶縁膜の選択除去部分は、これに隣接す
る強誘電体膜によって高精度に規定されることになる。
したがって、上記のレジストを精度良く形成していない
場合でも、絶縁膜の選択除去を高精度で行うことができ
る。また、請求項2記載の強誘電体膜を用いた装置の製
造方法は、チャネル領域を挟んでソース・ドレインとな
る不純物拡散層を形成した半導体基板上に形成した強誘
電体膜をゲート絶縁膜として用いる半導体装置を製造す
る方法であって、上記半導体基板上に、チャネル領域に
窓を有するとともに、第1の種類のエッチングにおける
上記強誘電体膜との選択比が小さく、第2の種類のエッ
チングにおける上記強誘電体膜との選択比が大きな材料
からなる絶縁膜を、少なくともソース・ドレイン電極形
成位置にパターン形成する工程と、上記絶縁膜を形成し
た半導体基板表面を被覆するように上記強誘電体膜を形
成する工程と、この強誘電体膜の表面を平坦化するよう
にレジストを形成する工程と、上記レジストおよび上記
強誘電体膜を、上記絶縁膜が露出するまで、上記第1の
種類のエッチングによりエッチバックする工程と、上記
チャネル領域上の強誘電体膜の表面にゲート電極を形成
する工程と、上記ソース・ドレイン電極形成位置の絶縁
膜を、上記第2の種類のエッチングにより選択的に除去
する工程と、この絶縁膜を選択的に除去したあとに形成
されたコンタクト孔にソース・ドレイン電極を形成する
工程とを含むことを特徴とする。
【0015】このようにして、強誘電体膜をゲート絶縁
膜に用いた電界効果トランジスタが作成される。しか
も、上述のように強誘電体膜は微細にパターン形成する
ことができるから、ゲート長を短くして、装置を高集積
化することが可能である。また、絶縁膜は、ソース・ド
レイン電極形成位置の部分が第2の種類のエッチングに
よって選択的に除去される。このとき絶縁膜のみがエッ
チング除去され、ソース・ドレイン電極形成位置の縁部
の強誘電体膜はエッチングされないから、ソース・ドレ
イン電極のためのコンタクト孔は高精度で形成されるこ
とになる。
【0016】さらに、ソース・ドレイン電極形成位置の
部分の絶縁膜を選択的に除去して残余の部分を残すこと
とすれば、この残された絶縁膜は、ゲート電極とソース
・ドレインとなる不純物拡散層との間を絶縁する役目を
担うことができる。
【0017】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図1、図2および図3は、本発
明の一実施例である強誘電体膜を用いた半導体装置の製
造方法を工程順に示す断面図である。先ず、図1(a) に
示すように、ソース・ドレイン領域に対応した窓1,2
を有するレジスト3がP型シリコン基板などの半導体基
板10の表面にパターン形成される。そして、このレジ
スト3をマスクとしてたとえば砒素イオンが注入され
て、チャネル領域4を挟んで不純物拡散層であるソース
拡散層5およびドレイン拡散層6が形成される。
【0018】次に、図1(b)に示すように、絶縁膜とな
る酸化膜7がCVD(Chemical Vapor Deposition)法
などによって基板全面に形成され、この酸化膜7の表面
にレジスト8がパターン形成される。このレジスト8
は、チャネル領域4上に窓9を有しており、さらに、少
なくともソース電極形成位置11およびドレイン電極形
成位置12に形成されている。
【0019】次いで、レジスト8をマスクとした反応性
イオンエッチングによって、酸化膜7のエッチングが行
われる。さらに、レジスト8が剥離される。これによ
り、酸化膜7はレジスト8と同じパターンにパターニン
グされる。すなわち、パターニング後の酸化膜7は、図
1(c) に示すように、チャネル領域4の上部に窓13を
有しているとともに、少なくともソース・ドレイン電極
形成位置11,12には被着している。レジスト8を剥
離した後には、熱酸化法によって、薄いゲート酸化膜1
4が形成される。
【0020】この状態から、図2(d) に示すように、基
板10の全面を覆うように、PZTなどの強誘電体膜1
5がスパッタ法などにより形成され、さらにこの強誘電
体膜15の表面を平坦化するようにレジスト16が塗布
される。なお、上記の酸化膜7には、第1の種類のエッ
チングであるイオンミリングなどのドライエッチングに
対しては強誘電体膜15との選択比が小さく、第2の種
類のエッチングであるウエットエッチングに対しては強
誘電体膜15との選択比が大きな材料が適用される。す
なわち、たとえば強誘電体膜15をPZTで構成したと
きには、酸化膜7には、たとえば酸化シリコン膜が適用
される。
【0021】レジスト16により表面を平坦化した後に
は、イオンミリングによるエッチバックが行われる。こ
のエッチバックは、酸化膜7が露出するまで行われる。
レジストと強誘電体膜との選択比は小さいから、エッチ
バックは基板10の全面にわたって均等に進む。さら
に、酸化膜7のドライエッチングにおける強誘電体膜1
5との選択比は小さいので、酸化膜7が露出した後に、
この酸化膜7が直ちにエッチング除去されてしまうなど
ということはない。したがって、上記のイオンミリング
のために基板10が損傷することはない。
【0022】このようにしてエッチバックした後に、基
板上に残留するレジストを除去すると、図2(e)の状態
となる。次に、図2(f)に示すように、チャネル領域4
上の強誘電体膜15の表面に、白金からなるゲート電極
17が形成される。次いで、図3(g)に示すように、基
板全面を被覆する酸化膜18が、たとえばCVD法によ
り形成される。この酸化膜18には、酸化膜7と同様に
ウエットエッチングにおける強誘電体膜15との選択比
が大きな材料が適用される。この酸化膜18の表面に
は、レジスト19がパターン形成される。このレジスト
19は、ゲート電極17上の位置、およびソース・ドレ
電極形成位置11,12にそれぞれ開口を有するも
のである。
【0023】このようなレジスト19をマスクとして、
たとえばフッ酸を用いたウエットエッチングが行われ
る。この結果、ゲート電極17の位置にゲート用コンタ
クト孔20が形成される。そして、ソース・ドレイン電
極形成位置11,12では、酸化膜18のエッチングに
引き続いて酸化膜7がエッチングされ、ソース拡散層5
およびドレイン拡散層6をそれぞれ露出させるコンタク
ト孔21,22が形成される。このようにして図3(h)
の状態となる。
【0024】この状態から、図3(i) に示すように、コ
ンタクト孔20,21,22に、たとえばアルミニウム
などの配線用金属が堆積され、ゲート用配線23、ソー
ス電極24およびドレイン電極25が形成されることに
なる。上述のように、酸化膜7,18は、ウエットエッ
チングおける強誘電体15との選択比が大きいから、図
3(h) に示すエッチングの際に、強誘電体膜15がエッ
チングされることはない。このため、たとえ図3(g) の
レジスト19のパターンを精度良く形成していない場合
でも、コンタクト孔21,22を確実に所望の位置に高
精度で形成させることができる。
【0025】以上のように本実施例では、強誘電体膜1
5を形成すべきチャネル領域4上に窓13を有する酸化
膜7を予め形成し(図1(c) 参照。)、この上から強誘
電体膜15を全面に形成して(図2(d) 参照。)、その
後に強誘電体膜15を酸化膜7が露出するまでエッチバ
ックすることによって、上記窓13の部分に強誘電体膜
15をパターン形成している(図2(e) 参照。)。酸化
膜7は、レジスト8を用いて微細にパターン形成できる
から、この微細パターンの酸化膜7の窓部に形成される
強誘電体膜15もまた、微細にパターン形成されること
になる。このようにして、強誘電体膜15を微細にパタ
ーン形成できる結果として、ゲート長を短くしてEEP
ROMなどの半導体装置の高集積化を図ることができ
る。
【0026】しかも、エッチバックの際にイオンミリン
グを適用しているのであるが、このとき、基板10の表
面は、強誘電体膜15および酸化膜7により被覆されて
いる。このため、基板10に損傷が与えられることはな
く、この基板10に形成された素子は良好な特性を有す
ることができる。さらには、上述の先行技術のようにレ
ジストのパターン形成とエッチングとを繰り返し行うこ
となく強誘電体膜15のパターン形成が可能であるか
ら、パターンの精度の劣化の問題も生じない。
【0027】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、コンタク
ト孔20,21,22を形成する際の酸化膜7,18の
エッチングをフッ酸を用いたウエットエッチングにより
行うこととしたが、たとえば酸化膜7,18がエッチン
グされやすく強誘電体膜15がエッチングされにくい条
件で反応性イオンエッチングなどを適用して酸化膜7,
18を選択的にエッチング除去するようにしてもよい。
【0028】また、上記の実施例では、強誘電体として
PZTを例にとったが、本発明はPLZT、BaTiO
3 、PbTiO3 、LiNbO3 、BaMgF4 などの
他の強誘電体を用いる場合にも容易に応用することがで
きるものである。さらに、上記の実施例では、強誘電体
膜15をゲート絶縁膜とした電界効果トランジスタが半
導体基板10上に形成される場合を例に採ったが、本発
明は、任意の基板の表面に強誘電体膜をパターン形成し
て作成され得る装置に対して広く実施することができる
ものである。
【0029】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。
【0030】
【発明の効果】以上のように請求項1記載の強誘電体膜
を用いた装置の製造方法によれば、絶縁膜を微細なパタ
ーンに形成することにより、この絶縁膜の窓の部分に形
成される強誘電体膜を微細にパターン形成することがで
きる。また、請求項2記載の強誘電体膜を用いた装置の
製造方法によれば、強誘電体膜をゲート絶縁膜に用いた
電界効果トランジスタが作成され、しかも、強誘電体膜
を微細にパターン形成することができるから、ゲート長
を短くして、装置を高集積化することができる。また、
ソース・ドレイン電極形成位置の部分の絶縁膜を選択的
に除去すると、絶縁膜のみがエッチング除去され、ソー
ス・ドレイン電極形成位置の縁部の強誘電体膜はエッチ
ングされないから、ソース・ドレイン電極のためのコン
タクト孔が高精度で形成されることになる。すなわち、
絶縁膜の選択的除去を高精度で行わなくても、コンタク
ト孔を良好な位置精度で形成することができる。これに
より、素子の製造が容易になるという利点がある。
【図面の簡単な説明】
【図1】本発明の一実施例の強誘電体膜を用いた半導体
装置の製造方法を工程順に示す断面図である。
【図2】本発明の一実施例の強誘電体膜を用いた半導体
装置の製造方法を工程順に示す断面図である。
【図3】本発明の一実施例の強誘電体膜を用いた半導体
装置の製造方法を工程順に示す断面図である。
【符号の説明】
4 チャネル領域 5 ソース拡散層 6 ドレイン拡散層 7 酸化膜(下層膜、絶縁膜) 10 半導体基板 11 ソース電極形成位置 12 ドレイン電極形成位置 13 窓 15 強誘電体膜 16 レジスト 17 ゲート電極 19 レジスト 20 ゲート用コンタクト孔 21 コンタクト孔 22 コンタクト孔 24 ソース電極 25 ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−18034(JP,A) 特開 平5−121760(JP,A) 特開 平5−121759(JP,A) 特開 平5−121758(JP,A) 特開 平5−90601(JP,A) 特開 平4−253322(JP,A) 特開 昭62−55937(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/10 451 H01L 29/788 H01L 29/792

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】基板上にパターン形成された強誘電体膜を
    有する装置の製造方法であって、 基板上に、上記強誘電体膜を形成すべき領域に窓を有す
    るとともに、第1の種類のエッチングにおける上記強誘
    電体膜との選択比が小さく、第2の種類のエッチングに
    おける上記強誘電体膜との選択比が大きな材料からなる
    絶縁膜をパターン形成する工程と、 上記絶縁膜を形成した基板表面を被覆するように上記強
    誘電体膜を形成する工程と、 この強誘電体膜の表面を平坦化するようにレジストを形
    成する工程と、 上記レジストおよび上記強誘電体膜を、上記絶縁膜が露
    出するまで、上記第1の種類のエッチングによりエッチ
    バックする工程と、 上記絶縁膜の一部を上記第2の種類のエッチングにより
    選択的に除去する工程とを含むことを特徴とする強誘電
    体膜を用いた装置の製造方法。
  2. 【請求項2】チャネル領域を挟んでソース・ドレインと
    なる不純物拡散層を形成した半導体基板上に形成した強
    誘電体膜をゲート絶縁膜として用いる半導体装置を製造
    する方法であって、 上記半導体基板上に、チャネル領域に窓を有するととも
    に、第1の種類のエッチングにおける上記強誘電体膜と
    の選択比が小さく、第2の種類のエッチングにおける上
    記強誘電体膜との選択比が大きな材料からなる絶縁膜
    を、少なくともソース・ドレイン電極形成位置にパター
    ン形成する工程と、 上記絶縁膜を形成した半導体基板表面を被覆するように
    上記強誘電体膜を形成する工程と、 この強誘電体膜の表面を平坦化するようにレジストを形
    成する工程と、 上記レジストおよび上記強誘電体膜を、上記絶縁膜が露
    出するまで、上記第1の種類のエッチングによりエッチ
    バックする工程と、 上記チャネル領域上の強誘電体膜の表面にゲート電極を
    形成する工程と、 上記ソース・ドレイン電極形成位置の絶縁膜を、上記第
    2の種類のエッチングにより選択的に除去する工程と、 この絶縁膜を選択的に除去したあとに形成されたコンタ
    クト孔にソース・ドレイン電極を形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
JP03338834A 1991-12-20 1991-12-20 強誘電体膜を用いた装置の製造方法 Expired - Fee Related JP3130353B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP03338834A JP3130353B2 (ja) 1991-12-20 1991-12-20 強誘電体膜を用いた装置の製造方法
US07/984,110 US5270231A (en) 1991-12-20 1992-12-01 Method of manufacturing device having ferroelectric film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03338834A JP3130353B2 (ja) 1991-12-20 1991-12-20 強誘電体膜を用いた装置の製造方法

Publications (2)

Publication Number Publication Date
JPH05175509A JPH05175509A (ja) 1993-07-13
JP3130353B2 true JP3130353B2 (ja) 2001-01-31

Family

ID=18321867

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03338834A Expired - Fee Related JP3130353B2 (ja) 1991-12-20 1991-12-20 強誘電体膜を用いた装置の製造方法

Country Status (2)

Country Link
US (1) US5270231A (ja)
JP (1) JP3130353B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936308A (ja) * 1995-07-14 1997-02-07 Matsushita Electron Corp 半導体装置の製造方法
JP3027942B2 (ja) * 1996-05-15 2000-04-04 日本電気株式会社 半導体装置及びその製造方法,並びに半導体集積回路装置
US5830270A (en) * 1996-08-05 1998-11-03 Lockheed Martin Energy Systems, Inc. CaTiO3 Interfacial template structure on semiconductor-based material and the growth of electroceramic thin-films in the perovskite class
US5877977A (en) * 1996-09-10 1999-03-02 National Semiconductor Corporation Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
KR102606923B1 (ko) * 2018-06-21 2023-11-27 삼성디스플레이 주식회사 표시장치
FR3088485B1 (fr) * 2018-11-13 2021-04-30 Commissariat Energie Atomique Dispositif semi-conducteur a plaque de champ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4655874A (en) * 1985-07-26 1987-04-07 Advanced Micro Devices, Inc. Process for smoothing a non-planar surface
US5077234A (en) * 1990-06-29 1991-12-31 Digital Equipment Corporation Planarization process utilizing three resist layers

Also Published As

Publication number Publication date
US5270231A (en) 1993-12-14
JPH05175509A (ja) 1993-07-13

Similar Documents

Publication Publication Date Title
US5424238A (en) Method for producing a semiconductor device having a ferroelectric storage cell
US7049215B2 (en) Thin film transistor array panel and fabricating method thereof
KR20030013763A (ko) 부유 트랩형 비휘발성 메모리 장치 형성 방법
US5932920A (en) Nonvolatile memory device and manufacturing method thereof
JP3130353B2 (ja) 強誘電体膜を用いた装置の製造方法
JP3107199B2 (ja) 不揮発性半導体記憶装置の製造方法
KR960012259B1 (ko) 반도체 장치의 제조방법
JPH09129853A (ja) 不揮発性半導体記憶装置の製造方法
US6235542B1 (en) Ferroelectric memory device and method for fabricating the same
JP2634492B2 (ja) 不揮発性半導体記憶装置の製造方法
US6680510B2 (en) Non-volatile memory device having a cell transistor and a non-cell transistor
JP3057837B2 (ja) 不揮発性半導体記憶装置の製造方法
JPH08107158A (ja) 浮遊ゲート型不揮発性半導体記憶装置及びその製造方法
JP2877556B2 (ja) 不揮発性半導体装置及びその製造方法
JP3231136B2 (ja) 半導体記憶装置の製造方法
US5648285A (en) Method for manufacturing semiconductor nonvolatile memory device with field insulating layer
US5530276A (en) Nonvolatile semiconductor memory device
KR960013946B1 (ko) 불휘발성 반도체 메모리 제조방법
US7049195B2 (en) Methods of fabricating non-volatile memory devices
JPH0955441A (ja) 半導体装置の製造方法
JP2577383B2 (ja) 不揮発性半導体メモリ装置の製造方法
JP3400267B2 (ja) 不揮発性半導体メモリの製造方法
KR100192442B1 (ko) 반도체 메모리 소자 및 그 제조방법
US6136671A (en) Method for forming gate oxide layers
JP2581416B2 (ja) 半導体記憶装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071117

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091117

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees