JP3027942B2 - 半導体装置及びその製造方法，並びに半導体集積回路装置 - Google Patents

半導体装置及びその製造方法，並びに半導体集積回路装置

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JP3027942B2
JP3027942B2 JP12032396A JP12032396A JP3027942B2 JP 3027942 B2 JP3027942 B2 JP 3027942B2 JP 12032396 A JP12032396 A JP 12032396A JP 12032396 A JP12032396 A JP 12032396A JP 3027942 B2 JP3027942 B2 JP 3027942B2
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にゲート絶縁膜の一部に強誘電体を使用した電界効果
トランジスタの構造及び製造方法、並びに、その半導体
装置を使用した半導体集積回路に関するものである。
【０００２】
【従来の技術】強誘電体をＭＩＳＦＥＴ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のゲ
ート絶縁体の一部に用いた従来の技術について説明す
る。強誘電体には、電圧を印加した後に電圧を取り除い
た後でも残留分極が残るという特性がある。このため、
ゲート電極に電圧を印加することにより強誘電体を分極
し、残留分極が半導体表面に電荷を誘起することを利用
してメモリ機能を持つ素子を形成することができる。
【０００３】図７に特開平２−９０５７１号で提案され
た半導体装置の概観図を、図８に断面図を示す。図７に
開示されたＭＩＳＦＥＴは、ゲート絶縁体膜の中央部が
強誘電体膜、それ以外が他の絶縁膜により構成されてい
る。
【０００４】次に提案された半導体装置の製造工程を図
７を用いて説明する。まず、Ｐ型シリコン基板２６上に
素子分離酸化膜２７を形成する。次にシリコン基板２６
の素子形成領域上に強誘電体としてのＢｉ4Ｔｉ3Ｏ12膜
２８をＲＦスパッタ法により全面に形成した後、レジス
トマスクを用いて反応性イオンエッチングによりゲート
部を残して除去する。
【０００５】次に強誘電体膜２８の周囲に熱酸化法によ
りゲート酸化膜２９を形成した後、強誘電体膜２８及び
ゲート酸化膜２９上に多結晶シリコンゲート３０を形成
する。次にゲートをセルフアライメンマスクにし、Ａｓ
イオン注入によりソース領域５及びドレイン領域６を形
成する。
【０００６】次に動作について説明する。ゲートに信号
を入力すると、その極性により強誘電体が分極し、信号
を切断した後は残留分極によりゲート下のチャネル域に
電荷が誘起される。このため、分極方向により異なるド
レイン電流が流れる。この半導体装置によれば、ゲート
入力信号切断時における出力信号レベルを、ゲート絶縁
体に占める強誘電体膜２８の割合によって制御すること
ができる。すなわち、“０”，“１”の２値の入力に対
して、その出力として多値レベルを行った論理回路の形
成が可能となることを提案している。
【０００７】次にゲート絶縁膜として強誘電体と他の材
料の積層構造を用いた従来の技術について説明する。こ
の構造は、半導体表面に直接強誘電体を形成せずに別の
材料を形成した上に強誘電体を形成するため、電流が流
れるチャネルとなる半導体表面の状態を良好にする材料
を選択する自由度が増える。図９は特開平６−２９５４
９号で提案された電界効果トランジスタの主要部断面図
である。
【０００８】図９に示された電界効果トランジスタは、
半導体基板としてのｐ型シリコン基板２６にソース領域
５，ドレイン領域６を備え、さらにシリコン基板２６上
に、強誘電体以外の絶縁膜としてのシリコン酸化膜１１
と強誘電体薄膜としてのＰｂ（Ｚｒ−Ｔｉ）Ｏ3（以
下、ＰＺＴという）膜２２とをこの順に積層して構成し
たゲート絶縁膜３１を備え、さらにゲート絶縁膜３１上
にゲート電極４を備える構成となっている。なお図９に
おいて、３２はしきい値調整用イオン注入領域である。
このように図９では、ゲート絶縁膜として強誘電体と強
誘電体以外の絶縁膜との積層構造を用いている。
【０００９】図１０は特開平５−１４５０７７号で提案
された半導体装置の主要部断面図である。図１０の半導
体装置は、基板内に設けられた第１導電型の半導体領域
であるｐ型シリコンウェル３３内に第２導電型の一対の
拡散領域である高濃度のｎ型ドレイン層６及び高濃度の
ｎ型ソース層５が設けられている。ｐ型シリコンウェル
３３の上面には、高い誘電率を有するＳｒＴｉＯ3から
なる高誘電体膜３４が設けられる。
【００１０】そして高誘電体膜３４の上面には、導電体
膜である白金層３５が設けられる。白金層３５の上面に
は、強誘電体材料であるＰｂＴｉＯ3（以下、ＰＴとい
う）からなる強誘電体膜３６が設けられる。さらに強誘
電体膜３６の上面には、制御電極である白金層３７が設
けられている。なおｐ型シリコンウェル３３のうち、高
濃度のｎ型ドレイン層６と高濃度のｎ型ソース層５とに
挾まれた部分をチャネル領域３８と呼ぶ。このように図
１０では、ゲート絶縁膜として強誘電体と導電体と酸化
膜との積層構造を用いている。
【００１１】
【発明が解決しようとする課題】しかしながら、図７で
提案された製造方法では、強誘電体の縁にシリコン酸化
膜が食い込み、このため電流が減少してしまうという問
題があった。この理由を以下に説明する。図７で提案さ
れた製造方法で形成した場合の図７の側面の方向から見
た断面構造を図８に示す。
【００１２】強誘電体膜２８の形成後、その周囲に熱酸
化によりシリコン酸化膜２９を形成しているが、この方
法では、熱酸化中に強誘電体膜２８周辺にシリコン酸化
膜２９が食い込んで成長する。その食い込み量は、熱酸
化で形成したシリコン酸化膜厚の２０％程度となり、本
構造では、両側から食い込まれるため、シリコン酸化膜
厚の４０％程度となる。このシリコン酸化膜２９が強誘
電体膜２８の下に食い込んだ部分３９の強誘電体膜２８
は、ゲート電極３０に電圧が印加したとき、強誘電体に
比べて誘電率の小さいシリコン酸化膜２９に電圧が分割
されるため、分極しにくくなる。
【００１３】このため残留分極によりチャネルを形成す
る本半導体装置では、流れる電流が小さくなってしま
う。この電流減少量は、シリコン酸化膜が食い込んだ部
分がすべて損失となると考えると、シリコン酸化膜厚の
４０％程度となる。つまり、シリコン酸化膜を２０ｎｍ
形成したとすると、食い込み量は、８ｎｍとなり、強誘
電体領域の幅を０．８μｍとしたとき電流量を１％減少
させることになる。この影響は、微細化を進めると、さ
らに大きくなる。
【００１４】本半導体装置では、ゲート絶縁膜の強誘電
体領域を狭くすることにより、信号電圧の切断後に流れ
る電流の小さい水準を形成できるが、本構造では、強誘
電体膜２８周辺部にシリコン酸化膜２９の食い込み部分
３９が存在するため、強誘電体領域を狭くしていくと、
食い込み部分３９の割合が増え、電流を減少させるた
め、食い込み部分３９が強誘電体領域の寸法と電流量の
関係に影響を与える。食い込み部分の形状は、複雑であ
り、また強誘電体の特性が電圧の大きさで変化してしま
うため、計算によって食い込み部分の影響量を見積もる
ことは、難しい。食い込みによる誤差を補正するには、
試作を行ない電流量と寸法の関係を測定しなければなら
ないため、設計が困難となる。
【００１５】さらに、図９や図１０のような強誘電体と
他の材料との積層構造の場合には、特にシリコン半導体
基板表面にシリコン酸化膜があり、その上に導電体と強
誘電体の積層構造、又は強誘電体が形成された構造に適
用しようとすると、シリコン酸化膜が既にあるために強
誘電体周辺の酸化が顕著に起こる。このため、この構造
では、さらに強誘電体領域の寸法と電流量の関係への強
誘電体周辺部酸化による影響が大きくなり、設計が困難
となる。
【００１６】本発明の目的は、強誘電体の残留分極を効
率的に利用した半導体装置及びその製造方法を提供する
ことにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ソース拡散層及びドレ
イン拡散層と、ゲート電極と、ゲート絶縁膜とを半導体
基板に有する半導体装置であって、ソース拡散層及びド
レイン拡散層は、チャネル域により分離されて形成され
たものであり、ゲート電極は、ゲート絶縁膜を介して前
記チャネル域上に形成されたものであり、前記ゲート絶
縁膜は、その一部が強誘電体にて構成され、ゲート電極
の下方に位置する強誘電体の主に分極する全領域は、素
子形成領域内の半導体基板とは均一な距離に配置された
ものである。
【００１８】また前記ゲート電極の下方に位置する強誘
電体の主に分極する全領域は、前記半導体基板に接触し
て形成されたものである。
【００１９】また前記ゲート電極の下方に位置する強誘
電体の主に分極する全領域は、前記半導体基板との間に
等間隔離れて形成されたものである。
【００２０】また複数の半導体装置を回路構成の能動素
子として有し、半導体装置は、ソース拡散層及びドレイ
ン拡散層と、ゲート電極と、ゲート絶縁膜とを半導体基
板に有するものであり、ソース拡散層及びドレイン拡散
層は、チャネル域により分離されて形成されたものであ
り、ゲート電極は、ゲート絶縁膜を介して前記チャネル
域上に形成されたものであり、前記ゲート絶縁膜は、そ
の一部が強誘電体にて構成され、ゲート電極の下方に位
置する強誘電体の主に分極する全領域は、フィールド領
域を避けて該フィールド領域に囲まれた素子形成領域内
に配置された前記半導体装置である。
【００２１】また本発明に係る半導体装置の製造方法
は、絶縁膜形成工程と、露出工程と、ゲート絶縁膜形成
工程と、ゲート電極形成工程とを含む半導体装置の製造
方法であって、絶縁膜形成工程は、半導体基板上に後に
一部がゲート絶縁膜の一部として使用される絶縁膜を形
成する処理であり、露出工程は、前記絶縁膜の一部をエ
ッチングして前記半導体基板の一部を露出させる処理で
あり、ゲート絶縁膜形成工程は、前記露出工程を経た半
導体基板の全面に強誘電体膜、又は強誘電体とその他の
材料の積層構造膜からなるゲート絶縁膜を形成する処理
であり、強誘電体の主に分極する全領域は、フィールド
領域を避けて該フィールド領域に囲まれた素子形成領域
内に形成されており、ゲート電極形成工程は、前記ゲー
ト絶縁膜上に導電体を形成した後、導電体及びゲート絶
縁膜をゲート電極の形状に形成する処理である。
【００２２】また本発明に係る半導体装置の製造方法
は、ゲート絶縁膜形成工程と、中間層形成工程と、中間
層加工工程と、常誘電性絶縁膜形成工程と、露出工程
と、ゲート電極形成工程とを有する半導体装置の製造方
法であって、ゲート絶縁膜形成工程は、半導体基板上に
ゲート絶縁膜を形成する処理であり、中間層形成工程
は、前記ゲート絶縁膜上に強誘電体膜、又は強誘電体と
導電体や絶縁体との積層構造膜と導電体膜とを形成する
処理であり、中間層加工工程は、前記導電体膜と強誘電
体膜または強誘電体と導電体や絶縁体との積層構造膜と
を所望の形状に加工する処理であり、常誘電性絶縁膜形
成工程は、前記半導体基板の全面に常誘電性絶縁膜を形
成する処理であり、露出工程は、前記常誘電性絶縁膜を
前記導電体が露出するまで除去し、該導電体を露出させ
る処理であり、ゲート電極形成工程は、前記半導体基板
の全面にゲート電極を形成し、前記導電体に接続した所
望の形状に加工する処理である。
【００２３】また本発明に係る半導体装置の製造方法
は、絶縁体膜形成工程と、バッファ膜形成工程と、強誘
電体膜形成工程と、誘電体膜形成工程と、整形工程とを
有する半導体装置の製造方法であって、絶縁体膜形成工
程は、半導体基板上に第1の絶縁体膜を形成する処理で
あり、バッファ膜形成工程は、前記第１の絶縁体膜上の
一部に導電体、又は第２の絶縁体膜からなるバッファ膜
を形成する処理であり、強誘電体膜形成工程は、前記露
出工程を経た前記半導体基板の全体に、強誘電体膜、又
は強誘電体とその他の積層構造膜からなる強誘電性を持
つ膜を形成する処理であり、整形工程は、前記導電体膜
と強誘電性を持つ膜とバッファ膜とをゲート電極の形状
に加工整形する処理である。また素子形成領域とゲート
電極との間に強誘電体のみの領域と強誘電体と常誘電体
との積層構造の領域の両方が存在するものである。
【００２４】
【作用】本発明の半導体装置によれば、ゲート絶縁膜内
の強誘電体と半導体基板表面との距離を均一にできるた
め、強誘電体の面積全体を有効活用でき、信号電圧切断
後の電流は、強誘電体領域が狭くなっても急激に減少す
ることがない。
【００２５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
【００２６】
【実施形態１】図１（ａ）は、本発明の実施形態１を示
す主要部平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ’
線断面図である。本発明の実施形態１に係る半導体装置
では、素子形成領域１とフィールド領域２が形成された
半導体基板３の素子形成領域１に重なるようにゲート電
極４が設けられ、このゲート電極４と重ならない素子形
成領域１にソース領域５とドレイン領域６となる拡散層
が形成されており、このゲート電極４と素子形成領域１
との間の一部に強誘電体膜７が形成されたことを特徴と
するものである。この強誘電体膜７に並んで常誘電性絶
縁膜８が形成されている。
【００２７】
【実施形態２】図２は、本発明の実施形態２を示す主要
部断面図である。本発明の実施形態２に係る半導体装置
では、素子形成領域１とフィールド領域２が形成された
半導体基板３の素子形成領域１に重なるようにゲート電
極４が設けられ、このゲート電極４と素子形成領域１と
の間の素子形成領域１上に絶縁体膜９が形成され、この
絶縁体膜９とゲート電極４の間の一部に強誘電体膜７が
形成され、この強誘電体膜７に並んで常誘電性絶縁膜８
が形成されたことを特徴するものである。
【００２８】上述した本発明の実施形態１及び２では、
常誘電体膜と半導体基板表面の距離は、強誘電体膜のゲ
ート電極下部の全領域にわたり均一となっている。たと
えば、実施形態１では、ゲート電極４下部の強誘電体膜
７全域で半導体基板３と強誘電体膜７が接している。ま
た実施形態２では、ゲート電極４下部の強誘電体膜７全
域において、半導体基板３と強誘電体膜７は、絶縁体膜
９の厚さの距離だけ離れている。本発明の実施形態によ
れば、強誘電体膜７のゲート電極４下部の全域が残留分
極により半導体基板３表面にチャネルを形成するのに有
効に働く。
【００２９】
【実施例１】図３は、本発明の実施例１を示す主要部断
面図である。図３に示す本発明の実施例１においては、
シリコン基板１０にフィールド領域２と素子形成領域１
を形成した後、素子形成領域１に熱酸化により５０ｎｍ
程度のシリコン酸化膜１１を形成する。
【００３０】次にゲート電極４が通る部分の素子形成領
域１のシリコン酸化膜１１の一部をフッ酸でエッチング
する。その後、シリコン基板１０の全面に強誘電体であ
るＢａＭｇＦ4膜１２を表面を平坦に形成するため、厚
めに４００ｎｍ程度ＭＢＥ法で形成してエッチバック
し、強誘電体であるＢａＭｇＦ4膜１２を設ける。そし
て強誘電体であるＢａＭｇＦ4膜１２の全面にゲート電
極１３となるアルミニウムを５００ｎｍ程度形成し、ア
ルミニウムと強誘電体膜１２を１μｍ程度の幅のゲート
電極１３の形状にドライエッチングやミリングで加工す
る。このゲート電極１３をマスクとして素子形成領域１
にソース・ドレイン領域を形成するための不純物をイオ
ン注入する。
【００３１】本実施例では、ゲート絶縁膜の構造とし
て、強誘電体１２による単層部分と強誘電体１２とシリ
コン酸化膜１１との積層構造の部分がある。アルミゲー
ト電極１３は共通のため、どちらの部分にも同じ電圧が
かかるが、シリコン酸化膜１１の誘電率は３．９程度で
あり、強誘電体１２の９程度に比べて小さいため、電圧
は、ほとんどはシリコン酸化膜１１にかかり、強誘電体
１２にはあまりかからない。このため、分極は主に強誘
電体１２による単層部分で起こり、この強誘電体１２に
よる単層部分のゲート電極１３の面積に占める割合で信
号電圧切断後の電流を変化させることができる。また強
誘電体１２として、ＢａＭｇＦ4膜を用いたが、これに
代えて、ＰＴ膜とＣｅＯ2膜の積層構造膜を用いること
もできる。
【００３２】
【実施例２】図４は、本発明の実施例２を示す主要部断
面図である。図４に示す本発明の実施例２においては、
シリコン基板１０にフィールド領域２と素子形成領域１
を形成した後、素子形成領域１に熱酸化により１０ｎｍ
程度の薄いシリコン酸化膜１４を形成する。
【００３３】次に、シリコン基板１０の全面に、絶縁体
であるＣｅＯ2膜１５を電子ビーム蒸着で形成し、その
上に１００ｎｍ程度の強誘電体であるＰｂＴｉＯ3（以
下、ＰＴという）膜１６と５０ｎｍ程度の白金膜１７を
スパッタリングにより形成する。フィールド部にかから
ない長さで１．５μｍ程度のゲート電極の幅に白金膜１
７とＰＴ膜１６をパターニングする。
【００３４】その後、全面にＣＶＤ法により１μｍ程度
の厚いシリコン酸化膜１８を形成し、ＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）技術により白金膜１７が露出するまでシリコン酸化
膜１８を研磨する。全面にゲート電極となる白金膜１９
を形成し、これを白金膜１７に電気的に接続し、白金膜
１７より細い幅、例えば１μｍ程度で素子形成領域１を
横切るゲート電極の形状になるように白金膜（ゲート電
極）１９と厚いシリコン酸化膜１８をミリングとドライ
エッチングで加工する。その後、表面に出ているＣｅＯ
2膜１５をドライエッチングして、ゲート電極１９をを
マスクとして薄いシリコン酸化膜１４を通して素子形成
領域１にソース・ドレイン領域を形成するための不純物
をイオン注入する。ＣＭＰ時に白金膜１７の一部が研磨
されても、強誘電体としてのＰＴ膜１６の厚さは、変わ
らないので、特性に影響はない。
【００３５】
【実施例３】図５は、本発明の実施例３を示す主要部断
面図である。図５に示す本発明の実施例３では、シリコ
ン基板にフィールド領域２と素子形成領域１を形成した
後、素子形成領域１に熱酸化により１０ｎｍ程度の薄い
シリコン酸化膜１４を形成する。
【００３６】次に、シリコン基板１０の全面に、導体で
ある多結晶シリコン膜２０を２００ｎｍ程度、Ｉｒ／Ｉ
ｒＯ2膜２１を１００ｎｍ／５０ｎｍ程度形成し、その
上に強誘電体であるＰＺＴ膜２２を１５０ｎｍ程度，Ｉ
ｒ／ＩｒＯ2電極２３を１００ｎｍ／５０ｎｍ程度形成
する。次に１．５μｍ程度のゲート電極の幅で素子形成
領域１を横断する長さの領域を残して、Ｉｒ／ＩｒＯ2
電極２３とＰＺＴ膜２２とＩｒ／ＩｒＯ2膜２１と多結
晶シリコン膜２０をミリングとドライエッチングにより
除去する。この構造物をマスクとして、薄いシリコン酸
化膜１４を通してソース・ドレイン領域を形成するため
の不純物をイオン注入する。
【００３７】次に、素子形成領域１内に収まる長さにな
るようにもう一度Ｉｒ／ＩｒＯ2電極２３とＰＺＴ膜２
２とＩｒ／ＩｒＯ2膜２１と多結晶シリコン膜２０をミ
リングとドライエッチングにより加工する。その後全面
に１μｍ程度の厚いシリコン酸化膜１８を形成してＣＭ
Ｐ技術により平坦化した後、Ｉｒ／ＩｒＯ2電極２３が
露出するまで厚いシリコン酸化膜１８をドライエッチン
グする。この後全面にゲート電極としての白金膜１９を
形成し、これをＩｒ／ＩｒＯ2電極２３と電気的に接続
する形状にミリングで加工する。
【００３８】
【実施例４】図６は、本発明の実施例４を示す主要部断
面図である。図６に示す本発明の実施例４においては、
シリコン基板１０にフィールド領域２と素子形成領域１
を形成した後、素子形成領域１に熱酸化により１０ｎｍ
程度の薄いシリコン酸化膜１４を形成する。
【００３９】次に全面に導体であるＩｒ／ＩｒＯ2膜２
１を１００ｎｍ／５０ｎｍ程度形成し、素子形成領域１
内で収まるようにＩｒ／ＩｒＯ2膜２１をパターニング
する。その後全面に強誘電体であるＰＺＴ膜２２をゾル
−ゲル法で成膜し６５０℃酸素中で焼成する。このとき
Ｉｒ／ＩｒＯ2膜２１上は、強誘電性を持つＰＺＴ２４
となるが、シリコン酸化膜１４上は、強誘電性がほとん
どなく強誘電体部分に比べて誘電率の小さい常誘電性の
ＰＺＴ膜２５となる。全面にゲート電極となる白金膜１
９を５００ｎｍ程度形成し、白金（ゲート電極）膜１９
とＰＺＴ膜２２とＩｒ／ＩｒＯ2膜２１をゲート電極の
形状にミリングとドライエッチングで加工する。このゲ
ート電極をマスクとして素子形成領域１にソース・ドレ
イン領域を形成するための不純物をイオン注入する。
【００４０】本実施例では、Ｉｒ／ＩｒＯ2膜２１を残
した部分が残留分極によるチャネルを形成する。また、
Ｉｒ／ＩｒＯ2膜２１とＰＺＴ膜２２をＣｅＯ2膜とＰＴ
膜に置き換えることもできる。
【００４１】
【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜内の強誘電体と半導体基板表面との距離を均
一にできるため、強誘電体の面積全体を有効活用でき、
信号電圧切断後の電流は、強誘電体領域が狭くなっても
急激に減少することがなく、設計を容易に行なうことが
できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施形態１を示す主要部の
平面図、（ｂ）は、図１（ａ）のＡ−Ａ’線断面図であ
る。
【図２】本発明の実施形態２を示す主要部の断面図であ
る。
【図３】本発明の実施例１を示す主要部の断面図であ
る。
【図４】本発明の実施例２を示す主要部の断面図であ
る。
【図５】本発明の実施例３を示す主要部の断面図であ
る。
【図６】本発明の実施例４を示す主要部の断面図であ
る。
【図７】従来例を示す主要部の概観図である。
【図８】従来例を示す主要部の断面図である。
【図９】従来例を示す主要部の断面図である。
【図１０】従来例を示す主要部の断面図である。
【符号の説明】
１ 素子形成領域 ２ フィールド領域 ３ 半導体基板 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ 強誘電体膜 ８ 常誘電性絶縁膜 ９ 絶縁体膜 １０ シリコン基板 １１ シリコン酸化膜 １２ ＢａＭｇＦ4膜 １３ アルミゲート電極 １４ 薄いシリコン酸化膜 １５ ＣｅＯ2膜 １６ 強誘電体ＰＴ膜 １７ 白金膜 １８ 厚いシリコン酸化膜 １９ 白金ゲート電極 ２０ 多結晶シリコン膜 ２１ Ｉｒ／ＩｒＯ2膜 ２２ 強誘電体ＰＺＴ膜 ２３ Ｉｒ／ＩｒＯ2電極 ２４ 強誘電性ＰＺＴ ２５ 常誘電性ＰＺＴ ２６ ｐ型シリコン基板 ２７ 素子分離酸化膜 ２８ 強誘電体Ｂｉ4Ｔｉ3Ｏ12膜 ２９ ゲート酸化膜 ３０ 多結晶シリコンゲート ３１ ゲート絶縁膜 ３２ しきい値調整用イオン注入領域 ３３ ｐ型シリコンウェル ３４ ＳｒＴｉＯ3からなる高誘電体膜 ３５ 白金層 ３６ ＰｂＴｉＯ3からなる強誘電体膜 ３７ 白金層 ３８ チャネル領域 ３９ シリコン酸化膜の食い込み部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/10 ６５１ 41/22 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 451 G11B 5/024 H01L 29/43 H01L 29/78 H01L 41/22 H01L 27/108

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソース拡散層及びドレイン拡散層と、ゲ
    ート電極と、ゲート絶縁膜とを半導体基板に有する半導
    体装置であって、 ソース拡散層及びドレイン拡散層は、チャネル域により
    分離されて形成されたものであり、 ゲート電極は、ゲート絶縁膜を介して前記チャネル域上
    に形成されたものであり、 前記ゲート絶縁膜は、その一部が強誘電体にて構成さ
    れ、ゲート電極の下方に位置する強誘電体の主に分極す
    る全領域は、素子形成領域内の半導体基板とは均一な距
    離に配置されたものであることを特徴とする半導体装
    置。
  2. 【請求項２】 前記ゲート電極の下方に位置する強誘電
    体の主に分極する全領域は、前記半導体基板に接触して
    形成されたものであることを特徴とする請求項1に記載
    の半導体装置。
  3. 【請求項３】 前記ゲート電極の下方に位置する強誘電
    体の主に分極する全領域は、前記半導体基板から等間隔
    離れて形成されたものであることを特徴とする請求項1
    に記載の半導体装置。
  4. 【請求項４】 複数の半導体装置を回路構成の能動素子
    として有し、 半導体装置は、ソース拡散層及びドレイン拡散層と、ゲ
    ート電極と、ゲート絶縁膜とを半導体基板に有するもの
    であり、 ソース拡散層及びドレイン拡散層は、チャネル域により
    分離されて形成されたものであり、 ゲート電極は、ゲート絶縁膜を介して前記チャネル域上
    に形成されたものであり、 前記ゲート絶縁膜は、その一部が強誘電体にて構成さ
    れ、ゲート電極の下方に位置する強誘電体の主に分極す
    る全領域は、フィールド領域を避けて該フィールド領域
    に囲まれた素子形成領域内に配置された請求項１，２又
    は３に記載された半導体装置であることを特徴とする半
    導体集積回路装置。
  5. 【請求項５】 絶縁膜形成工程と、露出工程と、ゲート
    絶縁膜形成工程と、ゲート電極形成工程とを含む半導体
    装置の製造方法であって、 絶縁膜形成工程は、半導体基板上に後に一部がゲート絶
    縁膜の一部として使用される絶縁膜を形成する処理であ
    り、 露出工程は、前記絶縁膜の一部をエッチングして前記半
    導体基板の一部を露出させる処理であり、 ゲート絶縁膜形成工程は、前記露出工程を経た半導体基
    板の全面に強誘電体膜、又は強誘電体とその他の材料の
    積層構造膜からなるゲート絶縁膜を形成する処理であ
    り、強誘電体の主に分極する全領域は、フィールド領域
    を避けて該フィールド領域に囲まれた素子形成領域内に
    形成されており、 ゲート電極形成工程は、前記ゲート絶縁膜上に導電体を
    形成した後、導電体及びゲート絶縁膜をゲート電極の形
    状に形成する処理であることを特徴とする半導体装置の
    製造方法。
  6. 【請求項６】 ゲート絶縁膜形成工程と、中間層形成工
    程と、中間層加工工程と、常誘電性絶縁膜形成工程と、
    露出工程と、ゲート電極形成工程とを有する半導体装置
    の製造方法であって、ゲート絶縁膜 形成工程は、半導体基板上にゲート絶縁膜
    を形成する処理であり、 中間層形成工程は、前記ゲート絶縁膜上に強誘電体膜、
    又は強誘電体と導電体や絶縁体との積層構造膜と導電体
    膜とを形成する処理であり、 中間層加工工程は、前記導電体膜と強誘電体膜または強
    誘電体と導電体や絶縁体との積層構造膜とを所望の形状
    に加工する処理であり、常誘電性絶縁膜 形成工程は、前記半導体基板の全面に常
    誘電性絶縁膜を形成する処理であり、 露出工程は、前記常誘電性絶縁膜を前記導電体が露出す
    るまで除去し、該導電体を露出させる処理であり、 ゲート電極形成工程は、前記半導体基板の全面にゲート
    電極を形成し、前記導電体に接続した所望の形状に加工
    する処理であることを特徴とする半導体装置の製造方
    法。
  7. 【請求項７】 絶縁体膜形成工程と、バッファ膜形成工
    程と、強誘電体膜形成工程と、誘電体膜形成工程と、整
    形工程とを有する半導体装置の製造方法であって、 絶縁体膜形成工程は、半導体基板上に第1の絶縁体膜を
    形成する処理であり、 バッファ膜形成工程は、前記第１の絶縁体膜上の一部に
    導電体、又は第２の絶縁体膜からなるバッファ膜を形成
    する処理であり、 強誘電体膜形成工程は、前記露出工程を経た前記半導体
    基板の全体に、強誘電体膜、又は強誘電体とその他の積
    層構造膜からなる強誘電性を持つ膜を形成する処理であ
    り、 整形工程は、前記導電体膜と強誘電性を持つ膜とバッフ
    ァ膜とをゲート電極の形状に加工整形する処理であるこ
    とを特徴とする半導体装置の製造方法。
  8. 【請求項８】 素子形成領域とゲート電極との間に強誘
    電体のみの領域と強誘電体と常誘電体との積層構造の領
    域の両方が存在することを特徴とする請求項１又は２に
    記載の半導体装置。
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