JP7491815B2 - 半導体装置の製造方法 - Google Patents
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Description
<改善の余地>
以下に、図33~図35を用いて、比較例の強誘電体メモリが有する改善の余地について説明する。図33は、比較例の強誘電体メモリを示す斜視図である。図34は、比較例の強誘電体メモリを示す平面図である。図35は、図34のA-A線における断面図である。
本実施の形態における不揮発性メモリである強誘電体メモリを有する半導体装置について図1~図5を参照しながら説明する。図1は、本実施の形態の半導体装置が搭載された半導体チップのレイアウト構成例を示す概略図である。図2は、本実施の形態の半導体装置を示す斜視図である。図3は、本実施の形態の半導体装置を示す平面図である。図4は、図3のA-A線における断面図である。図5は、図3のB-B線における断面図である。つまり、図4は、メモリセルのゲート幅方向に沿う断面図であり、図5は、メモリセルのゲート長方向に沿う断面図である。
図2~図5には、本実施の形態の強誘電体メモリのメモリセルを示している。このメモリセルは、図1の強誘電体メモリC5に形成されている。
次に、不揮発性メモリの動作例について説明する。本実施の形態では、強誘電体膜FEの分極が上向きとなり、メモリセルを構成するトランジスタのしきい値電圧が比較的高い状態にすることを「書込」と定義する。強誘電体膜FEの分極が下向きとなり、メモリセルを構成するトランジスタのしきい値電圧が比較的低い状態にすることを「消去」と定義する。
次に、本実施の形態の半導体装置の効果について説明する。図33~図35を用いて上述したように、強誘電体膜FEが素子分離領域EI上に亘って形成されている強誘電体メモリでは、素子分離領域EI上の分極状態を制御するのが困難であり、それに起因して強誘電体メモリの性能が低下するという改善の余地が存在する。
以下に、図6~図9および図2~図5を用いて、本実施の形態の半導体装置の製造方法について説明する。図6~図9は、本実施の形態の半導体装置の形成工程中の断面図である。図6~図9は、図4と同様に、図3のA-A線における断面と同じ箇所を示す断面図である。つまり、図6~図9は、メモリセルのゲート幅方向に沿う断面図である。
次に、本実施の形態の半導体装置の製造方法の効果について説明する。
本実施の形態は、フィン構造を有する強誘電体メモリにも適用可能である。図10は、本変形例の半導体装置である強誘電体メモリのメモリセルの斜視図である。
本実施の形態は、シリコン基板(S)上に絶縁膜(I)、下部金属膜(M)、強誘電体膜(F)および上部金属膜(M)を順に積層したMFMIS構造の強誘電体メモリにも適用可能である。図17および図18は、本変形例の半導体装置である強誘電体メモリのメモリセルの断面図である。図17は、図4と同様にメモリセルのゲート幅方向に沿う断面図である。図18は、図5と同様にメモリセルのゲート長方向に沿う断面図である。
以下では、図21~図24を用いて、活性領域上および素子分離領域上に強誘電体膜を形成した後、研磨法により素子分離領域上の強誘電体膜を除去する場合について説明する。図21~図24は、本実施の形態の半導体装置の製造工程中の断面図である。図21~図24は、形成するメモリセルのゲート幅方向に沿う断面である。
以下では、図25~図28を用いて、活性領域上および素子分離領域上に強誘電体膜を形成した後、強誘電体膜をパターニングすることにより素子分離領域上の強誘電体膜を除去する場合について説明する。図25~図28は、本実施の形態の半導体装置の製造工程中の断面図である。図25~図28は、形成するメモリセルのゲート幅方向に沿う断面である。
本実施の形態をMFMIS構造の強誘電体メモリに適用しようとする場合には、次のような工程を行うことが考えられる。つまり、図25を用いて説明したように素子分離領域EIを形成した後、比較例として図36に示すように、素子分離領域EIおよび半導体基板SBの上に順に成膜した金属膜MF1、強誘電体膜FEおよび金属膜MF2から成る積層膜を形成する。続いて、当該積層膜をパターニングして素子分離領域EI上の当該積層膜を除去した後、当該積層膜上および素子分離領域EI上に制御ゲート電極CGを形成する。このような場合、制御ゲート電極CGの一部が、当該積層膜の側面において金属膜MF1に接触し、金属膜MF1、MF2が互いに短絡する。その結果、強誘電体メモリのメモリセルは、所望の特性を得られなくなる。したがって、MFMIS構造の強誘電体メモリにおいては、金属膜MF1、MF2が互いに短絡しないように工夫する必要がある。
D1 溝
EI 素子分離領域
FE、FE1 強誘電体膜
IF1~IF4 絶縁膜
MF、MF1~MF4 金属膜
RP レジストパターン
SB 半導体基板
Claims (3)
- (a)半導体基板を用意する工程、
(b)前記半導体基板上に、第1絶縁膜および第1強誘電体膜を順に形成する工程、
(c)前記第1強誘電体膜上に第1金属膜を形成する工程、
(d)前記(c)工程の後、前記第1絶縁膜および前記第1強誘電体膜をパターニングし、これにより露出した前記半導体基板の上面に複数の溝を形成する工程、
(e)前記複数の溝のそれぞれの内側に、素子分離領域を埋め込む工程、
(f)前記(c)工程および前記(e)工程の後、前記第1金属膜上にゲート電極を形成する工程、
(g)平面視で前記ゲート電極を挟むように、前記半導体基板の前記上面にソース領域およびドレイン領域を形成する工程、
(h)前記(e)工程の後、前記複数の溝同士の間において前記素子分離領域よりも上方に突出する前記半導体基板の一部である突出部の側面を覆う第2絶縁膜を形成する工程、
(i)前記(h)工程の後、前記半導体基板上に、第2強誘電体膜および第2金属膜を順に形成する工程、
(j)前記(i)工程の後、前記第2強誘電体膜および前記第2金属膜をエッチバックすることで、前記素子分離領域の上面を露出させる工程、
(k)前記(j)工程の後、前記(f)工程の前に、前記半導体基板上に第3金属膜を形成する工程、
を有し、
前記(d)工程では、前記複数の溝同士の間において上方に突出する前記突出部を形成し、
前記(e)工程では、前記突出部の上端を含む一部を前記上面上に露出する前記素子分離領域を形成し、
前記(f)工程では、前記第1金属膜上および前記第3金属膜上に、前記ゲート電極を形成することで、前記突出部の上面および側面を前記ゲート電極により覆う、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記(b)工程では、前記半導体基板上に、前記第1絶縁膜、第4金属膜および前記第1強誘電体膜を順に形成し、
前記(d)工程では、前記第1絶縁膜、前記第4金属膜および前記第1強誘電体膜をパターニングし、これにより露出した前記半導体基板の前記上面に前記複数の溝を形成する、半導体装置の製造方法。 - (a)半導体基板を用意する工程、
(b)前記半導体基板の上面に複数の溝を形成し、前記複数の溝内に素子分離領域を形成する工程、
(c)前記半導体基板上に、絶縁膜、強誘電体膜および第1金属膜を順に形成する工程、
(d)前記素子分離領域の直上の前記強誘電体膜および前記第1金属膜を除去する工程、
(e)前記(d)工程の後、前記第1金属膜上にゲート電極を形成する工程、
(f)平面視で前記ゲート電極を挟むように、前記半導体基板の前記上面にソース領域およびドレイン領域を形成する工程、
を有し、
前記(b)工程では、前記素子分離領域から露出する前記半導体基板の前記上面よりも最上面の高さが高い前記素子分離領域を形成し、
前記(d)工程では、研磨法により、前記素子分離領域の直上の前記強誘電体膜および前記第1金属膜を除去する、半導体装置の製造方法。
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