JP2022077593A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ゲート電極と半導体基板との間に強誘電体膜を有する強誘電体メモリを備えた半導体装置の性能を向上させる。【解決手段】半導体基板ＳＢの上面の溝Ｄ１内に形成された素子分離領域ＥＩの直上に強誘電体膜ＦＥおよび金属膜ＭＦを形成せず、素子分離領域ＥＩにより規定された活性領域の半導体基板ＳＢ上に強誘電体膜ＦＥおよび金属膜ＭＦを形成することで、活性領域の強誘電体膜ＦＥ内の分極状態と、素子分離領域ＥＩ上の強誘電体膜ＦＥ内の分極状態とが異なる状態となることを防ぐ。【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、強誘電体膜を用いた記憶素子として用いられる半導体装置およびその製造方法に適用して有効な技術に関するものである。
近年、低電圧で動作する半導体記憶素子として、強誘電体を用いた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体の分極の方向を制御することで、情報の書込み状態および消去状態を変化させる不揮発性記憶素子である。
また、動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に突出する板状（壁状）の半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
非特許文献１には、シリコン基板（Ｓ）上に絶縁膜（Ｉ）、下部金属膜（Ｍ）、強誘電体膜（Ｆ）および上部金属膜（Ｍ）を順に積層したＭＦＭＩＳ構造の強誘電体メモリが記載されている。ここでは、絶縁膜と下部金属膜との界面の面積に対する強誘電体膜と上部金属膜との界面の面積の比率を小さくすることで、強誘電体膜に掛かる電界を強くすることが記載されている。
第７９回応用物理学会秋季学術講演会（２０１８年秋季）２０ｐ－１４１－１１、右田真司 他
強誘電体メモリでは、素子分離領域上の強誘電体膜に掛かる電界が弱いため、素子分離領域上の強誘電体膜では分極が反転し難い。そのため、素子分離領域上の分極が、活性領域上の分極と反転している場合がある。このような場合、活性領域上の分極状態を保持し難いため、保持特性（リテンション）の悪化が起こり得る。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、半導体基板の上面上の素子分離領域の直上に強誘電体膜を形成せず、活性領域に強誘電体膜を形成するものである。
本願において開示される一実施の形態によれば、半導体装置の性能を向上できる。
本発明の実施の形態１である半導体装置が搭載された半導体チップのレイアウト構成を示す概略図である。 本発明の実施の形態１である半導体装置を示す斜視図である。 本発明の実施の形態１である半導体装置を示す平面図である。 図３のＡ－Ａ線における断面図である。 図３のＢ－Ｂ線における断面図である。 本発明の実施の形態１である半導体装置の製造工程を説明する断面図である。 図６に続く半導体装置の製造工程を説明する断面図である。 図７に続く半導体装置の製造工程を説明する断面図である。 図８に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態１の変形例１である半導体装置を示す斜視図である。 本発明の実施の形態１の変形例１である半導体装置の製造工程を説明する断面図である。 図１１に続く半導体装置の製造工程を説明する断面図である。 図１２に続く半導体装置の製造工程を説明する断面図である。 図１３に続く半導体装置の製造工程を説明する断面図である。 図１４に続く半導体装置の製造工程を説明する断面図である。 図１５に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態１の変形例２である半導体装置を示す断面図である。 本発明の実施の形態１の変形例２である半導体装置を示す断面図である。 本発明の実施の形態１の変形例２である半導体装置の製造工程を説明する断面図である。 図１９に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態２である半導体装置の製造工程を説明する断面図である。 図２１に続く半導体装置の製造工程を説明する断面図である。 図２２に続く半導体装置の製造工程を説明する断面図である。 図２３に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態３である半導体装置の製造工程を説明する断面図である。 図２５に続く半導体装置の製造工程を説明する断面図である。 図２６に続く半導体装置の製造工程を説明する断面図である。 図２７に続く半導体装置の製造工程を説明する断面図である。 本発明の実施の形態３の変形例である半導体装置の製造工程を説明する断面図である。 図２９に続く半導体装置の製造工程を説明する断面図である。 図３０に続く半導体装置の製造工程を説明する断面図である。 図３１に続く半導体装置の製造工程を説明する断面図である。 比較例の半導体装置を示す斜視図である。 比較例の半導体装置を示す平面図である。 図３４のＡ－Ａ線における断面図である。 比較例である半導体装置の製造工程を説明する断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
＜改善の余地＞
以下に、図３３～図３５を用いて、比較例の強誘電体メモリが有する改善の余地について説明する。図３３は、比較例の強誘電体メモリを示す斜視図である。図３４は、比較例の強誘電体メモリを示す平面図である。図３５は、図３４のＡ－Ａ線における断面図である。
図３３～図３５に示すように、比較例の強誘電体メモリは、半導体基板ＳＢの上部に形成されている。半導体基板ＳＢの上面には、複数の溝が形成されており、それらの溝内には、絶縁体から成る素子分離領域ＥＩが埋め込まれている。２つ素子分離領域同士の間には、活性領域である半導体基板ＳＢの上面が素子分離領域ＥＩから露出している。活性領域はＸ方向に延在している。２つの素子分離領域ＥＩ上と、活性領域上を跨ぐように、Ｙ方向に制御ゲート電極ＣＧが延在している。Ｘ方向およびＹ方向は、互いに直交する方向であり、いずれも半導体基板ＳＢの上面に沿う方向である。
制御ゲート電極ＣＧの直下の活性領域の半導体基板ＳＢ上面上には、ゲート絶縁膜である絶縁膜ＩＦ１が形成されている。制御ゲート電極ＣＧと、絶縁膜ＩＦ１および素子分離領域ＥＩとの間の半導体基板ＳＢ上には、強誘電体膜ＦＥおよび金属膜ＭＦが順に形成されている。平面視において、活性領域の半導体基板ＳＢの上面には、制御ゲート電極ＣＧを挟むように、例えばｎ型の半導体領域であるソース領域ＳＲおよびドレイン領域ＤＲが形成されている。
制御ゲート電極ＣＧに電圧を印加させることで強誘電体膜ＦＥに電場（電界）を印加すると、強誘電体膜ＦＥに誘電分極が生じ、電場（電界）を取り去ってもその分極は０にならない。このようにして、強誘電体膜ＦＥの分極の向きを制御することで、ソース領域ＳＲとドレイン領域ＤＲとの間で所定の電流が流れだす電圧（しきい値電圧）を制御することで、強誘電体メモリは記憶素子として使用できる。
図３５では、制御ゲート電極ＣＧに０Ｖより大きい電圧を印加した際の、活性領域上の強誘電体膜ＦＥ内における分極の様子を示している。図３５に示すように、活性領域上の強誘電体膜ＦＥ内では、半導体基板ＳＢ側の部分が正の電気を帯び、制御ゲート電極ＣＧ側の部分が負の電気を帯び、このようにして分極が起こる。しかし、素子分離領域ＥＩ上の強誘電体膜ＦＥに掛かる電界は活性領域上に比べて弱い。このため、素子分離領域ＥＩ上の強誘電体膜ＦＥでは分極が反転し難い。その結果、素子分離領域ＥＩ上の分極が、活性領域上の分極に対して反転している場合がある。このような場合、活性領域上の分極状態を保持し難いため、保持特性（リテンション）の悪化が起こり得る。また、このような場合、誤書き込みおよび誤消去（ディスターブ）が起こり易い問題がある。
図３５では、制御ゲート電極ＣＧに正電圧を印加した際の分極の様子を示した。これに対し、制御ゲート電極ＣＧに負電圧を印加した際には、図３５とは逆に、活性領域上の強誘電体膜ＦＥ内において、半導体基板ＳＢ側の部分が負の電気を帯び、制御ゲート電極ＣＧ側の部分が正の電気を帯び、このようにして分極が起こる。しかし、この場合も、素子分離領域ＥＩ上の強誘電体膜ＦＥでは分極が反転し難い。そのため、素子分離領域ＥＩ上の分極は、活性領域上の分極に対して反転し易い。
このように、強誘電体膜ＦＥが素子分離領域ＥＩ上に亘って形成されている強誘電体メモリでは、素子分離領域ＥＩ上の分極状態を制御するのが困難であり、それに起因して強誘電体メモリの性能が低下する改善の余地が存在する。
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリである強誘電体メモリを有する半導体装置について図１～図５を参照しながら説明する。図１は、本実施の形態の半導体装置が搭載された半導体チップのレイアウト構成例を示す概略図である。図２は、本実施の形態の半導体装置を示す斜視図である。図３は、本実施の形態の半導体装置を示す平面図である。図４は、図３のＡ－Ａ線における断面図である。図５は、図３のＢ－Ｂ線における断面図である。つまり、図４は、メモリセルのゲート幅方向に沿う断面図であり、図５は、メモリセルのゲート長方向に沿う断面図である。
まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）回路Ｃ１、ＲＡＭ（Random Access Memory）回路Ｃ２、アナログ回路Ｃ３を有している。また、半導体チップＣＨＰは、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）回路Ｃ４、強誘電体メモリＣ５およびＩ／Ｏ（Input/Output）回路Ｃ６を有している。半導体チップＣＨＰは、半導体装置を構成している。
ＣＰＵ回路Ｃ１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算および制御などを行うものである。
ＲＡＭ回路Ｃ２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出すこと、および、記憶情報を新たに書き込めるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
アナログ回路Ｃ３は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
ＥＥＰＲＯＭ回路Ｃ４および強誘電体メモリＣ５は、書き込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ回路Ｃ４のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタなどから構成される。ＥＥＰＲＯＭ回路Ｃ４には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭ回路Ｃ４または強誘電体メモリＣ５は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路および書込み回路などとを有している。
Ｉ／Ｏ回路Ｃ６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力、または、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力などを行うための回路である。
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、ＣＰＵ回路Ｃ１、ＲＡＭ回路Ｃ２、アナログ回路Ｃ３、Ｉ／Ｏ回路Ｃ６、および、ＥＥＰＲＯＭ回路Ｃ４または強誘電体メモリＣ５のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
＜半導体装置の構造＞
図２～図５には、本実施の形態の強誘電体メモリのメモリセルを示している。このメモリセルは、図１の強誘電体メモリＣ５に形成されている。
本実施の形態においては、メモリセル領域のメモリセルを構成するトランジスタとして、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）を形成する場合について説明する。ただし、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴから成る強誘電体メモリを形成することもできる。
本実施の形態の半導体装置は、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などから成る半導体基板ＳＢを有する。半導体基板ＳＢは、上面（主面）と、当該上面の反対側の下面（裏面）とを備えており、メモリセルは、半導体基板ＳＢの上面側に形成されている。半導体基板ＳＢの上面には複数の溝Ｄ１が形成され、それらの溝Ｄ１内には、活性領域を規定する絶縁膜から成る素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、酸化シリコンなどの絶縁体から成り、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成できる。ここでは、素子分離領域ＥＩはＳＴＩ法により形成されている。
強誘電体メモリのメモリセルは、半導体基板ＳＢ上の活性領域上に順に形成された絶縁膜ＩＦ１、強誘電体膜ＦＥおよび金属膜ＭＦから成る積層膜を有している。また、強誘電体メモリのメモリセルは、強誘電体膜ＦＥおよび金属膜ＭＦと、当該積層膜上に形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの活性領域の上面に形成された一対のソース領域ＳＲおよびドレイン領域ＤＲとにより構成されている。強誘電体メモリのメモリセルは、不揮発性記憶素子である。メモリセルの下の半導体基板ＳＢの上面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐ型ウェル（図示しない）が形成されている。制御ゲート電極ＣＧは、例えばポリシリコン膜から成る。
ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、ｎ型の不純物（例えばＡｓ（ヒ素）若しくはＰ（リン）またはそれらの両方）が所定の濃度で導入されたｎ型半導体領域である。なお、ここでは図示していないが、ソース領域ＳＲおよびドレイン領域ＤＲは、上記所定の濃度よりも低い濃度で半導体基板ＳＢの上面に導入されたｎ－型半導体領域であるエクステンション領域ＥＸ１を有していてもよい。ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、半導体基板ＳＢの上面から、半導体基板ＳＢ内の途中深さに亘って所定の深さで形成されている。ｐ型ウェルの深さは、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの深さよりも深い。
本願でいう深さとは、半導体基板ＳＢの上面に形成された半導体領域の場合、半導体基板ＳＢの上面に対して垂直な方向（高さ方向、深さ方向、垂直方向、縦方向）における距離である。つまり、ここでいう深さとは、半導体基板ＳＢの上面から、当該半導体領域の最も下側（半導体基板ＳＢの裏面側）に位置する下面までの距離を指す。
平面視において、制御ゲート電極ＣＧはＹ方向に延在しており、複数の素子分離領域ＥＩ上と、それらの素子分離領域ＥＩ同士の間の活性領域上に跨っている。つまり、制御ゲート電極ＣＧは、Ｙ方向で活性領域を挟む２つの素子分離領域ＥＩのそれぞれの直上同士の間に亘って形成されている。ソース領域ＳＲおよびドレイン領域ＤＲは、Ｘ方向で制御ゲート電極ＣＧを挟むように活性領域に形成されている。制御ゲート電極ＣＧの直下の半導体基板ＳＢの上面には、ソース領域ＳＲおよびドレイン領域ＤＲのいずれも形成されていない領域（チャネル領域）が存在する。Ｘ方向およびＹ方向は、互いに直交する方向であり、いずれも半導体基板ＳＢの上面に沿う方向である。Ｘ方向は、メモリセルを構成するＭＩＳＦＥＴのチャネル長方向であり、Ｙ方向は、当該ＭＩＳＦＥＴのチャネル幅方向である。
ここで、本実施の形態の強誘電体メモリの特徴の一つとして、強誘電体膜ＦＥは、素子分離領域ＥＩの直上に形成されていない。具体的には、強誘電体膜ＦＥは、Ｙ方向に並ぶ２つの素子分離領域ＥＩ同士の間において、活性領域の半導体基板ＳＢの直上にのみ形成されている。このため、素子分離領域ＥＩの上面は、強誘電体膜ＦＥから露出している。すなわち、制御ゲート電極ＣＧの直下において、素子分離領域ＥＩの上面は、強誘電体膜ＦＥから露出している。ここでは、制御ゲート電極ＣＧと素子分離領域ＥＩの上面とが互いに接している。また、強誘電体膜ＦＥの両端のそれぞれは、素子分離領域ＥＩの側面に接している。
図示していないが、半導体基板ＳＢ上には、メモリセルを覆う層間絶縁膜が形成されている。制御ゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれの上面上には、シリサイド層を介してプラグ（コンタクトプラグ）が接続されている。プラグは、層間絶縁膜を貫通する接続用金属膜（導電性接続部）である。プラグは、層間絶縁膜上で配線に接続されている。
強誘電体膜ＦＥは、電場（電界）を印加すると誘電分極が生じ、電場（電界）を取り去っても分極が０にならない物質、つまり強誘電体により構成されている絶縁膜である。すなわち、常誘電体と異なり、電界が印加されていない状態でも、強誘電体膜ＦＥに分極が残る。強誘電体は、外部に電場がなくても電気双極子が整列しており、かつ双極子の方向が電場によって変化できる物質である。
当該ｈｉｇｈ－ｋ膜の結晶層が直方晶であるときに強誘電体膜の性質が現れることが知られている。強誘電体メモリでは、強誘電体膜の残留分極の増大、強誘電体としての性能の向上、および、強誘電体メモリの駆動電力の低減を実現するために、強誘電体膜ＦＥを構成する結晶を直方晶で形成している。
強誘電体膜ＦＥは、例えば、ＨｆＯ２（ハフニア）から成る膜である。つまり、強誘電体膜ＦＥは、酸化ハフニウム（ＨｆＸＯＹ）膜である。
強誘電体膜ＦＥは、メモリセルの低電圧動作などを目的として膜厚が薄いことが望ましい。強誘電体膜ＦＥの膜厚は、例えば１０ｎｍ以下であることが望ましい。
金属膜ＭＦは、例えばＴｉＮ（窒化チタン）膜などから成る導電膜である。
＜半導体装置の動作＞
次に、不揮発性メモリの動作例について説明する。本実施の形態では、強誘電体膜ＦＥの分極が上向きとなり、メモリセルを構成するトランジスタのしきい値電圧が比較的高い状態にすることを「書込」と定義する。強誘電体膜ＦＥの分極が下向きとなり、メモリセルを構成するトランジスタのしきい値電圧が比較的低い状態にすることを「消去」と定義する。
本実施の形態のメモリセルにおいて、書込みは制御ゲート電極ＣＧに負の電圧を印加し、選択したメモリセルの強誘電体膜ＦＥを上向きに分極することで行う。その結果、メモリセルを構成するトランジスタのしきい値電圧が上昇する。すなわち、メモリセルは書込み状態となる。
本実施の形態のメモリセルにおいて、消去は制御ゲート電極ＣＧに正の電圧を印加し、選択したメモリセルの強誘電体膜ＦＥを下向きに分極することで消去を行う。その結果、メモリセルを構成するトランジスタのしきい値電圧を下降させる。すなわち、メモリセルは消去状態となる。図５では、消去時の強誘電体膜ＦＥの分極の様子を示している。すなわち、強誘電体膜ＦＥ内では、半導体基板ＳＢ側の部分が正の電気を帯び、制御ゲート電極ＣＧ側の部分が負の電気を帯びている。
読出し時には、制御ゲート電極ＣＧに印加する電圧を、書込み状態における上記トランジスタのしきい値電圧と消去状態における上記トランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別できる。
＜本実施の形態の効果＞
次に、本実施の形態の半導体装置の効果について説明する。図３３～図３５を用いて上述したように、強誘電体膜ＦＥが素子分離領域ＥＩ上に亘って形成されている強誘電体メモリでは、素子分離領域ＥＩ上の分極状態を制御するのが困難であり、それに起因して強誘電体メモリの性能が低下するという改善の余地が存在する。
そこで、本実施の形態では、素子分離領域ＥＩの直上に強誘電体膜ＦＥを形成せず、強誘電体膜ＦＥを活性領域上にのみ形成している。これにより、素子分離領域ＥＩ上の強誘電体膜ＦＥと活性領域上の強誘電体膜ＦＥとで分極状態が異なる状況が生じることを防げる。したがって、メモリセルの保持特性の低下、並びに、誤書き込みおよび誤消去の増大を防げる。その結果、半導体装置の性能を向上できる。
＜半導体装置の製造工程＞
以下に、図６～図９および図２～図５を用いて、本実施の形態の半導体装置の製造方法について説明する。図６～図９は、本実施の形態の半導体装置の形成工程中の断面図である。図６～図９は、図４と同様に、図３のＡ－Ａ線における断面と同じ箇所を示す断面図である。つまり、図６～図９は、メモリセルのゲート幅方向に沿う断面図である。
ここではまず、図６に示すように、半導体基板ＳＢを用意する。半導体基板ＳＢは、例えば１～１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどから成る。続いて、図示はしないが、イオン注入法を用いて半導体基板ＳＢの上面に不純物を導入することにより、半導体基板ＳＢの上面から半導体基板ＳＢの途中深さに亘ってｐ型半導体領域であるｐ型ウェルを形成する。ｐ型ウェルは、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。続いて、半導体基板ＳＢ上に、絶縁膜ＩＦ１、強誘電体膜ＦＥ、金属膜ＭＦおよび絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ１は、例えば酸化シリコン膜であり、例えば熱酸化法により形成できる。強誘電体膜ＦＥは、例えばＨｆＯ２（ハフニア）膜であり、例えばＣＶＤ（Chemical Vapor Deposition）法、ＰＶＤ（Physical Vapor Deposition）法などにより形成できる。また、強誘電体膜ＦＥは、ＡＬＤ（Atomic Layer Deposition）法により形成することもできる。金属膜ＭＦは、例えばＴｉＮ（窒化チタン）膜であり、例えばＣＶＤ法またはスパッタリング法を用いて形成できる。絶縁膜ＩＦ２は、例えば窒化シリコン膜から成り、例えばＣＶＤ法により形成できる。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ１、強誘電体膜ＦＥ、金属膜ＭＦおよび絶縁膜ＩＦ２から成る積層膜の上面から、半導体基板ＳＢの途中深さに亘って複数の溝（分離溝）Ｄ１を形成する。このエッチング工程では、フォトレジスト膜（図示しない）をマスクとして用いて当該積層膜の上面から半導体基板ＳＢの途中深さに亘ってエッチングを行って複数の溝Ｄ１を形成できる。また、フォトレジスト膜（図示しない）をマスクとして用いて絶縁膜ＩＦ２をパターニングし、絶縁膜ＩＦ２をハードマスクとして用いてエッチングを行って半導体基板ＳＢの途中深さに至る複数の溝Ｄ１を形成してもよい。つまり、ここでは、絶縁膜ＩＦ１、強誘電体膜ＦＥ、金属膜ＭＦおよび絶縁膜ＩＦ２から成る積層膜をパターニングし、これにより露出した半導体基板ＳＢの上面に複数の溝Ｄ１を形成する。
次に、図７に示すように、複数の溝Ｄ１のそれぞれを埋め込む絶縁膜ＩＦ３（例えば酸化シリコン膜）を、例えばＣＶＤ法を用いて形成する。その後、複数の溝Ｄ１のそれぞれの外の絶縁膜ＩＦ３を除去する。つまり、例えばＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を行うことで、絶縁膜ＩＦ３から絶縁膜ＩＦ２の上面を露出させる。
次に、図８に示すように、エッチバックを行うことで、絶縁膜ＩＦ２を除去して金属膜ＭＦの上面を露出させ、かつ、絶縁膜ＩＦ３の上面を後退させる。これにより、各溝Ｄ１内に残された絶縁膜ＩＦ３から成る素子分離領域ＥＩを形成する。素子分離領域ＥＩは、主に酸化シリコンなどの絶縁体から成り、例えばＳＴＩ構造を有している。
次に、図９に示すように、半導体基板ＳＢ上（素子分離領域ＥＩ上および金属膜ＭＦ上）に、ポリシリコン膜ＳＦを形成する。ポリシリコン膜ＳＦは、素子分離領域ＥＩおよび金属膜ＭＦのそれぞれの上面を覆って形成される。これにより、図９に示す構造を得る。
次に、ポリシリコン膜ＳＦをパターニングして制御ゲート電極ＣＧを形成し、活性領域の半導体基板ＳＢの上面にソース領域ＳＲおよびドレイン領域ＤＲを形成することで、図２～図５に示す強誘電体メモリのメモリセルを形成する。
すなわち、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＳＦ、金属膜ＭＦ、強誘電体膜ＦＥおよび絶縁膜ＩＦ１を加工し、これにより半導体基板ＳＢの上面および素子分離領域ＥＩの上面を露出させる。このパターニング工程により、ポリシリコン膜ＳＦから成る制御ゲート電極ＣＧを形成する。すなわち、半導体基板ＳＢの上面上に順に積層された絶縁膜ＩＦ１、強誘電体膜ＦＥ、金属膜ＭＦおよび制御ゲート電極ＣＧから成る積層体が形成される。続いて、制御ゲート電極ＣＧをマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢの上面に対しイオン注入を行う。これにより、活性領域の半導体基板ＳＢの上面に、ｎ型の半導体領域である一対のソース領域ＳＲおよびドレイン領域ＤＲを形成する。ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、半導体基板ＳＢの上面から所定の深さで形成され、その深さは素子分離領域ＥＩおよびｐ型ウェルのそれぞれの深さよりも浅い。
これにより、強誘電体膜ＦＥ、金属膜ＭＦ、制御ゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲを含むＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）から成る強誘電体メモリのメモリセルが形成される。その後、図示しないが、強誘電体メモリを覆う層間絶縁膜と、層間絶縁膜を貫通するプラグと、プラグ上の配線とを形成することで、本実施の形態の半導体装置が略完成する。
＜半導体装置の製造方法の効果＞
次に、本実施の形態の半導体装置の製造方法の効果について説明する。
本実施の形態では、図６～図８を用いて説明したように、強誘電体膜ＦＥを形成した後に、強誘電体膜ＦＥを分離する複数の溝Ｄ１および素子分離領域ＥＩを形成している。これにより、素子分離領域ＥＩ上には強誘電体膜ＦＥが形成されない。
本実施の形態の半導体装置の効果について上述したように、本実施の形態では、素子分離領域ＥＩの直上に強誘電体膜ＦＥを形成せず、強誘電体膜ＦＥを活性領域上にのみ形成している。これにより、素子分離領域ＥＩ上の強誘電体膜ＦＥと活性領域上の強誘電体膜ＦＥとで分極状態が異なる状況が生じることを防げる。したがって、メモリセルの保持特性の低下、並びに、誤書き込みおよび誤消去の増大を防げる。その結果、半導体装置の性能を向上できる。
また、本実施の形態では、溝Ｄ１の形成と同時に、強誘電体膜ＦＥおよび金属膜ＭＦのそれぞれを部分的に除去しているため、図３３に示す比較例のメモリセルを製造する場合に比べ、フォトリソグラフィ用のマスクを追加で用意する必要がない。よって、半導体装置の製造工程の煩雑化および製造コストの増大を防げる。
また、素子分離領域ＥＩと強誘電体膜ＦＥとの境界はセルフアラインで決まるため、フォトリソグラフィにおける露光のずれなどを考慮する必要がない。
ここでは、金属膜ＭＦを形成した後に素子分離領域ＥＩを形成することについて説明した。この場合、金属膜ＭＦは素子分離領域ＥＩ上に形成されないが、後述する本実施の形態の変形例２のように、素子分離領域ＥＩ上に金属膜を形成してもよい。その場合、図６を用いて説明した工程では、強誘電体膜ＦＥの上面に接する絶縁膜ＩＦ２を形成し、図８を用いて説明したエッチバック工程では、強誘電体膜ＦＥの上面を露出させる。次に、図９を用いて説明した工程で、強誘電体膜ＦＥおよび素子分離領域ＥＩの上に金属膜ＭＦおよびポリシリコン膜ＳＦを順に形成する。
＜変形例１＞
本実施の形態は、フィン構造を有する強誘電体メモリにも適用可能である。図１０は、本変形例の半導体装置である強誘電体メモリのメモリセルの斜視図である。
図１０に示すように、メモリセル領域には、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。ただし、図１０ではフィンＦＡを１つのみ示している。フィンＦＡは、例えば、半導体基板ＳＢの上面から選択的に突出した直方体の突出部（凸部）であり、板状の形状を有している。フィンＦＡの下端部分は、半導体基板ＳＢの上面を覆う素子分離領域ＥＩで囲まれている。つまり、フィンＦＡは素子分離領域ＥＩの上面より上に突出している。フィンＦＡは、半導体基板ＳＢの一部であり、半導体基板ＳＢの活性領域である。平面視において、隣り合うフィンＦＡ同士の間は、素子分離領域ＥＩで埋まっており、フィンＦＡの周囲は、素子分離領域ＥＩで囲まれている。
複数のフィンＦＡ上には、Ｙ方向に延在する複数の制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧは、複数のフィンＦＡを跨ぐように形成されている。制御ゲート電極ＣＧに覆われた領域において、フィンＦＡの上面および側面には、絶縁膜ＩＦ４、強誘電体膜ＦＥ１および金属膜ＭＦ４が順に形成されている。絶縁膜ＩＦ４および強誘電体膜ＦＥ１は素子分離領域ＥＩの上面を露出しているが、金属膜ＭＦ４は素子分離領域ＥＩの上面を覆っている。すなわち、金属膜ＭＦ４は制御ゲート電極ＣＧの下において、制御ゲート電極ＣＧと同様に複数のフィンＦＡを跨ぐように形成されている。よって、制御ゲート電極ＣＧと素子分離領域ＥＩの上面との間には金属膜ＭＦ４が介在している。
フィンＦＡ内には、制御ゲート電極ＣＧを平面視で挟むように、ｎ型の半導体領域であるソース領域およびドレイン領域が形成されているが、ここではそれらの図示を省略している。ソース領域およびドレイン領域のそれぞれは、フィンＦＡの上面および側面から所定の深さに亘ってフィンＦＡ内（半導体基板ＳＢ内）に形成されている。また、ソース領域およびドレイン領域は、制御ゲート電極ＣＧから露出するフィンＦＡの上面および側面のそれぞれの上にエピタキシャル成長法により形成されたエピタキシャル層（半導体層）内に形成されていてもよい。なお、図示していないが、フィンＦＡ内には、ｐ型ウェルが形成されている。
制御ゲート電極ＣＧ、ソース領域およびドレイン領域を含むフィン型のＦＥＴ（ＦＩＮＦＥＴ）は、フィンＦＡの上面に加えてフィンＦＡの側面にもチャネルが形成される。このため、ＦＩＮＦＥＴは、平面視における面積が小さくても、大きいチャネル幅を有し、半導体装置の微細化に有利である。
フィンＦＡは、半導体基板ＳＢの上面から、上面に対して垂直な方向（上方）に突出する、例えば、直方体の突出部である。フィンＦＡは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンＦＡの側面は半導体基板ＳＢの上面に対して垂直であってもよいが、垂直に近い傾斜角度を有していてもよい。つまり、フィンＦＡの断面形状は、直方体であるか、または台形である。
次に、図１１～図１６および図１０を用いて、本変形例の半導体装置の製造方法について説明する。図１１～図１６は、本変形例の半導体装置の形成工程中の断面図である。図１１～図１６は、メモリセルのゲート幅方向、つまり、フィンの短手方向（制御ゲート電極の延在方向）に沿う断面図である。
まず、図１１に示すように、図６を用いて説明した工程と同様の工程を行うことで、半導体基板ＳＢ上に、絶縁膜ＩＦ１、強誘電体膜ＦＥ、金属膜ＭＦおよび絶縁膜ＩＦ２を順に形成した後、複数の溝Ｄ１を形成する。これにより、２つの溝Ｄ１同士の間においてＸ方向に延在するフィンＦＡを形成する。ここでは、フィンＦＡをＹ方向に並べて複数形成する。
次に、図１２に示すように、図７を用いて説明した工程と同様の工程を行うことで、各溝Ｄ１内に埋め込まれた絶縁膜ＩＦ３を形成する。続いて、エッチバックを行うことで、絶縁膜ＩＦ２を除去し、さらにエッチバックを行うことで、絶縁膜ＩＦ３の上面をフィンＦＡの上面より低い位置まで後退させる。これにより、絶縁膜ＩＦ３から成る素子分離領域ＥＩを形成する。すなわち、ここで形成する素子分離領域ＥＩは、その上面上に、フィンＦＡの上端を含む一部を露出している。
次に、図１３に示すように、酸化処理を行うことで、素子分離領域ＥＩ上において露出するフィンＦＡの側面に酸化シリコン膜である絶縁膜ＩＦ４を形成する。ここでは、フィンＦＡの側面に形成された当該酸化シリコン膜は、フィンＦＡの上面に接する絶縁膜ＩＦ１と一体化するため、当該酸化シリコン膜と絶縁膜ＩＦ１とをまとめて絶縁膜ＩＦ４と呼ぶ。
次に、図１４に示すように、半導体基板ＳＢ上に強誘電体膜および金属膜ＭＦ３を順に積層する。当該強誘電体膜は、例えばＣＶＤ法などにより形成でき、金属膜ＭＦ３は、例えばスパッタリング法により形成できる。当該強誘電体膜は、フィンＦＡの直上の強誘電体膜ＦＥと一体化するため、当該強誘電体膜とフィンＦＡの直上の強誘電体膜ＦＥとをまとめて強誘電体膜ＦＥ１と呼ぶ。強誘電体膜ＦＥ１および金属膜ＭＦ３から成る積層膜は、隣り合うフィンＦＡ同士の間を完全には埋め込んでいない。強誘電体膜ＦＥ１および金属膜ＭＦ３のそれぞれは、例えば、強誘電体膜ＦＥおよび金属膜ＭＦと同じ材料から成る。
次に、図１５に示すように、強誘電体膜ＦＥ１および金属膜ＭＦ３から成る積層膜をエッチバックすることで、隣り合うフィンＦＡ同士の間の素子分離領域ＥＩの上面を露出させる。つまり、各フィンＦＡの表面を覆う強誘電体膜ＦＥ１同士を分離させる。
次に、図１６に示すように、金属膜ＭＦ４およびポリシリコン膜ＳＦを順に積層する。これにより、隣り合うフィンＦＡ同士の間は、絶縁膜ＩＦ４、強誘電体膜ＦＥ１、金属膜ＭＦ４およびポリシリコン膜ＳＦにより埋め込まれる。つまり、ポリシリコン膜ＳＦはフィンＦＡの上面および側面を覆うように形成される。ここでは、金属膜ＭＦ４を形成する前に、金属膜ＭＦ、ＭＦ３を除去してもよい。図１０では、金属膜ＭＦ、ＭＦ３を残した場合であって、それらの金属膜が、金属膜ＭＦ４と一体化している様子を示している。
次に、図１０に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＳＦ、金属膜ＭＦ４、強誘電体膜ＦＥ１および絶縁膜ＩＦ４から成る積層膜をパターニングする。これにより、Ｙ方向に延在する当該積層膜のパターンを形成し、当該パターンから素子分離領域ＥＩの上面を露出させる。これにより、ポリシリコン膜ＳＦから成る制御ゲート電極ＣＧを形成する。
続いて、図示は省略するが、当該パターンから露出し、平面視で制御ゲート電極ＣＧをＸ方向において挟むフィンＦＡにｎ型不純物を導入することで、ソース領域およびドレイン領域を形成する。これにより、制御ゲート電極ＣＧ、金属膜ＭＦ４、強誘電体膜ＦＥ１、ソース領域およびドレイン領域を備えた強誘電体メモリのメモリセルを形成する。なお、ソース領域およびドレイン領域は、当該パターンから露出するフィンＦＡの表面上に、エピタキシャル成長法によりエピタキシャル層を形成し、当該エピタキシャル層内にｎ型不純物を導入することで形成してもよい。
上記のように、ＦＩＮＦＥＴである強誘電体メモリのメモリセルにおいても、素子分離領域ＥＩ上に強誘電体膜ＦＥ１を形成しないことで、上述した本実施の形態の効果を得られる。
＜変形例２＞
本実施の形態は、シリコン基板（Ｓ）上に絶縁膜（Ｉ）、下部金属膜（Ｍ）、強誘電体膜（Ｆ）および上部金属膜（Ｍ）を順に積層したＭＦＭＩＳ構造の強誘電体メモリにも適用可能である。図１７および図１８は、本変形例の半導体装置である強誘電体メモリのメモリセルの断面図である。図１７は、図４と同様にメモリセルのゲート幅方向に沿う断面図である。図１８は、図５と同様にメモリセルのゲート長方向に沿う断面図である。
図１７および、図１８に示すように、半導体基板ＳＢの上面には複数の溝が形成されており、それらの溝内には、素子分離領域ＥＩが形成されている。隣り合う素子分離領域ＥＩ同士の間、つまり活性領域の半導体基板ＳＢの上面上には、絶縁膜ＩＦ１、金属膜ＭＦ１、強誘電体膜ＦＥ、金属膜ＭＦ２および制御ゲート電極ＣＧが形成されている。ここで、絶縁膜ＩＦ１、金属膜ＭＦ１および強誘電体膜ＦＥは、隣り合う素子分離領域ＥＩ同士の間のみに形成されており、金属膜ＭＦ２および制御ゲート電極ＣＧは、強誘電体膜ＦＥ上および素子分離領域ＥＩ上においてＸ方向に延在している。その他、ソース領域ＳＲおよびドレイン領域ＤＲの構造は、図２～図５を用いて説明したメモリセルと同様である。強誘電体メモリのメモリセルは、金属膜ＭＦ１、強誘電体膜ＦＥ、金属膜ＭＦ２、制御ゲート電極ＣＧ、ソース領域ＳＲおよびドレイン領域ＤＲにより構成されている。
次に、本変形例の半導体装置の製造方法について図１９および図２０を用いて説明する。図１９および図２０は、図１７に対応する箇所における断面図、つまり、形成するメモリセルのゲート幅方向に沿う断面図である。
まず、図１９に示すように、半導体基板ＳＢを用意する。続いて、図示はしないが、イオン注入法を用いて半導体基板ＳＢの上面に不純物を導入することにより、半導体基板ＳＢの上面から半導体基板ＳＢの途中深さに亘ってｐ型半導体領域であるｐ型ウェルを形成する。ｐ型ウェルは、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。続いて、半導体基板ＳＢ上に、絶縁膜ＩＦ１、金属膜ＭＦ１、強誘電体膜ＦＥおよび絶縁膜ＩＦ２を形成する。金属膜ＭＦ１は、例えばＴｉＮ（窒化チタン）膜であり、例えばＣＶＤ法またはスパッタリング法を用いて形成できる。
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、絶縁膜ＩＦ１、金属膜ＭＦ１、強誘電体膜ＦＥ、および絶縁膜ＩＦ２から成る積層膜の上面から、半導体基板ＳＢの途中深さに亘って複数の溝（分離溝）Ｄ１を形成する。
次に、図２０に示すように、複数の溝Ｄ１のそれぞれを埋め込む絶縁膜を形成する。その後、複数の溝Ｄ１のそれぞれの外の当該絶縁膜を除去する。つまり、例えばＣＭＰ法による研磨処理を行うことで、当該絶縁膜から絶縁膜ＩＦ２の上面を露出させる。続いて、エッチバックを行うことで、絶縁膜ＩＦ２を除去して強誘電体膜ＦＥの上面を露出させ、かつ、絶縁膜ＩＦ３の上面を後退させる。これにより、各溝Ｄ１内に残された上記絶縁膜から成る素子分離領域ＥＩを形成する。
次に、図１７および図１８に示すように、半導体基板ＳＢ上（素子分離領域ＥＩ上および金属膜ＭＦ上）に、金属膜ＭＦ２およびポリシリコン膜を順に形成する。金属膜ＭＦ２は、例えばＴｉＮ（窒化チタン）膜であり、例えばＣＶＤ法またはスパッタリング法を用いて形成できる。ポリシリコン膜は、素子分離領域ＥＩおよび金属膜ＭＦ２のそれぞれの上面を覆って形成される。
次に、金属膜ＭＦ２およびポリシリコン膜をパターニングして制御ゲート電極ＣＧを形成し、続いて、活性領域の半導体基板ＳＢの上面にソース領域ＳＲおよびドレイン領域ＤＲを形成することで、強誘電体メモリのメモリセルを形成する。当該パターニングにより、金属膜ＭＦ２および制御ゲート電極ＣＧから成る積層膜はＹ方向に延在するパターンとして形成される。当該積層膜は、Ｙ方向において並ぶ素子分離領域ＥＩと、それらの素子分離領域ＥＩの間の活性領域の半導体基板ＳＢのそれぞれの上に亘って延在している。
これにより、強誘電体膜ＦＥ、金属膜ＭＦ１、制御ゲート電極ＣＧ、金属膜ＭＦ２、ソース領域ＳＲおよびドレイン領域ＤＲを含むＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）から成る強誘電体メモリのメモリセルが形成される。その後、図示しないが、強誘電体メモリを覆う層間絶縁膜と、層間絶縁膜を貫通するプラグと、プラグ上の配線とを形成することで、本変形例の半導体装置が略完成する。
本変形例のように、ＭＦＭＩＳ構造の強誘電体メモリのメモリセルにおいても、素子分離領域ＥＩ上に強誘電体膜ＦＥ１を形成しないことで、上述した本実施の形態の効果を得られる。
また、ＭＦＭＩＳ構造の強誘電体メモリでは、制御ゲート電極ＣＧを作成する際、非特許文献１で述べられている様に、上部の金属膜ＭＦ２および強誘電体膜ＦＥを、下部の金属膜ＭＦ１および絶縁膜ＩＦ１と比較して細く作成することで、さらに容量カップリングを改善できる。
また、ＭＦＩＳ構造ではなくＭＦＭＩＳ構造の強誘電体メモリを採用することで、絶縁膜ＩＦ１に掛かる電界を均一化することができる。
（実施の形態２）
以下では、図２１～図２４を用いて、活性領域上および素子分離領域上に強誘電体膜を形成した後、研磨法により素子分離領域上の強誘電体膜を除去する場合について説明する。図２１～図２４は、本実施の形態の半導体装置の製造工程中の断面図である。図２１～図２４は、形成するメモリセルのゲート幅方向に沿う断面である。
本実施の形態の半導体装置の製造工程では、まず、図２１に示すように、半導体基板ＳＢを用意した後、半導体基板ＳＢの上面に複数の溝Ｄ１を形成し、それらの溝Ｄ１内に素子分離領域ＥＩを形成する。素子分離領域ＥＩは、周知の方法により形成できる。
すなわち、例えば、半導体基板ＳＢの上面上に順に成膜した酸化シリコン膜および窒化シリコン膜から成る積層膜を形成した後、当該積層膜をフォトリソグラフィ技術およびドライエッチング法を用いてパターニングする。次に、当該積層膜から露出する半導体基板ＳＢの上面をドライエッチングにより掘り下げることで、複数の溝Ｄ１を形成した後、溝Ｄ１内に酸化シリコン膜を埋め込む。続いて、当該酸化シリコン膜の上面をＣＭＰ法などにより研磨して当該窒化シリコン膜の上面を露出させた後、ウェットエッチング法により当該酸化シリコン膜の上面を選択的に下方に後退させる。ここで、後退させた当該酸化シリコン膜の上面の高さは、当該窒化シリコン膜の下面よりも高くする。これにより、当該酸化シリコン膜から成る素子分離領域ＥＩを形成する。その後、当該窒化シリコン膜と、その下の酸化シリコン膜とを除去することで、活性領域の半導体基板ＳＢの上面を露出させる。
図２１に示すように、素子分離領域ＥＩの上面の高さは、活性領域の半導体基板ＳＢの上面の高さよりも高い。ここでは、素子分離領域ＥＩの上面と、活性領域の半導体基板ＳＢの上面との高さの差が一定以上の大きさを有している必要がある。具体的には、当該高さの差は、図２２を用いて後述する工程で形成する強誘電体膜ＦＥと金属膜ＭＦとの合計の膜厚より大きい必要がある。
次に、図２２に示すように、活性領域の半導体基板ＳＢの上面を酸化することで絶縁膜ＩＦ１を形成する。続いて、半導体基板ＳＢ上、つまり絶縁膜ＩＦ１および素子分離領域ＥＩのそれぞれの上に、順に強誘電体膜ＦＥと金属膜ＭＦとを成膜する。このとき、活性領域の金属膜ＭＦ、つまり、素子分離領域ＥＩから露出する半導体基板ＳＢの上面の直上の金属膜ＭＦの上面の高さは、素子分離領域ＥＩの最上面の高さよりも低い。
次に、図２３に示すように、例えばＣＭＰ法などにより研磨を行うことで、強誘電体膜ＦＥと金属膜ＭＦとのそれぞれの一部を除去し、これにより素子分離領域ＥＩの上面を露出させる。つまり、素子分離領域ＥＩ上の強誘電体膜ＦＥおよび金属膜ＭＦを除去する。ただし、隣り合う素子分離領域ＥＩ同士の間の活性領域の半導体基板ＳＢ上には、強誘電体膜ＦＥおよび金属膜ＭＦから成る積層膜が残る。
次に、図２４に示すように、半導体基板ＳＢ上、つまり当該積層膜および素子分離領域ＥＩのそれぞれの上に、ポリシリコン膜を形成する。続いて、当該ポリシリコン膜をパターニングすることで制御ゲート電極ＣＧを形成する。
その後、図示は省略するが、平面視で制御ゲート電極ＣＧを挟むように、活性領域の半導体基板ＳＢの上面にソース領域およびドレイン領域を形成することで、メモリセルを形成できる。
本実施の形態では、素子分離領域ＥＩ上の強誘電体膜ＦＥおよび金属膜ＭＦを研磨法により除去し、活性領域にのみ強誘電体膜ＦＥおよび金属膜ＭＦを残している。これにより、素子分離領域ＥＩ上の強誘電体膜ＦＥと活性領域上の強誘電体膜ＦＥとで分極状態が異なる状況が生じることを防げる。したがって、メモリセルの保持特性の低下、並びに、誤書き込みおよび誤消去の増大を防げる。その結果、半導体装置の性能を向上できる。
また、本実施の形態では、素子分離領域ＥＩを形成した後に強誘電体膜ＦＥを形成している。このため、強誘電体膜ＦＥが素子分離領域ＥＩを形成する際に行う熱処理の影響を受けることを防げる。
また、本実施の形態では、研磨工程により強誘電体膜ＦＥおよび金属膜ＭＦのそれぞれを部分的に除去しているため、図３３に示す比較例のメモリセルを製造する場合に比べ、フォトリソグラフィ用のマスクを追加で用意する必要がない。よって、半導体装置の製造工程の煩雑化および製造コストの増大を防げる。
また、素子分離領域ＥＩと強誘電体膜ＦＥとの境界はセルフアラインで決まるため、フォトリソグラフィにおける露光のずれなどを考慮する必要がない。
（実施の形態３）
以下では、図２５～図２８を用いて、活性領域上および素子分離領域上に強誘電体膜を形成した後、強誘電体膜をパターニングすることにより素子分離領域上の強誘電体膜を除去する場合について説明する。図２５～図２８は、本実施の形態の半導体装置の製造工程中の断面図である。図２５～図２８は、形成するメモリセルのゲート幅方向に沿う断面である。
本実施の形態の半導体装置の製造工程では、まず、図２５に示すように、半導体基板ＳＢを用意した後、半導体基板ＳＢの上面に複数の溝Ｄ１を形成し、それらの溝Ｄ１内に素子分離領域ＥＩを形成する。素子分離領域ＥＩは、周知の方法により形成できる。
次に、図２６に示すように、活性領域の半導体基板ＳＢの上面を酸化することで絶縁膜ＩＦ１を形成する。続いて、半導体基板ＳＢ上、つまり絶縁膜ＩＦ１および素子分離領域ＥＩのそれぞれの上に、順に強誘電体膜ＦＥと金属膜ＭＦとを成膜する。
続いて、フォトリソグラフィ技術を用いて、金属膜ＭＦ上にレジストパターンＲＰを形成する。レジストパターンＲＰは、フォトレジスト膜から成り、活性領域の半導体基板ＳＢの上面を覆い、平面視で活性領域に隣接する素子分離領域ＥＩの上面を除き、素子分離領域ＥＩの上面を露出するパターンである。ここでは、レジストパターンＲＰは、活性領域のうち、後に制御ゲート電極ＣＧを形成する領域のみでなく、後にソース領域およびドレイン領域を形成する領域も覆っている。すなわち、レジストパターンＲＰは、Ｙ方向で隣り合う素子分離領域ＥＩ同士の間に亘って活性領域の半導体基板ＳＢの上面を連続的に覆っており、活性領域近傍以外の素子分離領域ＥＩの上面を露出している。
次に、図２７に示すように、レジストパターンＲＰをマスク（エッチング防止マスク）として用いてドライエッチングを行うことで、金属膜ＭＦおよび強誘電体膜ＦＥをパターニングし、その後レジストパターンＲＰを除去する。このパターニングにより、素子分離領域ＥＩの上面は金属膜ＭＦおよび強誘電体膜ＦＥから露出する。
次に、図２８に示すように、半導体基板ＳＢ上、つまり金属膜ＭＦおよび素子分離領域ＥＩのそれぞれの上に、ポリシリコン膜を形成する。続いて、当該ポリシリコン膜をパターニングすることで制御ゲート電極ＣＧを形成する。このパターニング工程では、当該ポリシリコン膜をパターニングした後、金属膜ＭＦおよび強誘電体膜ＦＥをパターニングし、これにより、平面視で制御ゲート電極ＣＧを挟む活性領域の半導体基板ＳＢの上面を露出させる。
その後、図示は省略するが、平面視で制御ゲート電極ＣＧを挟むように、活性領域の半導体基板ＳＢの上面にソース領域およびドレイン領域を形成することで、メモリセルを形成できる。
本実施の形態では、素子分離領域ＥＩ上の強誘電体膜ＦＥおよび金属膜ＭＦをレジストパターンＲＰを用いたエッチングにより除去し、活性領域にのみ強誘電体膜ＦＥおよび金属膜ＭＦを残している。これにより、素子分離領域ＥＩ上の強誘電体膜ＦＥと活性領域上の強誘電体膜ＦＥとで分極状態が異なる状況が生じることを防げる。したがって、メモリセルの保持特性の低下、並びに、誤書き込みおよび誤消去の増大を防げる。その結果、半導体装置の性能を向上できる。
また、本実施の形態では、素子分離領域ＥＩを形成した後に強誘電体膜ＦＥを形成している。このため、強誘電体膜ＦＥが素子分離領域ＥＩを形成する際に行う熱処理の影響を受けることを防げる。
また、本実施の形態では、フォトリソグラフィ技術およびエッチング法を用いて素子分離領域ＥＩ上の強誘電体膜ＦＥおよび金属膜ＭＦを除去しており、一般的に用いられている技術のみで所望の形状の強誘電体膜ＦＥおよび金属膜ＭＦを得ることができる。このように、一般的な技術によりパターニングを行うため、ＣＰＵ回路などに形成される低耐圧トランジスタ、および、Ｉ／Ｏ回路に形成される高耐圧トランジスタなどの形成が容易である。
＜変形例＞
本実施の形態をＭＦＭＩＳ構造の強誘電体メモリに適用しようとする場合には、次のような工程を行うことが考えられる。つまり、図２５を用いて説明したように素子分離領域ＥＩを形成した後、比較例として図３６に示すように、素子分離領域ＥＩおよび半導体基板ＳＢの上に順に成膜した金属膜ＭＦ１、強誘電体膜ＦＥおよび金属膜ＭＦ２から成る積層膜を形成する。続いて、当該積層膜をパターニングして素子分離領域ＥＩ上の当該積層膜を除去した後、当該積層膜上および素子分離領域ＥＩ上に制御ゲート電極ＣＧを形成する。このような場合、制御ゲート電極ＣＧの一部が、当該積層膜の側面において金属膜ＭＦ１に接触し、金属膜ＭＦ１、ＭＦ２が互いに短絡する。その結果、強誘電体メモリのメモリセルは、所望の特性を得られなくなる。したがって、ＭＦＭＩＳ構造の強誘電体メモリにおいては、金属膜ＭＦ１、ＭＦ２が互いに短絡しないように工夫する必要がある。
そこで、本変形例では、図２１～図２４を用いて説明した製造方法と、図２５～図２８を用いて説明した製造方法とを組み合わせることで、上記短絡を防ぎ、かつ、素子分離領域ＥＩ上に強誘電体膜ＦＥを形成しないことによる半導体装置の性能向上効果を得ることについて説明する。
以下では、図２９～図３２を用いて、ＭＦＭＩＳ構造の強誘電体メモリを形成する際、素子分離領域上の強誘電体膜を除去する場合について説明する。図２９～図３２は、本変形例の半導体装置の製造工程中の断面図である。図２９～図３２は、形成するメモリセルのゲート幅方向に沿う断面である。
本変形例の半導体装置の製造工程では、まず、図２１を用いて説明した工程と同様の工程を行うことで、活性領域の半導体基板ＳＢの上面よりも高い位置に上面が位置する素子分離領域ＥＩを形成する。素子分離領域ＥＩの上面と、活性領域の半導体基板ＳＢの上面との高さの差は、図２９を用いて後述する工程で形成する金属膜ＭＦ１の膜厚より大きい必要がある。
次に、図２９に示すように、活性領域の半導体基板ＳＢの上面を酸化することで絶縁膜ＩＦ１を形成する。続いて、半導体基板ＳＢ上、つまり絶縁膜ＩＦ１および素子分離領域ＥＩのそれぞれの上に、金属膜ＭＦ１を成膜する。このとき、活性領域の金属膜ＭＦ１の上面の高さは、素子分離領域ＥＩの最上面の高さよりも低い。
次に、図３０に示すように、例えばＣＭＰ法などにより研磨を行うことで、金属膜ＭＦ１の一部を除去し、これにより素子分離領域ＥＩの上面を露出させる。つまり、素子分離領域ＥＩ上の金属膜ＭＦ１を除去する。ただし、隣り合う素子分離領域ＥＩ同士の間の活性領域の半導体基板ＳＢ上には金属膜ＭＦ１が残る。
次に、図３１に示すように、半導体基板ＳＢ上、つまり金属膜ＭＦ１および素子分離領域ＥＩのそれぞれの上に、強誘電体膜ＦＥおよび金属膜ＭＦ２を順に形成する。
続いて、フォトリソグラフィ技術を用いて、金属膜ＭＦ２上にレジストパターンＲＰを形成する。レジストパターンＲＰは、フォトレジスト膜から成り、活性領域の半導体基板ＳＢの上面を覆い、平面視で活性領域に隣接する素子分離領域ＥＩの上面を除き、素子分離領域ＥＩの上面を露出するパターンである。ここでは、レジストパターンＲＰは、活性領域のうち、後に制御ゲート電極ＣＧを形成する領域のみでなく、後にソース領域およびドレイン領域を形成する領域も覆っている。すなわち、レジストパターンＲＰは、Ｙ方向で隣り合う素子分離領域ＥＩ同士の間に亘って活性領域の半導体基板ＳＢの上面および金属膜ＭＦ１の上面を連続的に覆っており、活性領域近傍以外の素子分離領域ＥＩの上面を露出している。レジストパターンＲＰのＹ方向における両端のそれぞれは、金属膜ＭＦ１のＹ方向における両端のそれぞれより外側で終端している。
次に、図３２に示すように、レジストパターンＲＰをマスク（エッチング防止マスク）として用いてドライエッチングを行うことで、金属膜ＭＦ２および強誘電体膜ＦＥをパターニングし、その後レジストパターンＲＰを除去する。このパターニングにより、素子分離領域ＥＩの上面は金属膜ＭＦ２および強誘電体膜ＦＥから露出する。このとき、金属膜ＭＦ２および強誘電体膜ＦＥのそれぞれのＹ方向における両端のそれぞれは、金属膜ＭＦ１のＹ方向における両端のそれぞれより外側で終端している。つまり、強誘電体膜ＦＥは、金属膜ＭＦ１のＹ方向における一方の端部から他方の端部に亘って、金属膜ＭＦ１を覆っている。このため、金属膜ＭＦ１は、後述する制御ゲート電極ＣＧに対して絶縁される。
続いて、半導体基板ＳＢ上、つまり金属膜ＭＦ２および素子分離領域ＥＩのそれぞれの上に、ポリシリコン膜を形成する。続いて、当該ポリシリコン膜をパターニングすることで制御ゲート電極ＣＧを形成する。このパターニング工程では、当該ポリシリコン膜をパターニングした後、金属膜ＭＦ２、強誘電体膜ＦＥおよび金属膜ＭＦ１をパターニングし、これにより、平面視で制御ゲート電極ＣＧを挟む活性領域の半導体基板ＳＢの上面を露出させる。
その後、図示は省略するが、平面視で制御ゲート電極ＣＧを挟むように、活性領域の半導体基板ＳＢの上面にソース領域およびドレイン領域を形成することで、メモリセルを形成できる。
本変形例では、素子分離領域ＥＩ上の金属膜ＭＦ１を研磨法で除去し、素子分離領域ＥＩ上の強誘電体膜ＦＥおよび金属膜ＭＦ２をレジストパターンＲＰを用いたエッチングにより除去している。ここでは、素子分離領域ＥＩ上の金属膜ＭＦ１を研磨法で除去しているため、その後形成する強誘電体膜ＦＥおよび金属膜ＭＦ２から成る積層パターンから金属膜ＭＦ１は露出していない。したがって、制御ゲート電極ＣＧを介した金属膜ＭＦ１と金属膜ＭＦ２との短絡を防げる。以上により、活性領域にのみ強誘電体膜ＦＥおよび金属膜ＭＦを残すことができる。これにより、素子分離領域ＥＩ上の強誘電体膜ＦＥと活性領域上の強誘電体膜ＦＥとで分極状態が異なる状況が生じることを防げる。したがって、メモリセルの保持特性の低下、並びに、誤書き込みおよび誤消去の増大を防げる。その結果、半導体装置の性能を向上できる。
また、ＭＦＭＩＳ構造の強誘電体メモリでは、制御ゲート電極ＣＧを作成する際、非特許文献１で述べられている様に、上部の金属膜ＭＦ２および強誘電体膜ＦＥを、下部の金属膜ＭＦ１および絶縁膜ＩＦ１と比較して細く作成することで、さらに容量カップリングを改善できる。
また、ＭＦＩＳ構造ではなくＭＦＭＩＳ構造の強誘電体メモリを採用することで、絶縁膜ＩＦ１に掛かる電界を均一化することができる。
また、本実施の形態では、素子分離領域ＥＩを形成した後に強誘電体膜ＦＥを形成している。このため、強誘電体膜ＦＥが素子分離領域ＥＩを形成する際に行う熱処理の影響を受けることを防げる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１～３では、ｎ型トランジスタから成るメモリセルについて説明したが、当該トランジスタをｐ型トランジスタとして形成してもよい。その場合は、トランジスタを構成するウェルおよびソース・ドレイン領域などの導電型を逆にすればよい。
ＣＧ 制御ゲート電極
Ｄ１ 溝
ＥＩ 素子分離領域
ＦＥ、ＦＥ１ 強誘電体膜
ＩＦ１～ＩＦ４ 絶縁膜
ＭＦ、ＭＦ１～ＭＦ４ 金属膜
ＲＰ レジストパターン
ＳＢ 半導体基板

Claims (13)

  1. 半導体基板と、
    前記半導体基板の上面に形成された複数の溝内に埋め込まれた素子分離領域と、
    前記素子分離領域から露出する前記半導体基板の前記上面上に形成された絶縁膜と、
    前記絶縁膜上に形成された強誘電体膜と、
    前記強誘電体膜上に形成された第１金属膜と、
    前記素子分離領域上および前記第１金属膜上に形成されたゲート電極と、
    平面視で前記ゲート電極を挟むように前記半導体基板の前記上面に形成されたソース領域およびドレイン領域と、
    を有し、
    前記ゲート電極の直下において、前記素子分離領域の上面は、前記強誘電体膜から露出している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記強誘電体膜は、互いに隣り合う素子分離領域同士の間に形成されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記強誘電体膜の端部は、前記素子分離領域の側面に接している、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記絶縁膜と前記強誘電体膜との間には、第２金属膜が形成されている、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記半導体基板は、隣り合う前記素子分離領域同士の間において前記素子分離領域の前記上面上に突出する突出部を有し、
    前記絶縁膜、前記強誘電体膜、前記第１金属膜および前記ゲート電極は、前記突出部の側面および上面を覆っている、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記素子分離領域から露出する前記半導体基板の前記上面の直上の前記強誘電体膜の上面の高さは、前記素子分離領域の最上面の高さよりも低い、半導体装置。
  7. （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板上に、第１絶縁膜および第１強誘電体膜を順に形成する工程、
    （ｃ）前記第１強誘電体膜上に第１金属膜を形成する工程、
    （ｄ）前記第１絶縁膜および前記第１強誘電体膜をパターニングし、これにより露出した前記半導体基板の上面に複数の溝を形成する工程、
    （ｅ）前記複数の溝のそれぞれの内側に、素子分離領域を埋め込む工程、
    （ｆ）前記（ｃ）工程および前記（ｅ）工程の後、前記第１金属膜上にゲート電極を形成する工程、
    （ｇ）平面視で前記ゲート電極を挟むように、前記半導体基板の前記上面にソース領域およびドレイン領域を形成する工程、
    を有する、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記半導体基板上に、前記第１絶縁膜、第２金属膜および前記第１強誘電体膜を順に形成し、
    前記（ｄ）工程では、前記第１絶縁膜、前記第２金属膜および前記第１強誘電体膜をパターニングし、これにより露出した前記半導体基板の前記上面に前記複数の溝を形成する、半導体装置の製造方法。
  9. 請求項７記載の半導体装置の製造方法において、
    （ｈ）前記（ｅ）工程の後、前記複数の溝同士の間において前記素子分離領域よりも上方に突出する前記半導体基板の一部である突出部の側面を覆う第２絶縁膜を形成する工程、
    （ｉ）前記（ｈ）工程の後、前記半導体基板上に、第２強誘電体膜および第３金属膜を順に形成する工程、
    （ｊ）前記（ｉ）工程の後、前記第２強誘電体膜および前記第３金属膜をエッチバックすることで、前記素子分離領域の上面を露出させる工程、
    （ｋ）前記（ｊ）工程の後、前記（ｆ）工程の前に、前記半導体基板上に第４金属膜を形成する工程、
    をさらに有し、
    前記（ｂ）工程の後、前記（ｄ）工程の前に前記（ｃ）工程を行い、
    前記（ｄ）工程では、前記複数の溝同士の間において上方に突出する前記突出部を形成し、
    前記（ｅ）工程では、前記突出部の上端を含む一部を前記上面上に露出する前記素子分離領域を形成し、
    前記（ｆ）工程では、前記第１金属膜上および前記第４金属膜上に、前記ゲート電極を形成することで、前記突出部の上面および側面を前記ゲート電極により覆う、半導体装置の製造方法。
  10. （ａ）半導体基板を用意する工程、
    （ｂ）前記半導体基板の上面に複数の溝を形成し、前記複数の溝内に素子分離領域を形成する工程、
    （ｃ）前記半導体基板上に、絶縁膜、強誘電体膜および第１金属膜を順に形成する工程、
    （ｄ）前記素子分離領域の直上の前記強誘電体膜および前記第１金属膜を除去する工程、
    （ｅ）前記（ｄ）工程の後、前記第１金属膜上にゲート電極を形成する工程、
    （ｆ）平面視で前記ゲート電極を挟むように、前記半導体基板の前記上面にソース領域およびドレイン領域を形成する工程、
    を有する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記素子分離領域から露出する前記半導体基板の前記上面よりも最上面の高さが高い前記素子分離領域を形成し、
    前記（ｄ）工程では、研磨法により、前記素子分離領域の直上の前記強誘電体膜および前記第１金属膜を除去する、半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記（ｄ）工程では、レジストパターンをマスクとしてエッチングを行うことで、前記素子分離領域の直上の前記強誘電体膜および前記第１金属膜を除去する、半導体装置の製造方法。
  13. 請求項１０記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記半導体基板上に、前記絶縁膜および第２金属膜を順に形成する工程、
    （ｃ２）研磨法により、前記素子分離領域の直上の前記第２金属膜を除去する工程、
    （ｃ３）前記（ｃ２）工程の後、前記半導体基板上に前記強誘電体膜および前記第１金属膜を順に形成する工程、
    を有し、
    前記（ｂ）工程では、前記素子分離領域から露出する前記半導体基板の前記上面よりも最上面の高さが高い前記素子分離領域を形成し、
    前記（ｄ）工程では、レジストパターンをマスクとしてエッチングを行うことで、前記素子分離領域の直上の前記強誘電体膜および前記第１金属膜を除去し、
    前記ゲート電極は、前記半導体基板の前記上面に沿う第１方向において延在し、
    前記第１方向において、前記強誘電体膜の両端のそれぞれは、前記第２金属膜の両端のそれぞれよりも外側で終端している、半導体装置の製造方法。
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