CN113169175A - 具有鳍式场效应晶体管结构和hkmg存储器和逻辑栅的分裂栅非易失性存储器单元及其制备方法 - Google Patents

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Abstract

本发明公开了一种存储器设备，该存储器设备具有多个向上延伸的半导体衬底鳍、形成在第一鳍上的存储器单元以及形成在第二鳍上的逻辑器件。存储器单元包括：位于第一鳍中的源极区和漏极区，其间具有沟道区；多晶硅浮栅，该多晶硅浮栅沿包括第一鳍的侧表面和顶表面的沟道区的第一部分延伸；金属选择栅，该金属选择栅沿包括第一鳍的侧表面和顶表面的沟道区的第二部分延伸；多晶硅控制栅，该多晶硅控制栅沿浮栅延伸；和多晶硅擦除栅，该多晶硅擦除栅沿源极区延伸。逻辑器件包括：位于第二鳍中的源极区和漏极区，其间具有第二沟道区；和金属逻辑栅，该金属逻辑栅沿包括第二鳍的侧表面和顶表面的第二沟道区延伸。

Description

具有鳍式场效应晶体管结构和HKMG存储器和逻辑栅的分裂栅 非易失性存储器单元及其制备方法
优先权声明
本专利申请要求于2018年12月3日提交的名称为“具有鳍式场效应晶体管结构和HKMG存储器和逻辑栅的分裂栅非易失性存储器单元及其制备方法(Split Gate Non-volatile Memory Cells With FINFET Structure And HKMG Memory And Logic Gates,And Method Of Making Same)”的美国专利申请号16/208,150的优先权。
技术领域
本发明涉及非易失性闪存存储器单元阵列。
背景技术
分裂栅非易失性存储器设备在本领域中是熟知的。例如，美国专利7,927,994公开了分裂栅非易失性存储器单元。图1示出形成在半导体衬底12上的此类分裂栅存储器单元的示例。源极区16和漏极区14以扩散区的形式形成在衬底12中，并且在两者之间限定沟道区18。存储器单元包括四个导电栅：浮栅22，该浮栅设置在沟道区18的第一部分和源极区16的部分的上方并与沟道区的第一部分和源极区的部分绝缘；控制栅26，该控制栅设置在浮栅22上方并与浮栅绝缘；擦除栅24，该擦除栅设置在源极区16上方并与源极区绝缘；以及选择栅20，该选择栅设置在沟道区18的第二部分上方并与沟道区的第二部分绝缘。导电触点10可以形成为电连接到漏极区14。由于沟道区沿半导体衬底的平坦表面形成，因此随着器件几何形状变小，沟道区的总面积(例如，宽度)也变小。这减少了源极区与漏极区之间的电流流动，从而需要特别是更敏感的感测放大器来检测存储器单元的状态。
因为缩小光刻尺寸从而减少沟道宽度的问题会影响所有半导体器件，所以已经提出了鳍式场效应晶体管型的结构。在鳍式场效应晶体管型的结构中，半导体材料的鳍形构件将源极区连接到漏极区。鳍形构件包括两个侧表面，该侧表面终止在顶表面。然后，从源极区到漏极区的电流可沿两个侧表面和顶表面流动。因此，沟道区的宽度增加，从而增加了电流。然而，通过将沟道区“折叠”成两个侧表面和顶表面增加沟道区的宽度而不牺牲更多的半导体衬底面，从而减少沟道区的“覆盖区”。已经公开了使用此类鳍式场效应晶体管的非易失性存储器单元，其中浮栅邻近鳍形构件的侧表面中的一个侧表面设置。现有技术的鳍式场效应晶体管非易失性存储器结构的一些示例(尽管栅极的数量和配置不同于图1中的上述平面示例)包括美国专利号7423310、7410913和8461640以及美国专利公开案2017/0345840。还提出了在鳍形构件上形成逻辑器件。参见例如美国专利公开案2017/0125429和待审美国专利申请15/933,124。
然而，这些现有技术的鳍式场效应晶体管结构已经公开了在堆叠栅极配置中使用浮栅，或使用俘获材料，或使用富硅氧化物(SRO)或使用纳米晶体硅来存储电荷，或其他更复杂的存储器单元配置，这可能增加制备设备的成本。
发明内容
上述问题和需求通过一种存储器设备来解决，该存储器设备包括：半导体衬底，该半导体衬底具有上表面，该上表面具有多个向上延伸的鳍，其中鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；形成在多个鳍中的第一鳍上的存储器单元；以及形成在多个鳍中的第二鳍上的逻辑器件。该存储器单元包括：第一源极区和第一漏极区，该第一源极区和第一漏极区在第一鳍中间隔开，其中第一鳍的第一沟道区沿第一鳍的顶表面和相对的侧表面在第一源极区和第一漏极区之间延伸；多晶硅材料的浮栅，该多晶硅材料的浮栅沿第一沟道区的第一部分延伸，其中浮栅沿第一鳍的第一侧表面和第二侧表面以及顶表面延伸并与第一鳍的第一侧表面和第二侧表面以及顶表面绝缘；金属材料的选择栅，该金属材料的选择栅沿第一沟道区的第二部分延伸，其中选择栅沿第一鳍的第一侧表面和第二侧表面以及顶表面延伸并与第一鳍的第一侧表面和第二侧表面以及顶表面绝缘；多晶硅材料的控制栅，该多晶硅材料的控制栅沿浮栅延伸并与浮栅绝缘；和多晶硅材料的擦除栅，该多晶硅材料的擦除栅沿第一源极区延伸并与第一源极区绝缘。逻辑器件包括：第二源极区和第二漏极区，该第二源极区和第二漏极区在第二鳍中间隔开，其中第二鳍的第二沟道区沿第二鳍的顶表面和相对的侧表面在第二源极区和第二漏极区之间延伸；和金属材料的第一逻辑栅，该金属材料的第一逻辑栅沿第二沟道区延伸，其中第一逻辑栅沿第二鳍的第一侧表面和第二侧表面以及顶表面延伸并与第二鳍的第一侧表面和第二侧表面以及顶表面绝缘。
一种形成存储器设备的方法包括：在半导体衬底的上表面中形成多个向上延伸的鳍，其中该鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；在多个鳍中的第一鳍上形成存储器单元；以及在多个鳍中的第二鳍上形成逻辑器件。通过以下方式形成存储器单元：形成第一源极区和第一漏极区，该第一源极区和第一漏极区在第一鳍中间隔开，其中第一鳍的第一沟道区沿第一鳍的顶表面和相对的侧表面在第一源极区和第一漏极区之间延伸；形成多晶硅材料的浮栅，该多晶硅材料的浮栅沿第一沟道区的第一部分延伸，其中浮栅沿第一鳍的第一侧表面和第二侧表面以及顶表面延伸并与第一鳍的第一侧表面和第二侧表面以及顶表面绝缘；形成金属材料的选择栅，该金属材料的选择栅沿第一沟道区的第二部分延伸，其中选择栅沿第一鳍的第一侧表面和第二侧表面以及顶表面延伸并与第一鳍的第一侧表面和第二侧表面以及顶表面绝缘；形成多晶硅材料的控制栅，该多晶硅材料的控制栅沿浮栅延伸并与浮栅绝缘；以及形成多晶硅的擦除栅，该多晶硅的擦除栅沿第一源极区延伸并与第一源极区绝缘。通过以下方式形成逻辑器件：形成第二源极区和第二漏极区，该第二源极区和第二漏极区在第二鳍中间隔开，其中第二鳍的第二沟道区沿第二鳍的顶表面和相对的侧表面在第二源极区和第二漏极区之间延伸；以及形成金属材料的第一逻辑栅，该金属材料的第一逻辑栅沿第二沟道区延伸，其中第一逻辑栅沿第二鳍的第一侧表面和第二侧表面以及顶表面延伸并与第二鳍的第一侧表面和第二侧表面以及顶表面绝缘。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为常规的非易失性存储器单元的侧面剖视图。
图2是存储器区域的顶视图，示出了其他附图的各种剖视图方向。
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A至图11C、图12A至图12D、图13A至图13D、图14A至图14D、图15A至图15D、图16A至图16D、图17A至图17D、图18A至图18D、图19A至图19D、图20A至图20D、图22A至图22D、图23A至图23B、图24A至图24B、图25A、图26A、图27A、图28A、图29A、图30A、图31A和图32A是存储器区域的不同横截面位置和方向的侧面剖视图，示出了形成本发明的存储器设备的步骤。
图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11D、图12E、图13E、图14E、图15E、图16E、图17E、图18E、图19E、图20E、图21、图25B至图25C、图26B、图27B、图28B、图29B、图30B、图31B和图32B是逻辑器件区域的侧面剖视图，示出了形成本发明的存储器设备的步骤。
图9C是存储器区域的顶视图，示出了衬底的竖直和水平延伸的鳍。
图33A和图34A是根据本发明的替代实施方案的存储器区域的侧面剖视图，示出了形成存储器设备的步骤。
图33B和图34B是根据本发明的替代实施方案的逻辑器件区域的侧面剖视图，示出了形成存储器设备的步骤。
具体实施方式
本实施方案实现具有鳍式场效应晶体管分裂栅型存储器单元的存储器设备，每个单元具有四个栅极：浮栅28、控制栅30、选择栅32和擦除栅34。鳍式场效应晶体管逻辑器件形成在与存储器单元相同的衬底上。图2是示出衬底的存储器区域中的一镜像对的存储器单元的配置的顶视图。该镜像对的存储器单元共享公共源极区36(即，衬底的具有不同于衬底的第一导电类型的第二导电类型的区域)，其中(第二导电类型的)漏极区38在相邻存储器单元对(未示出)之间共享。衬底包括半导体衬底42的上表面的交叉鳍形部分40和41。存储器单元形成在鳍形部分40上。图2还示出了用于随后所述附图的剖视图方向a、b、c、d和e。
制造工艺从选择性地植入半导体衬底42的不同区域开始。衬底42的各个区域在图3A和图3B中示出(即，图3A和图3B示出相同衬底42的不同区域)，其中衬底具有与存储器单元和逻辑器件相关的四个区域：存储器区域42a(其中形成存储器单元)、HV区域42b(其中形成高电压逻辑器件)、逻辑核心区域42c(其中形成核心逻辑器件)和逻辑IO区域42d(其中形成输入/输出逻辑器件)。区域42b、42c和42d在本文中统称为逻辑区域。优选地，选择性植入开始于用掩模材料覆盖除HV区域之外的衬底，该HV区域经受一个或多个植入步骤(例如，抗穿通植入，该抗穿通植入将防止形成在该区域中的高电压逻辑器件中的源极到漏极泄漏)。这可针对存储器区域42a重复(例如，用掩模材料覆盖其他区域，并且执行抗穿通植入，该抗穿通植入将防止形成在该区域中的存储器单元中的源极到漏极泄漏)。
然后，与衬底42的逻辑区域相比，使衬底的存储器区域42a的上表面凹陷(降低)，如图4A和图4B所示。这优选地通过以下方式来完成：在衬底42上形成材料(例如，氮化硅)层，之后进行掩模步骤(即，光致抗蚀剂沉积、选择性光刻曝光和选择性光致抗蚀剂去除)，从而在逻辑区域中的氮化硅上留下光致抗蚀剂，但使氮化硅暴露在存储器区域42a中。使用氮化硅蚀刻从存储器区域42a去除氮化硅，使衬底表面暴露。在去除光致抗蚀剂之后，衬底42的(在存储器区域42a中的)暴露部分被氧化，之后进行湿法氧化物蚀刻以去除衬底的氧化部分，这有效地去除衬底的顶部部分(有效地降低/凹陷其上表面)。可重复这些步骤，直到实现所需水平的表面凹陷R(例如，300nm至500nm)。然后，使用氮化物蚀刻以从逻辑区域去除氮化物。
然后在衬底上表面中形成鳍。具体地，交叉鳍形成在存储器区域42a中，而平行鳍形成在逻辑区域中。二氧化硅(氧化物)层46形成在衬底42的所有四个区域(存储器区域42a、HV区域42b、逻辑核心区域42c和逻辑IO区域42d)中的上表面上。氮化硅(氮化物)层48形成在氧化物层46上。硬掩模材料(例如，无定形碳)50形成在氮化物层48上。光致抗蚀剂52形成在硬掩模材料50上，并使用掩模步骤对其进行图案化以暴露硬掩模材料50的相交的条的栅格，如图5A和图5B所示。执行蚀刻以去除硬掩模材料的暴露部分，从而留下硬掩模材料50的条，如图6A和图6B所示(在去除光致抗蚀剂之后)。
氧化物层54形成在结构上方。该层在逻辑区域中是共形的，因为逻辑区域中的硬掩模材料条之间的间距大于存储器区域42a(其中层填充硬掩模材料条之间的空间)中的间距，如图7A和图7B所示。接下来进行各向异性氧化物蚀刻，这在充分间隔开的硬掩模条的竖直侧壁上留下氧化物间隔物。使用碳湿条蚀刻来去除碳硬掩模材料，如图8A和图8B所示。存储器区域42a中的图6A中的硬掩模材料50的两个相邻图案之间的间距优选地小于或等于氧化物层54的厚度的两倍，以便形成如图8A所示的合并间隔物。光致抗蚀剂形成在结构上方并且被图案化以留下光致抗蚀剂条，该光致抗蚀剂条覆盖存储器区域42a中的交替氧化物间隔物/块并且可能覆盖逻辑区域中的一些氧化物间隔物。然后使用氧化物蚀刻去除由光致抗蚀剂暴露的那些留下的氧化物间隔物。在去除光致抗蚀剂之后，然后执行一次或多次蚀刻以去除不在剩余氧化物间隔物下方的氮化物48、氧化物46和衬底42的上部部分的那些部分，这导致形成延伸到衬底中的沟槽56，从而在相邻沟槽56之间留下衬底42的薄鳍结构58，如图9A至图9B所示(在去除氧化物间隔物之后)。鳍58在存储器区域42a中在竖直(列)方向和水平(行)方向上延伸(即，它们与上面提到的鳍40和鳍41相同)。图9C示出了存储器区域42a的顶视图，其中鳍58以栅格图案在行方向和列方向上延伸(即，具有在列方向上延伸的长度的竖直延伸的鳍与具有在行方向上延伸的长度的水平延伸的鳍以栅格状方式相交)。在存储器区域42a中，每个鳍58的最终宽度可为大约10nm至50nm。
虽然图9B仅示出HV区域42b、逻辑核心区域42c和逻辑IO区域42d中的每一者中的一个鳍58，并且图9A仅示出存储器区域42a中的两个鳍58，但在每个区域中形成多个鳍。虽然未示出，但是鳍之间的间距将基于区域而变化。例如，逻辑核心区域42c中相邻鳍之间的距离优选地小于存储器区域42a中分开相邻鳍的距离。在这些结构上方形成绝缘材料60(例如，氧化物)(包括用氧化物60填充沟槽56)，然后进行氧化物平坦化(例如，CMP)以去除氮化物48的顶部上的氧化物60的任何部分。在逻辑区域上方而不在存储器区域42a上方形成硬掩模层(例如，氮化物)62。然后使用氧化物蚀刻来使存储器区域42a中的氧化物60凹陷(即，去除该氧化物的上部部分)。所得结构在图10A和图10B中示出。
用氮化物蚀刻和氧化物蚀刻去除存储器区域42a中的鳍58的顶部上的氮化物48和氧化物46(使用光致抗蚀剂来保护逻辑区域中的氮化物层62)。在去除光致抗蚀剂之后，然后氧化物层64形成在存储器区域42a中的每个鳍58的两个侧表面和顶表面上(例如，通过氧化)。然后在结构上(包括在氧化物64上)形成多晶硅(poly)共形层66，如图11A至图11D所示。然后执行多晶硅层66的原位掺杂。执行掩模步骤和多晶硅蚀刻以去除存储器区域42a中的沟槽56的底部中(鳍58之间)的多晶硅层66的所选择的部分，如图12A至图12E所示。绝缘层67(如，具有氧化物-氮化物-氧化物子层的ONO)形成在这些结构上。然后，多晶硅厚层68形成在ONO层67(其可经受原位掺杂)上。然后，硬掩模层69(例如，无定形碳或氮化物)形成在多晶硅层68上。所得结构示于图13A至图13E中。
执行掩模步骤和一次或多次蚀刻以沿存储器区域42a中的鳍58的顶部去除硬掩模层69、多晶硅层68和ONO层67的所选择的部分，从而在存储器区域42a中的每个鳍58的顶表面上留下成对的栅极叠堆结构(叠堆S1和S2)(其包括多晶硅块68a和绝缘块69a)，如图14A至图14E所示。
使用掩模步骤来用光致抗蚀剂覆盖存储器区域42a的在一对叠堆S1/S2之间的部分，之后进行多晶硅蚀刻，该多晶硅蚀刻去除存储器区域42a中的与叠堆S1/S2的外侧相邻的多晶硅层66的暴露部分。使用单独的掩模和蚀刻工艺从逻辑区域去除硬掩模层69、多晶硅层68和66以及ONO层67。所得结构示于图15A至图15E中(在去除光致抗蚀剂之后)。
执行高温氧化物(HTO)沉积和退火以沿栅极叠堆S1和S2的侧面形成氧化物层70。执行氮化物沉积和蚀刻以沿氧化物层70形成氮化物层71。通过氧化物沉积和蚀刻沿氮化物层71形成牺牲氧化物间隔物72。所得结构示于图16A至图16E中。使用多晶硅蚀刻(从存储器区域42a的叠堆S1和叠堆S2之间)去除浮栅多晶硅层66的暴露部分，如图17A至图17E所示。使用掩模步骤在栅极叠堆对S1和S2中的每一者之间形成光致抗蚀剂74。然后执行字线Vt(WLVT)植入，之后进行氧化物蚀刻，该氧化物蚀刻去除叠堆对S1和S2的外侧上的氧化物间隔物72(并且使氧化物60的暴露部分轻微凹陷)，如图18A至图18E所示。
在去除光致抗蚀剂之后，使用掩模步骤来用光致抗蚀剂覆盖存储器区域42a，并且使用氮化物蚀刻来去除覆盖逻辑区域的氮化物层62。在去除光致抗蚀剂之后，使用掩模步骤来用光致抗蚀剂覆盖除HV区域42b之外的结构，该HV区域经受氧化物蚀刻和氮化物蚀刻以去除鳍58上的氮化物48和氧化物46，并且在鳍58的任一侧上使氧化物60凹陷。然后氧化物层80形成在HV区域42b(例如，快速热氧化(RTO)+HTO和退火)和存储器区域42a中的暴露鳍58上，如图19A至图19E所示。
使用掩模步骤来用光致抗蚀剂覆盖除存储器区域42a中的栅极叠堆对S1和S2中的每一者之间的区域之外的结构。在栅极叠堆对S1和S2中的每一者之间的衬底中执行植入(即，用于形成源极线SL的源极线植入，即，如b横截面所示的源极区36；和如a横截面和c横截面所示的在水平/行方向上延伸的鳍58中的源极线SL)。然后使用氧化物蚀刻来去除该同一区域中的氧化物80和72，之后在多晶硅层66的暴露表面以及栅极叠堆S1和S2的内侧壁上形成隧道氧化物层84(例如，通过湿法或部分湿法沉积以使衬底上的氧化物增厚，之后进行HTO沉积以在多晶硅层66上实现期望的厚度，和退火)，如图20A至图20E所示(在去除光致抗蚀剂之后)。
存储器区域42a和HV区域42b被光致抗蚀剂覆盖，并且逻辑核心区域42c和逻辑IO区域42d经受氮化物蚀刻以去除鳍的顶部上的氮化物48，经受氧化物蚀刻以去除鳍的顶部上的氧化物46，并且经受凹陷氧化物60，如图21所示(在去除光致抗蚀剂之后)。在去除光致抗蚀剂之前，执行一个或多个植入(其优选地包括抗穿通植入，该抗穿通植入将在这些区域中形成的逻辑器件中防止源极到漏极泄漏)。使用掩模步骤来用光致抗蚀剂覆盖存储器区域42a中和逻辑区域中的栅极叠堆S1和S2中的每一者之间的区域。然后使用氧化物蚀刻去除沿该对叠堆S1/S2的竖直外表面的暴露氧化物以及该对叠堆外侧的鳍58的顶部和侧表面上的暴露氧化物，如图22A至图22D所示。
然后光致抗蚀剂形成在存储器区域42a和HV区域42b上，之后在逻辑核心区域42c和逻辑IO区域42d(以及衬底42的其他暴露部分)中的暴露鳍58上形成氧化物86。逻辑核心区域42c和逻辑IO区域42d中的鳍58上的氧化物86优选地通过CVD形成，并且比HV区域42b中的鳍58上的氧化物80薄。在去除光致抗蚀剂之后，多晶硅层88形成在结构上方，如图23A至图23B所示(用于存储器区域结构)。使用化学机械抛光(CMP)来去除该结构的上部部分并使该结构平面化，如图24A至图24B所示(用于存储器区域结构)。使用掩模步骤和多晶硅蚀刻来去除多晶硅层88在相邻栅极叠堆对之间的一部分，从而在栅极叠堆S1和S2中的每一者之间留下多晶硅块88a，并且在每对栅极叠堆S1和S2的外部部分上留下多晶硅块88b和88c。多晶硅蚀刻还去除多晶硅层88在逻辑区域中的部分，从而在鳍58上方留下多晶硅块88d。氮化物90形成在多晶硅块88a-88d上方。所得结构示于图25A至图25C中(其中图25C示出逻辑核心区域42c的正交视图，例如沿鳍的顶部，该鳍在与存储器区域42a中在其上形成有存储器单元的鳍相同的方向上延伸)。
执行一次或多次植入以在用于存储器单元和逻辑器件的衬底42中形成源极区和漏极区。具体地讲，存储器单元漏极区38形成在与多晶硅块88b和88c相邻的存储器区域42a中，并且逻辑源极区和漏极区92/94形成在与剩余多晶硅块88d相邻的HV区域42b、逻辑核心区域42c和逻辑IO区域42d中。优选地，在注入之前，通过执行掩模步骤和氧化物蚀刻来增强这些区，以在要形成存储器漏极和逻辑源极区/漏极区的位置上方暴露衬底表面。执行外延生长步骤以在衬底表面上生长硅(Si)或硅碳(SiC)，从而在衬底表面上留下凸起硅区96。后续注入至少部分地在这些凸起硅区96中形成存储器漏极区38和逻辑源极区92/漏极区94，如图26A至图26B所示。
氮化物层98形成在结构上方。厚绝缘材料层(ILD氧化物)100形成在氮化物98上方。然后执行化学机械抛光以将氧化物100向下去除到多晶硅块88a/88b/88c/88d上方的氮化物98的顶层(即，使用氮化物98作为蚀刻停止层)。使用氧化物回蚀来使氧化物100的上表面凹陷到低于暴露氮化物的上表面，如图27A至图27B所示。光致抗蚀剂102形成在结构上方，之后进行掩模步骤以去除多晶硅块88b/88c/88d上方的光致抗蚀剂102的那些部分。然后执行氮化物蚀刻以暴露多晶硅块88b/88c/88d，如图28A至图28B所示。然后使用多晶硅蚀刻来去除暴露多晶硅块88b/88c/88d，从而留下沟槽104，如图29A至图29B所示。此时可任选地去除和/或替换通过去除逻辑区域中的多晶硅块88d(在沟槽104的底部处)而暴露的衬底鳍上的氧化物层(使用光致抗蚀剂来保护存储器区域42a中的对应氧化物)。在沟槽104的底部处形成薄氧化物层106(界面层(IL))。高K介电材料(即，具有比氧化物诸如HfO2、ZrO2、TiO2、Ta2O5或其他适当的材料的介电常数大的介电常数K)层108形成在沟槽104的氧化物层106上。然后，在沟槽104中形成金属材料块110(例如，通过金属沉积和CMP)。然后，氮化物层112形成在结构上。所得结构示于图30A至图30B中。
绝缘层(例如，ILD氧化物)114形成在结构上方并且平坦化(例如，通过CMP)。接触孔形成在绝缘材料114中，该接触孔延伸到漏极区38、金属块110以及多晶硅块88a和68a并将其暴露。然后用金属填充接触孔以形成电连接到漏极区38、金属块110以及多晶硅块88a和68a的金属触点116，如图31A至图31B所示。
存储器区域42a中的鳍58上的最终结构在图32A中示出。存储器单元对沿每个鳍58首尾相接地形成。每个存储器单元包括在源极区36和漏极区38之间延伸的衬底的沟道区118(即，沿源极区36/漏极区38之间的鳍58的两个侧表面和顶表面的衬底的那些部分)。多晶硅块66a是浮栅28，其设置在沟道区118的第一部分上方并与第一部分绝缘。多晶硅块68a是控制栅30，其在浮栅28上方延伸并与浮栅绝缘。靠近控制栅30的金属块110各自为选择栅32，这些选择栅中的每个选择栅设置在沟道区118的第二部分上方并与该沟道区的第二部分绝缘。多晶硅块88a为擦除栅34，该擦除栅与一对浮栅28相邻并绝缘，并且在源极区36上方并与源极区绝缘。擦除栅34包括各自面向浮栅中的一个浮栅的拐角的一对凹口。鳍58具有两个相对的侧表面和一个顶表面。浮栅28缠绕在鳍58周围，使得其与鳍58的两个相对的侧表面以及顶表面相邻并绝缘。选择栅32也缠绕在鳍58周围，使得其与鳍58的两个相对的侧表面以及顶表面相邻并绝缘。因此，本配置的一个优点是沟道区118的表面积相对于平面沟道区上方的相等尺寸的存储器单元在尺寸上更大(即，浮栅和选择栅与衬底之间的表面重叠量大于由这些元件占据的衬底的水平面积)。
HV区域42b、逻辑核心区域42c和逻辑IO区域42d中的鳍58上和周围的最终结构的相似之处在于，栅极各自缠绕在相应鳍58周围，使得其与鳍58的两个相对的侧表面和顶表面相邻并绝缘。因此，本配置的另一个优点是，逻辑器件中的每个逻辑器件的沟道区的表面积相对于平面沟道区上方的相等尺寸的逻辑器件在尺寸上更大(即，逻辑栅和衬底之间的表面重叠量大于该元件所占据的衬底的水平面积)。例如，逻辑核心区域42c中的最终结构示于图32B中。每个逻辑器件包括衬底的在源极区92和漏极区94之间延伸的沟道区120(即，衬底的沿源极区92/漏极区94之间的鳍58的两个侧表面和顶表面的那些部分)。金属块110是逻辑栅122，其设置在沟道区120上方并与沟道区绝缘(并且控制沟道区的导电性)。
存储器区域42a中的存储器单元的两组单独的、非限制性的示例性操作电压在下表1和表2中提供。
表1
编程 擦除 读取
漏极38 1μA-2μA 0V 0.5V-1.1V
选择栅32 0.5V-1.2V 0V 0.5V-2.5V
控制栅30 5.5V-13.5V 0V 0.5V-2.5V
擦除栅34 3.5V-5.5V 8.5V-15.5V 0V
源极36 3.5V-5.5V 0V 0V
表2
编程 擦除 读取
漏极38 1μA-2μA 0V 0.5V-1.1V
选择栅32 0.5V-1.2V 0V 0.5V-2.5V
控制栅30 5.5V-13.5V -10V至-15V 0.5V-2.5V
擦除栅34 3.5V-5.5V 8.5V-12V 0V
源极36 3.5V-5.5V 0V 0V
在一个替代实施方案中，可省略如上文相对于图4A和图4B所述的衬底的上表面的凹陷，使得最初在存储器区域和逻辑区域中形成的鳍58彼此相等，如图33A和图33B所示。然后，在存储器区域42a中的氧化物60凹陷之前、期间或之后，通过硅蚀刻去除存储器区域42a中的鳍58的顶部，从而有效地将存储器区域42a中的鳍58的高度相对于逻辑区域中的鳍58的高度减小量R，如图34A和图34B所示。在存储器区域42a中的减小高度的鳍58上形成存储器单元将类似地导致具有与逻辑器件栅极的那些上表面相等的上表面的较高存储器单元栅极。
通过本发明的不同特征具有许多优点。将高K电介质和金属用于选择栅32和逻辑栅122增加了导电性和性能，而不增加单元和逻辑器件尺寸(并且实际上将有助于存储器单元的尺寸按比例缩小)，而将多晶硅用于擦除栅34和浮栅28保持对这两个栅极之间的临界隧穿性能的控制。缠绕在鳍58的顶表面和两个侧表面周围的共形栅极形成在存储器区域42a(即，浮栅、擦除栅和选择栅)和逻辑区域(即，逻辑栅)两者中，从而允许在不损害耦合表面积的情况下进一步缩小尺寸。此外，通过使鳍在存储器区域42a中凹陷，成品存储器单元和逻辑器件的顶部大约彼此相等(即，存储器单元的选择栅和擦除栅的顶部与逻辑区中的逻辑栅的顶部齐平)，即使存储器单元的栅极叠堆高于逻辑器件的逻辑栅，这也改善了可制造性。此外，存储器单元和最多至三种不同类型的逻辑器件均形成在同一半导体衬底的鳍形衬底结构上，其中每个存储器单元形成在单个鳍上，并且每个逻辑器件形成在单个鳍上，这使得鳍间间距能够减小。源极线SL中的每一源极线沿水平延伸的鳍58中的一个鳍延伸并且穿过一行存储器单元，从而提供连续源极线，该连续源极线延伸跨过相邻单元之间的隔离区(在行方向上)。这允许将单元按比例缩小到较小尺寸，因为这种配置不需要形成每对存储器单元的源极线触点。相反，沿鳍延伸的连续源极线可通过周期性条带接触(例如，每32或64列)电连接到条带。通过每32或64列具有一次接触而不是每列具有一次接触，尺寸是存储器单元，因此可以显著减小存储器单元的存储器阵列。控制栅30上方的氮化物69a减少了对准问题，并且有助于在后续加工期间保护叠栅结构(包括控制栅30和浮栅28)。最后，在去除虚拟多晶硅块88b/88c/88d并且用高K电介质和金属(HKMG)替换时，擦除栅34和叠堆S1/S2上方的氮化物90保护这些结构。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在由此支持的任何权利要求书的范围内的任何和所有变型形式。例如，对本文中本发明的引用不旨在限制任何权利要求书或权利要求术语的范围，而是仅参考可由一项或多项权利要求书覆盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制任何权利要求。另外，并非所有方法步骤都需要按所示的准确顺序执行。鳍可在存储器区域和逻辑区域之间连续延伸。例如，存储器区域42a(其上形成有存储器单元)中的一个或多个鳍可连续延伸出存储器区域42a并进入逻辑区域(其上形成有逻辑器件)，在这种情况下，存储器设备和逻辑器件可形成在同一连续形成的鳍上。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电耦接到”包括“被直接电耦接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电耦接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (22)

1.一种存储器设备，包括：
半导体衬底，所述半导体衬底具有上表面，所述上表面具有多个向上延伸的鳍，其中所述鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；
存储器单元，所述存储器单元形成在所述多个鳍中的第一鳍上，所述存储器单元包括：
第一源极区和第一漏极区，所述第一源极区和所述第一漏极区在所述第一鳍中间隔开，其中所述第一鳍的第一沟道区沿所述第一鳍的所述顶表面和所述相对的侧表面在所述第一源极区和所述第一漏极区之间延伸，
多晶硅材料的浮栅，所述多晶硅材料的浮栅沿所述第一沟道区的第一部分延伸，其中所述浮栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
金属材料的选择栅，所述金属材料的选择栅沿所述第一沟道区的第二部分延伸，其中所述选择栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
多晶硅材料的控制栅，所述多晶硅材料的控制栅沿所述浮栅延伸并与所述浮栅绝缘，和
多晶硅材料的擦除栅，所述多晶硅材料的擦除栅沿所述第一源极区延伸并与所述第一源极区绝缘；
逻辑器件，所述逻辑器件形成在所述多个鳍的第二鳍上，所述逻辑器件包括：
第二源极区和第二漏极区，所述第二源极区和所述第二漏极区在所述第二鳍中间隔开，其中所述第二鳍的第二沟道区沿所述第二鳍的所述顶表面和所述相对的侧表面在所述第二源极区和所述第二漏极区之间延伸，和
金属材料的第一逻辑栅，所述金属材料的第一逻辑栅沿所述第二沟道区延伸，其中所述第一逻辑栅沿所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
2.根据权利要求1所述的存储器设备，其中高K介电材料设置在所述选择栅与所述第一沟道区的所述第二部分之间，并且其中高K介电材料设置在所述第一逻辑栅与所述第二沟道区之间。
3.根据权利要求1所述的存储器设备，其中所述第一鳍的所述顶表面相对于所述第二鳍的所述顶表面凹陷。
4.根据权利要求1所述的存储器设备，其中所述第一鳍的所述顶表面包括所述衬底的第一凸起部分，并且其中所述第一漏极区至少部分地形成在所述第一凸起部分中。
5.根据权利要求4所述的存储器设备，其中所述第二鳍的所述顶表面包括所述衬底的第二凸起部分和第三凸起部分，并且其中所述第二源极区至少部分地形成在所述第二凸起部分中，并且所述第二漏极区至少部分地形成在所述第三凸起部分中。
6.根据权利要求1所述的存储器设备，还包括：
所述多个鳍中的具有在第一方向上延伸的长度的第三鳍，其中所述第一鳍具有在垂直于所述第一方向的第二方向上延伸的长度，并且其中所述第一源极区在所述第一鳍和所述第三鳍的交汇处形成于所述第一鳍中。
7.根据权利要求6所述的存储器设备，其中所述擦除栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，并且沿所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
8.根据权利要求1所述的存储器设备，其中所述擦除栅沿所述浮栅的上边缘延伸并与所述浮栅的所述上边缘绝缘，并且其中所述擦除栅包括面向所述浮栅的所述上边缘的凹口。
9.根据权利要求1所述的存储器设备，还包括：
第二逻辑器件，所述第二逻辑器件形成在所述多个鳍中的第三鳍上，所述第二逻辑器件包括：
第三源极区和第三漏极区，所述第三源极区和所述第三漏极区在所述第三鳍中间隔开，其中所述第三鳍的第三沟道区沿所述第三鳍的所述顶表面和所述相对的侧表面在所述第三源极区和所述第三漏极区之间延伸，和
第二逻辑栅，所述第二逻辑栅沿所述第三沟道区延伸，其中所述第二逻辑栅沿所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
10.根据权利要求9所述的存储器设备，其中：
所述第一逻辑栅通过第一绝缘材料与所述第二鳍绝缘；
所述第二逻辑栅通过第二绝缘材料与所述第三鳍绝缘；
所述第二绝缘材料的厚度大于所述第一绝缘材料的厚度。
11.一种形成存储器设备的方法，包括：
在半导体衬底的上表面中形成多个向上延伸的鳍，其中所述鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；
通过以下方式在所述多个鳍中的第一鳍上形成存储器单元：
形成第一源极区和第一漏极区，所述第一源极区和所述第一漏极区在所述第一鳍中间隔开，其中所述第一鳍的第一沟道区沿所述第一鳍的所述顶表面和所述相对的侧表面在所述第一源极区和所述第一漏极区之间延伸，
形成多晶硅材料的浮栅，所述多晶硅材料的浮栅沿所述第一沟道区的第一部分延伸，其中所述浮栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
形成金属材料的选择栅，所述金属材料的选择栅沿所述第一沟道区的第二部分延伸，其中所述选择栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
形成多晶硅材料的控制栅，所述多晶硅材料的控制栅沿所述浮栅延伸并与所述浮栅绝缘，以及
形成多晶硅的擦除栅，所述多晶硅的擦除栅沿所述第一源极区延伸并与所述第一源极区绝缘；
通过以下方式在所述多个鳍中的第二鳍上形成逻辑器件：
形成第二源极区和第二漏极区，所述第二源极区和所述第二漏极区在所述第二鳍中间隔开，其中所述第二鳍的第二沟道区沿所述第二鳍的所述顶表面和所述相对的侧表面在所述第二源极区和所述第二漏极区之间延伸，以及
形成金属材料的第一逻辑栅，所述金属材料的第一逻辑栅沿所述第二沟道区延伸，其中所述第一逻辑栅沿所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
12.根据权利要求11所述的方法，其中所述形成所述选择栅、所述擦除栅和所述第一逻辑栅包括：
在所述衬底上方形成多晶硅层；
去除所述多晶硅层的部分，使得所述多晶硅层的第一块沿所述第一源极区延伸并与所述第一源极区绝缘，所述多晶硅层的第二块沿所述第一沟道区的所述第二部分延伸并与所述第一沟道区的所述第二部分绝缘，并且所述多晶硅层的第三块沿所述第二沟道区延伸并与所述第二沟道区绝缘；
去除所述多晶硅层的所述第二块并用第一金属材料块替换所述第二块；以及
去除所述多晶硅层的所述第三块并用第二金属材料块替换所述第三块；
其中所述多晶硅层的所述第一块为所述擦除栅，所述第一金属材料块为所述选择栅，并且所述第二金属材料块为所述第一逻辑栅。
13.根据权利要求12所述的方法，还包括：
在所述多晶硅层的所述第二块和所述第三块的所述去除之前，在所述擦除栅和所述控制栅上方形成绝缘层。
14.根据权利要求11所述的方法，其中所述选择栅的所述形成包括形成设置在所述选择栅与所述第一沟道区的所述第二部分之间的高K介电材料，并且其中所述第一逻辑栅的所述形成包括形成设置在所述第一逻辑栅与所述第二沟道区之间的高K介电材料。
15.根据权利要求11所述的方法，其中所述第一鳍的所述顶表面相对于所述第二鳍的所述顶表面凹陷。
16.根据权利要求11所述的方法，还包括：
在所述第一鳍的所述顶表面中形成第一凸起部分，其中所述第一漏极区至少部分地形成在所述第一凸起部分中。
17.根据权利要求16所述的方法，还包括：
在所述第二鳍的所述顶表面中形成第二凸起部分，其中所述第二源极区至少部分地形成在所述第二凸起部分中；
在所述第二鳍的所述顶表面中形成第三凸起部分，其中所述第二漏极区至少部分地形成在所述第三凸起部分中。
18.根据权利要求11所述的方法，还包括：
形成所述多个鳍中的具有在第一方向上延伸的长度的第三鳍，其中所述第一鳍具有在垂直于所述第一方向的第二方向上延伸的长度，并且其中所述第一源极区在所述第一鳍和所述第三鳍的交汇处形成于所述第一鳍中。
19.根据权利要求18所述的方法，其中所述擦除栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，并且沿所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
20.根据权利要求11所述的方法，其中所述擦除栅沿所述浮栅的上边缘延伸并与所述浮栅的所述上边缘绝缘，并且其中所述擦除栅包括面向所述浮栅的所述上边缘的凹口。
21.根据权利要求11所述的方法，还包括：
通过以下方式在所述多个鳍中的第三鳍上形成第二逻辑器件：
形成第三源极区和第三漏极区，所述第三源极区和所述第三漏极区在所述第三鳍中间隔开，其中所述第三鳍的第三沟道区沿所述第三鳍的所述顶表面和所述相对的侧表面在所述第三源极区和所述第三漏极区之间延伸，以及
形成第二逻辑栅，所述第二逻辑栅沿所述第三沟道区延伸，其中所述第二逻辑栅沿所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
22.根据权利要求21所述的方法，其中：
所述第一逻辑栅通过第一绝缘材料与所述第二鳍绝缘；
所述第二逻辑栅通过第二绝缘材料与所述第三鳍绝缘；
所述第二绝缘材料的厚度大于所述第一绝缘材料的厚度。
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