KR102567123B1 - 평면 분리형 게이트 비휘발성 메모리 셀, 고전압 소자 및 FinFET 논리 소자를 갖는 소자 형성 방법 - Google Patents
평면 분리형 게이트 비휘발성 메모리 셀, 고전압 소자 및 FinFET 논리 소자를 갖는 소자 형성 방법 Download PDFInfo
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Abstract
기판 상에 메모리 셀, HV 소자 및 논리 소자를 형성하는 방법으로서, 기판의 메모리 셀 및 HV 소자 영역의 상면을 리세스하는 단계, 메모리 셀 및 HV 소자 영역에서 폴리실리콘층을 형성하는 단계, 메모리 셀 및 HV 소자 영역에서 제1 폴리실리콘층을 관통하여 실리콘 기판 내로 제1 트렌치를 형성하는 단계, 제1 트렌치를 절연 재료로 충전하는 단계, 논리 소자 영역에서 기판 내로 제2 트렌치를 형성하여 위쪽으로 연장되는 핀을 형성하는 단계, 메모리 셀 영역에서 폴리실리콘층의 일부를 제거하여 플로팅 게이트를 형성하는 단계, 메모리 셀 영역에서 소거 및 워드 라인 게이트를, HV 소자 영역에서 HV 게이트를, 논리 소자 영역에서 더미 게이트를 제2 폴리실리콘층으로부터 형성하는 단계, 및 더미 게이트를 핀 주위를 감싸는 금속 게이트로 교체하는 단계를 포함한다.
Description
우선권 주장
본 특허 출원은, 2020 년 9월 21일자로 출원된, 발명의 명칭이 "평면 분리형 게이트 비휘발성 메모리 셀, 고전압 소자 및 FinFET 논리 소자를 갖는 소자 형성 방법"인, 중국 특허 출원 제202010993707.2호, 및 2021년 1월 19일자로 출원된, 발명의 명칭이 "평면 분리형 게이트 비휘발성 메모리 셀, 고전압 소자 및 FinFET 논리 소자를 갖는 소자 형성 방법"인, 미국 특허 출원 제17/151,944호에 대한 우선권을 주장한다.
기술분야
본 발명은 비휘발성 메모리 셀, 고전압 소자 및 FinFET 논리 소자를 갖는 소자 형성 방법에 관한 것이다.
선택 게이트, 플로팅 게이트, 제어 게이트, 및 소거 게이트를 갖는 분리형 게이트 비휘발성 플래시 메모리 셀은 당업계에 공지되어 있다. 예를 들어, 본원에 참조로 포함된 미국 특허 제6,747,310호 및 제7,868,375호를 참조한다. 선택 게이트, 플로팅 게이트 및 소거 게이트를 갖는 분리형 게이트 비휘발성 플래시 메모리 셀이 당업계에 또한 공지되어 있다. 예를 들어, 본원에 참조로 포함된 미국 특허 제7,315,056호 및 제8,711,636호를 참조한다. 동일한 실리콘 칩에 논리 소자(즉, 저전압 및/또는 고전압 논리 소자)를 형성하고, 그렇게 함으로써 메모리 셀과 논리 소자 둘 모두의 일부를 형성(예: 동일한 폴리실리콘 증착 공정을 이용하여 메모리 셀과 논리 소자 둘 모두에 대한 게이트를 형성)하기 위한 공정 단계 중 일부를 공유하는 것도 공지되어 있다. 그러나, 메모리 셀을 형성하는 다른 공정 단계는 이전에 제조된 논리 소자에 악영향을 줄 수 있고, 그 반대의 경우도 있을 수 있어, 동일한 웨이퍼 상에 두 유형의 소자를 형성하는 것은 종종 어렵고 복잡할 수 있다.
리소그래피 크기를 축소함으로써 채널 폭이 감소되는 문제를 해결하기 위해, FinFET 유형의 구조물이 메모리 셀 구조물용으로 제안되고 있다. FinFET 유형의 구조물에서, 반도체 재료의 핀(fin) 형상 부재는 소스를 드레인 영역에 연결한다. 핀 형상 부재는 상단 표면 및 2개의 측면을 갖는다. 소스로부터 드레인 영역으로 흐르는 전류는 핀 형상 부재의 2개의 측면뿐만 아니라 상면을 따라 흐를 수 있다. 이에 따라, 채널 영역의 유효 폭이 증가되며, 그에 의해 전류 흐름이 증가한다. 그러나, 채널 영역을 두 개의 측면으로 "폴딩"하여, 채널 영역의 "풋프린트"를 줄임으로써 더 많은 반도체 공간을 희생시키지 않고 채널 영역의 유효 폭이 증가된다. 이러한 FinFET을 사용한 비휘발성 메모리 셀이 개시되었다. 종래 기술 FinFET 비휘발성 메모리 구조의 일부 예는 미국 특허 제7,423,310호, 제7,410,913호, 제8,461,640호 및 제9,985,042호, 및 미국 특허 출원 제16/724,010호를 포함하며, 이들 각각의 전체 내용은 본 명세서에 참조로 포함된다. 이들 종래 기술의 참조가 고려하지 않은 것은, 개선된 제조 기술로, 비휘발성 메모리 셀과 고전압 트랜지스터 소자 둘 모두, 비-FinFET 유형 구성의 둘 모두와 동일한 웨이퍼 기판 상에 형성된 논리 소자에 대한 FinFET 유형 구성이다.
각각의 전체 내용이 본 명세서에 참조로 포함되는, 미국 특허 제9,972,630호 및 제10,249,631호는 FinFET 유형 논리 소자 및 비-FinFET 메모리 셀을 갖는 메모리 소자를 개시한다. 그러나, 이들 특허는 비-FinFET 유형 구성의 고전압 트랜지스터 소자의 동시적인 형성을 고려하지 못한다.
전술한 문제점 및 필요성은 다음을 포함하는 소자 형성 방법에 의해 해결된다:
상면을 포함하여 제1, 제2 및 제3 영역을 갖는 실리콘 기판을 제공하는 단계;
상기 기판의 제1 및 제2 영역에서 상기 상면을 리세스(recess)하지만, 상기 기판의 제3 영역에서는 리세스하지 않는 단계;
상기 제1 및 제2 영역에서 상기 상면 위에 배치되고 이로부터 절연되는 제1 폴리실리콘층을 형성하는 단계;
적어도 제1 실리콘 식각을 사용하여, 상기 제1 및 제2 영역에서 상기 제1 폴리실리콘층을 관통하여 상기 실리콘 기판 내로 제1 트렌치를 형성하지만, 상기 제3 영역에서는 형성하지 않는 단계;
상기 제1 트렌치를 절연 재료로 충전하는 단계;
상기 제1 트렌치의 충전 후, 적어도 제2 실리콘 식각을 사용하여 상기 제3 영역에서 상기 실리콘 기판 내에 제2 트렌치를 형성하여 위로 연장하고 상면에서 종료하는 한 쌍의 측면을 갖는 상기 실리콘 기판의 상향 연장 핀을 형성하는 단계;
상기 핀의 형성 후, 상기 제1 영역 내의 상기 제1 폴리실리콘층 위에 한 쌍의 재료 블록을 형성하는 단계;
상기 제1 영역에서 상기 제1 폴리실리콘층의 부분을 제거하여 상기 한 쌍의 재료 블록 중 하나 아래에 각각 배치된 상기 제1 폴리실리콘층의 한 쌍의 플로팅 게이트를 형성하는 단계;
제1 주입을 수행하여 상기 한 쌍의 플로팅 게이트 사이의 상기 제1 영역에서 상기 실리콘 기판 내에 제1 소스 영역을 형성하는 단계;
상기 제1, 제2 및 제3 영역 내의 상기 실리콘 기판 위에 제2 폴리실리콘층을 형성하는 단계;
상기 제2 폴리실리콘층의 부분을 제거하여,
상기 제1 영역에서 상기 제1 소스 영역 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제1 폴리실리콘 블록,
상기 제1 영역에서 상기 한 쌍의 플로팅 게이트 중 하나에 인접하며 상기 실리콘 기판 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제2 폴리실리콘 블록,
상기 제1 영역에서 상기 한 쌍의 플로팅 게이트 중 다른 하나에 인접하며 상기 실리콘 기판 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제3 폴리실리콘 블록,
상기 제2 영역에서 상기 실리콘 기판 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제4 폴리실리콘 블록, 및
상기 제3 영역에서 상기 실리콘 핀의 한 쌍의 측면 및 상면 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제5 폴리실리콘 블록을 형성하는 단계;
하나 이상의 주입을 수행하여,
상기 제2 폴리실리콘 블록에 인접한 상기 기판의 제1 영역 내의 제1 드레인 영역,
상기 제3 폴리실리콘 블록에 인접한 상기 기판의 제1 영역 내의 제2 드레인 영역,
상기 제4 폴리실리콘 블록에 인접한 상기 기판의 제2 영역 내의 제2 소스 영역,
상기 제4 폴리실리콘 블록에 인접한 상기 기판의 제2 영역 내의 제3 드레인 영역,
상기 제5 폴리실리콘 블록에 인접한 상기 핀 내의 제3 소스 영역, 및
상기 제5 폴리실리콘 블록에 인접한 상기 핀 내의 제4 드레인 영역을 형성하는 단계;
상기 제5 폴리실리콘 블록을 제거하는 단계;
상기 제3 영역에서 상기 핀의 한 쌍의 측면 및 상면을 따라 하이 K(high K) 재료의 층을 형성하는 단계; 및
금속 블록이 상기 핀의 한 쌍의 측면 및 상면을 따라 연장되고 이로부터 절연되도록 상기 제3 영역에서 상기 하이 K 재료의 층 상에 상기 금속 재료 블록을 형성하는 단계.
본 발명의 다른 목적 및 특징이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 15a는 반도체 기판의 메모리 셀 영역에서 비휘발성 메모리 셀을 형성하는 단계를 보여주는 측단면도이다.
도 1b 내지 도 15b는 반도체 기판의 HV 소자 영역에서 고전압 소자를 형성하는 단계를 보여주는 측단면도이다.
도 1c 내지 도 15c는 반도체 기판의 논리 소자 영역에서 논리 소자를 형성하는 단계를 보여주는 측단면도이다.
도 16은 메모리 셀 영역의 메모리 셀의 측단면도이다.
도 17은 HV 소자 영역의 고전압 소자의 측단면도이다.
도 18 및 도 19는 논리 소자 영역의 논리 소자의 측단면도이다.
도 20a 및 도 21a는 대안적인 실시예에 따른 반도체 기판의 메모리 셀 영역에서 비휘발성 메모리 셀을 형성하는 단계를 보여주는 측단면도이다.
도 20b 및 도 21b는 대안적인 실시예에 따른 반도체 기판의 HV 소자 영역에서 고전압 소자를 형성하는 단계를 도시하는 측단면도이다.
도 20c 및 도 21c는 대안적인 실시예에 따른 반도체 기판의 논리 소자 영역에서 논리 소자를 형성하는 단계를 보여주는 측단면도이다.
도 1b 내지 도 15b는 반도체 기판의 HV 소자 영역에서 고전압 소자를 형성하는 단계를 보여주는 측단면도이다.
도 1c 내지 도 15c는 반도체 기판의 논리 소자 영역에서 논리 소자를 형성하는 단계를 보여주는 측단면도이다.
도 16은 메모리 셀 영역의 메모리 셀의 측단면도이다.
도 17은 HV 소자 영역의 고전압 소자의 측단면도이다.
도 18 및 도 19는 논리 소자 영역의 논리 소자의 측단면도이다.
도 20a 및 도 21a는 대안적인 실시예에 따른 반도체 기판의 메모리 셀 영역에서 비휘발성 메모리 셀을 형성하는 단계를 보여주는 측단면도이다.
도 20b 및 도 21b는 대안적인 실시예에 따른 반도체 기판의 HV 소자 영역에서 고전압 소자를 형성하는 단계를 도시하는 측단면도이다.
도 20c 및 도 21c는 대안적인 실시예에 따른 반도체 기판의 논리 소자 영역에서 논리 소자를 형성하는 단계를 보여주는 측단면도이다.
도 1a 내지 도 15a, 도 1b 내지 도 15b 및 도 1c 내지 도 15c를 참조하면, 반도체 웨이퍼 기판(10)(기판으로도 지칭됨)의 메모리 셀 영역(2)(제1 영역) 내의 메모리 셀 쌍(도 1a 내지 도 15a 참조), 기판(10)의 HV 소자 영역(6)(제2 영역) 내의 고전압 트랜지스터 소자(도 1b 내지 도 15b 참조), 및 기판(10)의 논리 소자 영역(4)(제3 영역) 내의 논리 소자(도 1c 내지 도 15c 참조)를 제조하는 공정에서의 단계의 측단면도가 도시되어 있다. 상기 공정은 기판(10)의 평면 표면(10a) 상에 실리콘 이산화물층(산화물이라고도 함)(12)을 형성하는 것으로 시작하며, 기판(10)은 P형 단결정 실리콘으로 형성될 수 있다. 산화물층(12)은 증착 또는 열 산화(thermal oxidation)에 의해 형성될 수 있다. 실리콘 질화물층(14)(또한 질화물층(14)이라고도 함)은 산화물층(12) 상에 형성된다. 그런 다음, 포토리소그래피 마스킹 공정을 사용하여 질화물층(14) 및 산화물층(12)을 패터닝한다(즉, 상기 층들의 일부를 선택적으로 제거하지만 다른 부분은 제거하지 않음). 포토리소그래피 마스킹 공정은, 질화물층(14) 상에 포토레지스트 재료를 코팅하는 것을 포함하고, 뒤이어 포토레지스트를 노출 및 현상하여 논리 소자 영역(4) 내의 포토레지스트를 유지하면서 메모리 셀 및 HV 소자 영역(2/6)으로부터 포토레지스트 재료를 제거한다. 그 다음, 질화물 및 산화물 식각을 사용하여 메모리 셀 및 HV 소자 영역(2/6)으로부터 상기 노출된 질화물층 및 산화물층(14/12)을 제거하여 메모리 셀 및 HV 소자 영역(2/6) 내에 노출된 기판(10)의 상면(10a)을 남긴다(포토레지스트는 논리 소자 영역(4)의 식각으로부터 이들 층을 보호함). 잔여 포토레지스트를 논리 소자 영역(4)으로부터 제거한 후, 실리콘 산화만, 또는 실리콘 식각과 조합된 실리콘 산화를 사용하여 메모리 셀 및 HV 소자 영역(2/6)에서 기판(10)의 노출된 상면(10a)을 리세스한다. 예를 들어, 실리콘 산화는 기판의 상면(10a)에서 실리콘을 소모하는 열 산화일 수 있다. 산화물층 및 질화물층(12/14)은 이러한 산화/식각으로부터 논리 소자 영역(4)을 보호한다. 그 다음, 산화물 식각을 사용하여, 열 산화에 의해 생성된 산화물을 제거한다. 생성된 구조물은 도 1a 내지 도 1c에 도시되어 있으며, 여기서 HV/메모리 셀 영역(6/2) 내의 기판(10)의 상면(10a)은 리세스 양(R)만큼 논리 소자 영역(4) 내의 기판(10)의 표면(10a) 아래로 리세스된다. 리세스의 양(R)의 비제한적인 예는 대략 20 내지 70 nm를 포함할 수 있다.
질화물층 및 산화물층(14/12)을 논리 소자 영역(4)으로부터 (예: 하나 이상의 식각으로) 제거하여, 기판(10)의 표면(10a)을 노출시킨다. 이 단계에서 기판(10)의 상면(10a)은 계단형이며, 여기서 메모리 셀 및 HV 소자 영역(2/6) 내의 기판(10)의 상면(10a)의 부분은 리세스 양(R)만큼 논리 소자 영역(4) 내의 기판(10) 상면(10a)의 부분에 대해 리세스된다(즉, 더 낮아진다). 그 다음, 산화물(절연 재료)층(16)은 3개의 영역(2/4/6) 모두에서 기판(10)의 표면(10a) 상에 (예: 증착 또는 열 산화에 의해) 형성되고, 이어서 산화물층(16) 상에 폴리 증착에 의해 폴리실리콘(폴리라고도 함)층(18)(제1 폴리실리콘층)을 형성한다. 포토리소그래피 마스킹 공정을 사용하여 포토레지스트로 구조물을 덮고 논리 소자 영역(4)으로부터 포토레지스트를 제거한다. 그 다음, 폴리실리콘 식각을 사용하여 논리 소자 영역(4)으로부터 폴리층(18)을 제거한다. (포토레지스트 제거 후) 생성된 구조물이 도 2a 내지 도 2c에 도시되어 있다. 이러한 폴리층(18)은 결국 메모리 셀 영역(2) 내의 메모리 셀의 플로팅 게이트를 형성하는 데 사용될 것이다.
산화물층(20)은 메모리 셀 및 HV 소자 영역(2/6) 내의 폴리층(18) 및 논리 소자 영역(4) 내의 산화물층(16) 상에 형성되고, 질화물층(22)은 산화물층(20) 상에 형성된다. 포토리소그래피 마스킹 단계를 사용하여 포토레지스트로 구조물을 덮은 다음, 포토레지스트의 부분을 선택적으로 제거하여 노출된 아래에 놓인 질화물층(22)의 선택 부분을 남긴다. 그 다음, 하나 이상의 식각을 이들 선택 영역에서 수행하여, 메모리 셀 및 HV 소자 영역(2/6)에서 질화물층(22), 산화물층(20), 폴리층(18), 산화물층(16)을 통해 기판(10) 내로 연장되는 트렌치(23)를 형성한다. 포토레지스트 제거 후, 구조물은 산화물층(즉, 얕은 트렌치 절연(STI) 산화물)(24)으로 덮여, 트렌치(23)를 산화물(24)로 충전한다. 그 다음, 구조물을 (예: 화학적 기계적 연마(CMP)에 의해) 평탄화하여 질화물층(22)의 상면을 노출시킨다. 생성된 구조물이 도 3a 내지 도 3c에 도시되어 있다.
재료층(26)(예: 폴리실리콘)을 질화물층(22) 상에 형성한다. 도 4a 내지 도 4c에 도시된 바와 같이, 재료층(26)은 포토레지스트(28)를 형성하고, 논리 소자 영역(4)에서 포토레지스트(28)의 스트립을 선택적으로 제거하고, 층(26)의 하부 노출된 부분을 제거함으로써 패터닝되어, 하부 질화물층(22)까지 아래로 연장되어 이를 노출시키는 논리 소자 영역(4)에서 층(26) 내의 트렌치(30)를 형성한다. 포토레지스트 제거 후, 그 다음, 스페이서(29)가 트렌치(30) 내에 형성된다. 스페이서의 형성은 본 기술분야에 공지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 이방성 식각 공정이 이어지는 것을 수반하는데, 이에 의해 재료가 구조물의 수평 표면으로부터 제거되는 한편, 재료는 구조물의(흔히, 둥근 상면을 갖는) 수직 배향 표면 상에 크게 변형되지 않은 상태로 남아 있게 된다. 본 경우에, 스페이서(29)는 트렌치(30)의 측벽을 따라 형성되고, 바람직하게는 산화물 또는 질화물로 형성된다. 다음으로, 층(26)의 잔여 부분을 식각으로 제거한다. 다음으로, 구조물을 포토레지스트로 덮고, 이를 노출하고 현상하여 논리 소자 영역(4)으로부터 포토레지스트를 제거한다. 그 다음, 질화물 식각을 사용하여, 논리 소자 영역에서 스페이서(29) 사이의 질화물층(22)의 노출된 부분을 제거한 후, 뒤따르는 산화물 식각으로 논리 소자 영역(4)의 산화물층(20 및 16)과 메모리 셀 및 HV 소자 영역(2/6)의 산화물층(20)의 노출된 부분을 제거한다. 그 다음, 실리콘 식각을 사용하여 논리 소자 영역(4)에서 기판(10)의 노출된 표면을 리세스하여, 트렌치(31) 사이에 실리콘 기판의 핀(10b)을 갖는 기판(10) 내로 연장되는 트렌치(31)를 형성한다. 각각의 핀(10b)은, 도 19와 관련하여 아래에서 더 설명되는 바와 같이, 상면(10d)까지 연장되고 상면(10d)에서 종료되는 한 쌍의 측면(10c)을 갖는 상향 연장 부재이다. (포토레지스트 제거 후의) 생성된 구조물이 도 5a 내지 도 5c에 도시되어 있다.
스페이서(29)는 식각에 의해 제거된다. 산화물 증착 및 CMP를 사용하여 핀(10b) 사이의 공간을 STI 산화물(32)로 채운다. HV 소자 영역은 PMOS 및 NMOS 영역을 가질 수 있다. 포토레지스트가 상기 구조물 위에 형성되고, HV 소자 영역(6)의 PMOS 영역으로부터 제거된다. 그 다음, 기판(10) 내로 주입을 수행하여 N웰(NW)을 형성한다. 그 다음, HV 소자 영역(6)에서, 식각을 수행하여 산화물(24)을 리세스하고, 질화물층(22)을 제거한다. 포토레지스트 제거 후, 포토레지스트가 구조물 위에 형성되고, HV 소자 영역(6)의 NMOS 영역으로부터 그리고 메모리 셀 영역(2)으로부터 제거된다. 그 다음, 기판(10) 내로 주입을 수행하여 P 웰(PW)을 형성한다. 그 다음, 메모리 셀 영역(2)에서, 식각을 수행하여 산화물(24)을 리세스하고, 질화물층(22)을 제거한다. (포토레지스트 제거 후의) 생성된 구조물이 도 6a 내지 도 6c에 도시되어 있다.
산화물 식각을 사용하여 메모리 셀 및 HV 소자 영역(2/6)으로부터 산화물층(20)을 제거한다(이들 영역에서 산화물(24)의 상면을 낮춘다). 바람직하게는 산화물, 질화물 및 산화물(예: ONO층)의 3개의 하위층을 포함하는 절연층(34)이 구조물 위에 형성된다. 폴리층(36)이 제2 폴리실리콘 증착에 의해 ONO층(34) 상에 형성된다. 하드 마스크 층(예: 질화물 또는 다른 적절한 절연 재료)(38)이 폴리층(36) 상에 형성된다. 생성된 구조물이 도 7a 내지 도 7c에 도시되어 있다. 포토레지스트가 상기 구조물 위에 형성되고, 부분적으로 제거되어 논리 소자 영역(4)을 완전히 노출시키고, HV 소자 영역(6)을 완전히 노출시키고, 메모리 셀 영역(2)의 부분을 노출시켜, 하드 마스크 층(38)의 부분을 노출시킨다. 그 다음, 질화물 식각을 사용하여 하드 마스크 층(38)의 노출된 부분을 제거하여, 폴리층(36)의 부분을 노출시킨다. 폴리 식각을 사용하여 폴리층(36)의 노출된 부분을 제거하여, 절연층(34)의 부분을 노출시킨다. 식각을 사용하여 절연층(34)의 노출된 부분을 제거하여, 폴리층(18)의 부분을 노출시킨다. 포토레지스트 제거 후, ON(산화물 및 질화물) 스페이서(40/42)가 산화물 증착, 질화물 증착, 및 그 다음의 질화물 이방성 식각 및 산화물 이방성 식각에 의해 형성된다. 생성된 구조물이 도 8a 내지 도 8c에 도시되어 있다. 도 8a에 도시된 바와 같이, 스택 구조물(S1 및 S2)의 쌍은 메모리 셀 영역(2) 내에 형성되어, 스택 구조물(S1 및 S2)의 측면을 따라 산화물 및 질화물 스페이서(40/42)를 갖는, 절연층(34)으로부터 잔여 절연 블록(34a) 상에, 폴리층(36)으로부터 잔여 폴리실리콘 블록(36a) 상에, 하드 마스크 층(38)으로부터 잔여 하드 마스크 재료 블록(38a)을 포함한다. 각 쌍의 스택 구조물(S1/S2)의 경우, 스택 구조물(S1 및 S2) 사이의 영역은 본원에서 내부 영역(IR)으로 지칭되고, 스택 구조물(S1 및 S2)의 반대측 상의 영역은 본원에서 외부 영역(OR)으로 지칭된다.
그 다음, 폴리 식각을 사용하여 메모리 셀 및 HV 소자 영역(2/6)에서 폴리층(18)의 노출된 부분(즉, 스택 구조물(S1 및 S2)에 의해 보호된 것을 제외한 모든 부분)을 제거한다. 그 다음, 산화물 스페이서(44)가 산화물 증착 및 이방성 식각에 의해 스택 구조물(S1 및 S2)의 측면 상에 형성된다. 스택 구조물(S1 및 S2)은 이제, 그것의 하부 부분에서, 폴리층(18)으로부터 잔여 폴리 블록(18a)을 더 포함한다. 포토레지스트가 상기 구조물 위에 형성되고, HV 소자 영역(6)에서만 제거된다. 선택적인 주입이 HV 소자 영역(6)의 기판(10) 내로 수행될 수 있다. 그 다음, 산화물 식각을 사용하여 HV 소자 영역(6)으로부터 산화물층(16)을 제거한다. 산화물층(46)은 HV 소자 영역(6)의 노출된 기판 표면(10a) 상에 (예: 열 산화 또는 증착에 의해) 형성되며, 이 영역에서 형성될 HV 소자의 작동에 적합한 두께를 갖는다. (포토레지스트 제거 후의) 생성된 구조물이 도 9a 내지 도 9c에 도시되어 있다.
그 다음, 구조물을 포토레지스트로 덮고, 포토레지스트를 선택적으로 제거하여 메모리 셀 영역(2)의 스택 구조물(S1 및 S2) 쌍 사이의 내부 영역(IR)을 노출시킨다. 그 다음, 주입을 수행하여 각각의 스택 구조물(S1 및 S2) 쌍 사이의 기판(10)에서 메모리 셀 영역(2) 내의 소스 영역(48)을 형성한다. 그 다음, 산화물 식각을 사용하여 스택 구조물(S1 및 S2)의 내부 측벽(즉, 내부 영역(IR)에서 서로 대향하는 측벽) 상의 산화물 스페이서(44)를 제거한다. 산화물층(터널 산화물)(50)은 (예: 열 산화 및/또는 산화물 증착에 의해) 스택 구조물(S1 및 S2)의 내부 측벽 상에 그리고 스택 구조물(S1 및 S2) 사이의 기판 표면(10a) 상에 형성되고, 전자 터널링에 적합한 두께를 갖는다. 소스 영역(48)의 열 산화 및 높은 도펀트 농도는 산화물층(50)이 기판 표면(10a) 상에서 더 두꺼워지게 할 수 있다. 포토레지스트는 상기 구조물을 덮고, 메모리 셀 영역(2) 내의 외부 영역(OR)으로부터 제거된다. 외부 영역(OR)의 기판(10)에서 주입이 수행된다(워드 라인 전압 주입이라 함). 산화물 식각을 사용하여 메모리 셀 영역(2)에서 외부 영역(OR)으로부터 산화물층(16)을 제거한다. (포토레지스트 제거 후의) 생성된 구조물이 도 10a 내지 도 10c에 도시되어 있다.
포토레지스트가 구조물 상에 형성되고, 논리 소자 영역(4)으로부터 제거된다. 식각을 사용하여, 논리 소자 영역(4)으로부터 질화물층(22)을 제거한다. 주입을 수행하여 논리 소자 영역(4)에서 기판(10) 내에 웰을 생성한다. 산화물 식각을 사용하여 논리 소자 영역(4)으로부터 산화물층(20 및 16)을 제거하고, 핀(10b)을 둘러싸는 트렌치(31)의 산화물(32)을 리세스한다. 포토레지스트 제거 후, 유전체(절연)층(52)이 메모리 셀 및 논리 소자 영역(2/4) 내의 기판의 노출된 표면(10a) 상에, 그리고 논리 소자 영역(4) 내의 핀(10b)의 측면을 따라 형성된다. 유전체층(52)은 또한 HV 소자 영역(6) 내의 산화물층(46)의 일부가 된다. 유전체층(52)은 산화물, 산질화물, 또는 다른 적합한 절연 재료일 수 있다. 그 다음, 폴리실리콘층(54)(제2 폴리실리콘층)이 논리 소자 영역(4) 내의 핀(10b)의 측면 주위를 포함하는 구조물 상에 증착된다. CMP 및 에치백 공정을 사용하여 폴리실리콘층(54) 두께를 감소시킨다(즉, 폴리층(54)의 상면이 메모리 셀 영역(2) 내의 스택 구조물(S1/S2)의 상부와 같거나 그 아래에 있도록 한다). 생성된 구조물이 도 11a 내지 도 11c에 도시되어 있다.
하드 마스크 층(56)이, 단일 재료층 또는 다중 재료층(2개의 층이 도면에 도시되어 있음) 일 수 있는, 상기 구조물 상에 형성된다. 하나 이상의 포토리소그래피 공정을 사용하여 하드 마스크 층(56)을 패터닝하여, 하드 마스크 층(56)의 부분을 노출시킨다. 하드 마스크 층(56)의 노출된 부분은 하나 이상의 식각에 의해 제거되어, 폴리층(54)의 부분을 노출시킨다. 폴리층(54)의 노출된 부분은 하나 이상의 식각에 의해 제거되며, 여기서 하드 마스크(56)의 잔여 부분 아래에 있고 이에 의해 보호되는 폴리층(54)의 이들 부분은 하나 이상의 식각으로부터 보호되고 유지된다. 생성된 구조물은 도 12a 내지 도 12c에 도시되어 있으며, 여기서 도 12c는 도 11c의 선 A-A를 따라 도 1c 내지 도 11c의 도면에 직교하는 핀(10b)의 단면도이다. 하드 마스크 및 폴리층의 패터닝은 두 단계에서 수행될 수 있다. 예를 들어, 제1 하드 마스크 식각은 메모리 셀 및 HV 소자 영역(2/6)에서, 그리고 논리 소자 영역(4)의 부분적 영역에서 수행되고, 이어서 논리 소자 영역(4)의 부분적 영역에 대해서만 별개의 제2 하드 마스크 식각이 수행될 수 있다. 포토레지스트 제거 후, 그 다음 별도의 폴리 식각을 수행한다. 생성된 구조물은 하나의 소스 영역(48) 위에 각각 배치된 폴리층(54)으로부터 남아 있는 제1 폴리 블록(54a), 하나의 스택 구조물(S1/S2)에 인접한 하나의 외부 영역(OR) 내에 각각 배치된 폴리층(54)으로부터 남아 있는 제2 및 제3 폴리 블록(54b), HV 소자 영역(6) 내에 각각 배치된 폴리층(54)으로부터 남아 있는 제4 폴리 블록(54c), 및 논리 소자 영역(4) 내에 각각 배치된 폴리층(54)으로부터 남아 있는 제5 폴리 블록(54d)을 갖는다. 제5 폴리 블록(54d) 각각은 핀(10b) 주위를 감싼다.
절연 스페이서(예: 질화물)(58)는 증착 및 이방성 식각에 의해 구조물의 측면 상에 형성된다. 일련의 마스킹 단계 및 주입을 수행하여 메모리 셀 영역(2) 내의 폴리 블록(54b)에 인접한 기판(10) 내의 드레인 영역(60), HV 소자 영역(6) 내의 폴리 블록(54c)에 인접한 기판(10) 내의 소스 및 드레인 영역(62 및 64), 및 폴리 블록(54d)에 인접한 기판(10) 내의 소스 및 드레인 영역(66 및 68)을 형성한다. 논리 소자 영역(4) 내의 소스 및 드레인 영역(66 및 68)의 형성은 폴리 블록(54d)에 인접한 핀(10b)의 부분을 제거하는 것, 및 이들을 에피택셜 성장된 재료로 대체하는 것을 포함할 수 있으며, 여기서 소스 및 드레인 영역(66 및 68)은 핀(10b)의 에피택셜 성장된 재료 부분이다. 선택적으로, 메모리 셀 영역(2) 내의 드레인 영역(60), 및/또는 HV 소자 영역(6) 내의 소스 및 드레인 영역(62/64)은 또한 유사한 방식으로 에피택셜 성장된 재료로 대체될 수 있다. 추가적인 산화물 스페이서(70) 및 질화물 스페이서(72)는 질화물 스페이서(58)를 따라 형성될 수 있다. 결과적인 구조물이 도 13a 내지 도 13c에 도시되어 있다.
식각 정지 재료층(74)이 구조물 위에 형성된다. 두꺼운 절연 재료(ILD) 층(76)이 구조물 위에 형성된다. 도 14a 내지 도 14c에 도시된 바와 같이, 그 다음, 화학적 기계적 연마 및 식각을 수행하여 ILD층(76)을 낮추고, 하드 마스크 층(56)을 제거하고, 폴리 블록(54a, 54b, 54c 및 54d)을 노출시킨다(예: 폴리 블록(54a 내지 54d)이 노출된 후 CMP를 중단함). 식각을 사용하여 폴리 블록(54d)을 제거하고(유전체층(52)을 노출시킴) 논리 소자 영역(4)으로부터 노출된 유전체층(52)을 제거한다. 하이 K 재료 층(78)(즉, HfO2, ZrO2, TiO2, Ta2O5 또는 다른 적절한 재료와 같은 실리콘 이산화물보다 더 큰 유전 상수 K를 가짐)이 구조물 상에 형성된다. 금속 재료층이 구조물 위에 형성된다. CMP를 사용하여 하이 K 재료(78) 층에 의해 핀(10b) 위에 배치되고 이로부터 절연된 금속 블록(80)을 제외한 금속 재료 및 하이 K 재료 층을 제거한다. ILD 절연층(82)이 구조물 위에 형성되고, 접촉 구멍이 ILD 및 다른 절연층에 형성되어 다양한 소스 및 드레인 영역, 폴리 블록 및 금속 블록을 노출시킨다. 그 다음, 접촉 구멍은 금속과 같은 접촉 재료로 충전되어 전기 접촉(84)을 형성한다. 최종 구조물이 도 15a 내지 도 15c에 도시되어 있다.
도 16은 메모리 셀 영역(2)에 형성된 한 쌍의 비휘발성 메모리 셀(100)을 도시하는 단면도이다. 각각의 비휘발성 메모리 셀(100) 쌍은 하나의 (제1) 소스 영역(48) 및 2개의 (제1 및 제2) 드레인 영역(60)을 포함하며, 이들 영역은 그 사이의 기판(10) 내에 평면 채널 영역(90)을 정의한다. 각각의 비휘발성 메모리 셀(100)의 경우, 폴리 블록(18a)에 의해 형성된 플로팅 게이트는 채널 영역(90)의 제1 부분에 위에 배치되고 이를 제어하고, 폴리 블록(54b)에 의해 형성된 워드 라인 (선택) 게이트는 채널 영역(90)의 제2 부분 위에 배치되고 이를 제어한다. 폴리실리콘 블록(36a)으로부터 형성된 제어 게이트는 폴리 블록(18a)에 의해 형성된 플로팅 게이트 위에 배치되고, 폴리 블록(54a)에 의해 형성된 소거 게이트는 소스 영역(48) 위에 배치된다. 비휘발성 메모리 셀(100)은 단대단(end to end) 쌍으로 형성되며, 이러한 각각의 메모리 셀 쌍은 공통 드레인 영역(60)을 공유하고, 인접한 비휘발성 메모리 셀(100) 쌍은 폴리 블록(54a) 및 소스 영역(48)에 의해 형성된 공통 소거 게이트를 공유한다. 폴리 블록(54b)에 의해 형성된 워드 라인 게이트 아래의 유전체층(52)은 바람직하게는, 더 나은 워드 라인 게이트 성능을 위해, 폴리 블록(18a)에 의해 형성된 플로팅 게이트 아래의 산화물층(16) 보다 더 얇다.
도 17은 HV 소자 영역(6)에 형성된 HV(고전압) 소자(102)의 단면도를 포함한다. 각각의 HV 소자(102)는 (제2) 소스 영역(62) 및 (제3) 드레인 영역(64)을 포함하며, 이들 영역은 그 사이의 기판(10) 내에 평면 채널 영역(92)을 정의한다. 폴리 블록(54c)에 의해 형성된 HV 게이트는 평면 채널 영역(92) 위에 배치되고 이의 전도성을 제어한다. 폴리 블록(54c)에 의해 형성된 HV 게이트는 HV 소자(102)의 성능 향상을 위해 별도로 형성되기 때문에 (폴리 블록(18a)에 의해 형성된 플로팅 게이트에 대한) 산화물층(16) 및 (폴리 블록(54b)에 의해 형성된 워드 라인 게이트에 대한) 절연체층(52)과 상이한 두께를 가질 수 있는 산화물층(46)에 의해 기판으로부터 절연된다.
도 18 및 도 19는 논리 소자 영역(4)에 형성된 논리 소자(104)의 단면도이다. 각각의 논리 소자(104)는 (제3) 소스 영역(66) 및 (제4) 드레인 영역(68)을 포함하며, 이들 영역은 그 사이의 핀(10b) 내에 채널 영역(94)을 정의한다. 도 19에 가장 잘 도시된 바와 같이, 채널 영역(94)은 핀(10b)의 상단을 따라 연장되는 상면 부분(94a), 및 핀(10b)의 측면을 따라 연장되는 측면 부분(94b)을 포함한다. 논리 게이트(80)는 핀(10b) 주위를 감싼다(즉, 금속 블록(80)으로부터 형성된 논리 게이트는, 채널 영역(94)의 전도성을 제어하기 위해, 채널 영역(94)의 상면 부분 위에, 특히 상면 부분(94a) 위에 배치되고, 측면 부분(94b)에 측방향에 인접함).
단지 2개의 비휘발성 메모리 셀(100), 2개의 HV 소자(102) 및 2개의 논리 소자(104)가 도면에 도시되어 있지만, 당업자는 각각의 유형의 많은 소자가 그 각각의 영역에 동시에 형성된다는 것을 이해할 것이다.
상술한 메모리 소자 방법 및 생성된 구조물은, 논리 소자(104)가 압축된 비평면 논리 소자(즉, 핀(10b) 상에 형성되고 이를 둘러싸며 비평면인 채널 영역(94)을 갖는 논리 소자)인, 임베디드 논리 및 메모리 소자의 진보된 조합의 이점과 함께 평면 비휘발성 메모리 셀(100)(즉, 기판(10)의 평면 영역 상에 형성되고 평면 채널 영역(90)을 갖는 비휘발성 메모리 셀(100)) 및 평면 HV 소자(102)(즉, 기판(10)의 평면 영역 상에 형성되고 평면 채널 영역(92)을 갖는 소자)의 높은 작동 성능 및 제조 용이성의 이점을 포함하여 많은 이점을 제공한다. 논리 소자(104)의 FinFET 트랜지스터 아키텍처는 3중 게이트 구성으로 향상된 채널 제어를 제공하고 트랜지스터 치수의 추가 스케일링을 가능하게 한다.
다른 이점은 기판(10)의 상면(10a)이 논리 소자 영역(4)에 대해 메모리 셀 및 HV 소자 영역(2/6)에서 리세스된다는 것이다. 구체적으로, 메모리 셀 및 HV 소자 영역(2/6)에서 채널 영역을 구성하는 기판(10)의 평면 상면(10a)은, 도 1a 내지 도 1c에 도시된 바와 같은, 리세스 양(R)만큼 논리 소자 영역(4)에서 핀(10b)의 상부 아래로 리세스되는 높이를 가지며, 이는 논리 소자(104)에 비해 메모리 셀 및 HV 소자(100/102)의 더 높은 게이트 스택 두께 및 토폴로지를 수용한다. 추가적으로, 논리 소자 영역(4) 및 메모리 셀 및 HV 소자 영역(2/6)에서의 공통 공정이 용이하게 된다. 예를 들어, 메모리 셀 영역의 기판 표면의 높이를 초과하여 상승하는 논리 소자 영역(4)의 핀(10b)을 갖는 것은 폴리층 블록(54), 하드 마스크 층(56), 및 스페이서(58/70/72)의 공통 형성 단계를 단순화한다. 유사하게, 공통 주입 단계를 사용하여 메모리 셀 드레인 영역(60), HV 소자 소스/드레인 영역(62/64) 및 논리 소자 소스/드레인 영역(66/68)을 형성할 수 있다. 또한, 폴리 블록(54a)에 의해 형성된 소거 게이트, 폴리 블록(54b)에 의해 형성된 워드 라인 게이트, 폴리 블록(54c)에 의해 형성된 HV 게이트 및 더미 폴리 블록(54d)은 모두 동일한 폴리실리콘 증착 처리를 사용하여 형성된다. 또 다른 이점은 폴리층(54)의 폴리 블록(54d)을 더미 블록으로서 사용하는 것이며, 이는 제거되고 하이 K 재료 및 금속 게이트(80)로 대체된다. 이는, 단일 폴리실리콘층을 사용하여 메모리 셀 영역(2)에서 폴리 블록(54a)에 의해 형성된 소거 게이트 및 폴리 블록(54b)에 의해 형성된 워드 라인 게이트, HV 소자 영역(6)에서 폴리 블록(54c)에 의해 형성된 고전압 게이트, 및 논리 영역(4)에서 더미 폴리 블록(54d)을 형성한다는 것을 의미한다. 메모리 셀 및 HV 소자에 대한 공정 제조의 대부분(메모리 셀 및 HV 소자의 게이트에 대한 모든 폴리 블록의 형성 포함)은 논리 게이트 형성 전에 수행되어 CMOS 베이스라인에 대한 공정 영향을 감소시킨다. 메모리 셀 및 HV 소자 영역(2/6)에 대한 STI 절연체는 핀(10b)이 논리 소자 영역(4) 내에 형성되기 전에 형성되며, 이는 기판 내로 연장되는 STI의 깊이가 메모리 셀 및 HV 소자 영역(2/6)과 논리 소자 영역 사이에서 변할 수 있음을 의미한다(즉, 트렌치(23)는 트렌치(31)보다 기판(10) 내로 더 깊게 연장될 수 있고, 그 역도 동일함).
도 20a 내지 도 20c 및 도 21a 내지 도 21c는, 도 6a 내지 도 6c의 구조물로 시작하는, 대안적인 실시예를 도시한다. 이 대안적인 실시예에서, 절연층(34) 및 폴리층(36)의 형성이 생략된 것을 제외하고는, 도 7a 내지 도 7c와 관련하여 전술한 단계를 수행하여, 하드 마스크층(38)을, 도 20a 내지 20c에 도시된 바와 같이, 폴리층(18) 상에 직접 형성한다. 절연층(34) 및 폴리층(36)에 관한 임의의 단계를 제외하고 잔여 공정 단계를 전술한 바와 같이 수행하여, 도 21a 내지 도 21c에 도시된 최종 구조물을 생성한다. 이러한 제1 대안적인 실시예에서 최종 구조물의 유일한 중요한 차이는 메모리 셀 영역(2)에서 폴리 블록(18a)에 의해 형성된 플로팅 게이트 위에 제어 게이트(폴리층(36)으로부터의 재료 블록)가 없다는 것이다. 대신에, 각각의 메모리 셀은 단지 3개의 게이트만을 포함한다(폴리 블록(18a)에 의해 형성된 플로팅 게이트, 폴리 블록(54b)에 의해 형성된 워드 라인 게이트, 및 폴리 블록(54a)에 의해 형성된 소거 게이트). 이 실시예에서, 플로팅 게이트 위의 재료 블록은 질화물층 블록(38)이다. 제어 게이트의 생략은 메모리 셀의 높이가 더 감소될 수 있게 한다.
본 발명은 위에서 설명되고 본원에 예시된 실시예(들)로 제한되지 않는다는 것이 이해될 것이다. 예를 들어, 본원에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 포함될 수 있는 하나 이상의 특징을 언급한다. 위에서 설명한 물질, 공정, 및 수치 예는 단지 예시적인 것일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법의 단계가 도시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 메모리 셀 및 논리 소자의 적절한 형성을 가능하게 하는 (임의의 순서에 대해 명시적으로 언급된 제한이 없는 한) 임의의 순서로 수행될 수 있다. 마지막으로, 재료의 단일 층이 그러한 또는 유사한 재료의 다수의 층으로 형성될 수 있고, 그 반대의 경우일 수도 있다.
본원에서 사용된 바와 같이, 용어 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료, 요소 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료, 요소 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 물질, 요소 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 물질, 요소 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 물질, 요소 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 물질, 요소 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소를 함께 전기적으로 접속시키는 어떠한 중간 물질 또는 요소도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소를 함께 전기적으로 접속시키는 중간 물질 또는 요소가 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 어떤 요소를 형성하는 것은 그 사이에 중간 물질/요소 없이 기판 상에 해당 요소를 직접적으로 형성하는 것 뿐만 아니라, 그 사이에 하나 이상의 중간 물질/요소를 두고 기판 상에 해당 요소를 간접적으로 형성하는 것을 포함할 수 있다.
Claims (10)
- 소자 형성 방법으로서,
상면을 포함하여 제1, 제2 및 제3 영역을 갖는 실리콘 기판을 제공하는 단계;
상기 기판의 제1 및 제2 영역에서 상기 상면을 리세스(recess)하지만, 상기 기판의 제3 영역에서는 리세스하지 않는 단계;
상기 제1 및 제2 영역에서 상기 상면 위에 배치되고 이로부터 절연되는 제1 폴리실리콘층을 형성하는 단계;
적어도 제1 실리콘 식각을 사용하여, 상기 제1 및 제2 영역에서 상기 제1 폴리실리콘층을 관통하여 상기 실리콘 기판 내로 제1 트렌치를 형성하지만, 상기 제3 영역에서는 형성하지 않는 단계;
상기 제1 트렌치를 절연 재료로 충전하는 단계;
상기 제1 트렌치의 충전 후, 적어도 제2 실리콘 식각을 사용하여 상기 제3 영역에서 상기 실리콘 기판 내에 제2 트렌치를 형성하여 위로 연장하고 상면에서 종료하는 한 쌍의 측면을 갖는 상기 실리콘 기판의 상향 연장 핀을 형성하는 단계;
상기 핀의 형성 후, 상기 제1 영역 내의 상기 제1 폴리실리콘층 위에 한 쌍의 재료 블록을 형성하는 단계;
상기 제1 영역에서 상기 제1 폴리실리콘층의 부분을 제거하여 상기 한 쌍의 재료 블록 중 하나 아래에 각각 배치된 상기 제1 폴리실리콘층의 한 쌍의 플로팅 게이트를 형성하는 단계;
제1 주입을 수행하여 상기 한 쌍의 플로팅 게이트 사이의 상기 제1 영역에서 상기 실리콘 기판 내에 제1 소스 영역을 형성하는 단계;
상기 제1, 제2 및 제3 영역 내의 상기 실리콘 기판 위에 제2 폴리실리콘층을 형성하는 단계;
상기 제2 폴리실리콘층의 부분을 제거하여,
상기 제1 영역에서 상기 제1 소스 영역 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제1 폴리실리콘 블록,
상기 제1 영역에서 상기 한 쌍의 플로팅 게이트 중 하나에 인접하며 상기 실리콘 기판 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제2 폴리실리콘 블록,
상기 제1 영역에서 상기 한 쌍의 플로팅 게이트 중 다른 하나에 인접하며 상기 실리콘 기판 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제3 폴리실리콘 블록,
상기 제2 영역에서 상기 실리콘 기판 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제4 폴리실리콘 블록, 및
상기 제3 영역에서 실리콘 핀의 한 쌍의 측면 및 상면 위에 배치되고 이로부터 절연되는 상기 제2 폴리실리콘층의 제5 폴리실리콘 블록을 형성하는 단계;
하나 이상의 주입을 수행하여,
상기 제2 폴리실리콘 블록에 인접한 상기 기판의 제1 영역 내의 제1 드레인 영역,
상기 제3 폴리실리콘 블록에 인접한 상기 기판의 제1 영역 내의 제2 드레인 영역,
상기 제4 폴리실리콘 블록에 인접한 상기 기판의 제2 영역 내의 제2 소스 영역,
상기 제4 폴리실리콘 블록에 인접한 상기 기판의 제2 영역 내의 제3 드레인 영역,
상기 제5 폴리실리콘 블록에 인접한 상기 핀 내의 제3 소스 영역, 및
상기 제5 폴리실리콘 블록에 인접한 상기 핀 내의 제4 드레인 영역을 형성하는 단계;
상기 제5 폴리실리콘 블록을 제거하는 단계;
상기 제3 영역에서 상기 핀의 한 쌍의 측면 및 상면을 따라 하이 K(high K) 재료의 층을 형성하는 단계; 및
금속 블록이 상기 핀의 한 쌍의 측면 및 상면을 따라 연장되고 이로부터 절연되도록 상기 제3 영역에서 상기 하이 K 재료의 층 상에 금속 재료 블록을 형성하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 한 쌍의 재료 블록은 폴리실리콘으로 형성되고 상기 한 쌍의 플로팅 게이트로부터 절연되는, 방법.
- 제2항에 있어서, 상기 한 쌍의 재료 블록은 산화물-질화물-산화물 층에 의해 상기 한 쌍의 플로팅 게이트로부터 절연되는, 방법.
- 제1항에 있어서, 상기 한 쌍의 재료 블록은 절연 재료로 형성되는, 방법.
- 제1항에 있어서, 상기 제2 트렌치를 형성하는 단계는,
상기 제3 영역에서 상기 상면 위에 재료층을 형성하는 단계;
상기 재료층에서 제3 트렌치를 형성하는 단계;
상기 제3 트렌치에 재료의 스페이서를 형성하는 단계;
상기 재료층을 제거하는 단계; 및
상기 재료의 스페이서 사이에서 상기 실리콘 기판의 부분 내에 상기 제2 실리콘 식각을 수행하는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 제3 소스 영역 및 상기 제4 드레인 영역을 형성하는 단계는,
상기 제5 폴리실리콘 블록을 제거하기 전에, 상기 제5 폴리실리콘 블록에 인접한 상기 핀 상에 재료를 에피택셜 성장시키되, 상기 제3 소스 영역 및 상기 제4 드레인 영역은 상기 에피택셜 성장된 재료 내에 형성되는 단계를 포함하는, 방법. - 제1항에 있어서, 상기 제2 및 제3 폴리실리콘 블록은 상기 플로팅 게이트를 상기 상면으로부터 절연하는 절연 재료의 두께보다 작은 두께를 갖는 절연 재료에 의해 상기 기판의 상면으로부터 절연되는, 방법.
- 제1항에 있어서, 상기 제4 폴리실리콘 블록은 상기 플로팅 게이트를 상기 상면으로부터 절연하는 절연 재료의 두께와 상이한 두께를 갖는 절연 재료에 의해 상기 기판의 상면으로부터 절연되는, 방법.
- 제1항에 있어서, 상기 제1 트렌치는 상기 제2 트렌치 보다 상기 기판 내로 더 깊게 연장되는, 방법.
- 제1항에 있어서, 상기 제2 트렌치는 상기 제1 트렌치 보다 상기 기판 내로 더 깊게 연장되는, 방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170345840A1 (en) | 2016-05-24 | 2017-11-30 | Silicon Storage Technology, Inc. | Method Of Integrating FINFET CMOS Devices With Embedded Nonvolatile Memory Cells |
| US20190172942A1 (en) | 2017-12-05 | 2019-06-06 | Silicon Storage Technology, Inc. | Non-volatile Split Gate Memory Cells With Integrated High K Metal Control Gates And Method Of Making Same |
| US20200176459A1 (en) | 2018-12-03 | 2020-06-04 | Silicon Storage Technology, Inc. | Split Gate Non-volatile Memory Cells With FINFET Structure And HKMG Memory And Logic Gates, And Method Of Making Same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747310B2 (en) | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| US7423310B2 (en) | 2004-09-29 | 2008-09-09 | Infineon Technologies Ag | Charge-trapping memory cell and charge-trapping memory device |
| KR101100428B1 (ko) | 2005-09-23 | 2011-12-30 | 삼성전자주식회사 | ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법 |
| US20090039410A1 (en) | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| US8461640B2 (en) | 2009-09-08 | 2013-06-11 | Silicon Storage Technology, Inc. | FIN-FET non-volatile memory cell, and an array and method of manufacturing |
| US8711636B2 (en) | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
| EP3371829B1 (en) * | 2015-11-03 | 2020-11-25 | Silicon Storage Technology, Inc. | Integration of split gate non-volatile flash memory with finfet logic |
| US10468428B1 (en) * | 2018-04-19 | 2019-11-05 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same |
| US10727240B2 (en) * | 2018-07-05 | 2020-07-28 | Silicon Store Technology, Inc. | Split gate non-volatile memory cells with three-dimensional FinFET structure |
| US10797142B2 (en) * | 2018-12-03 | 2020-10-06 | Silicon Storage Technology, Inc. | FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170345840A1 (en) | 2016-05-24 | 2017-11-30 | Silicon Storage Technology, Inc. | Method Of Integrating FINFET CMOS Devices With Embedded Nonvolatile Memory Cells |
| US20190172942A1 (en) | 2017-12-05 | 2019-06-06 | Silicon Storage Technology, Inc. | Non-volatile Split Gate Memory Cells With Integrated High K Metal Control Gates And Method Of Making Same |
| US20200176459A1 (en) | 2018-12-03 | 2020-06-04 | Silicon Storage Technology, Inc. | Split Gate Non-volatile Memory Cells With FINFET Structure And HKMG Memory And Logic Gates, And Method Of Making Same |
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