TWI809502B - 形成具有平面分離閘非揮發性記憶體單元、高電壓裝置及finfet邏輯裝置之裝置的方法 - Google Patents
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Abstract
本發明揭露了一種在基板上形成記憶體單元、HV裝置及邏輯裝置的方法，該方法包括：使基板的記憶體單元區域及HV裝置區域的上表面凹陷；在記憶體單元區域及HV裝置區域中形成多晶矽層；在記憶體單元區域及HV裝置區域中形成穿過第一多晶矽層並進入矽基板的第一溝槽；用絕緣材料填充第一溝槽；形成第二溝槽到邏輯裝置區域中的基板中以形成向上延伸的鰭片；移除記憶體單元區域中的多晶矽層的部分以形成浮動閘極；在記憶體單元區域中形成抹除閘極及字元線閘極，在HV裝置區域中形成HV閘極，以及在邏輯裝置區域中形成來自第二多晶矽層的虛擬閘極；以及用環繞在鰭片周圍的金屬閘極替換虛擬閘極。
Description
[優先權主張]本專利申請主張於2020年9月21日提申，標題為「Method Of Forming A Device With Planar Split Gate Non-volatile Memory Cells, High Voltage Devices And FINFET Logic Device」的中國專利申請第202010993707.2號以及於 2021年1月19日提申，標題為「Method Of Forming A Device With Planar Split Gate Non-volatile Memory Cells, High Voltage Devices And FINFET Logic Device」的美國專利申請第17/151,944號的優先權。
本發明涉及形成具有非揮發性記憶體單元、高壓裝置及鰭式場效電晶體(FINFET)邏輯裝置之裝置的方法。
具有選擇閘極、浮動閘極、控制閘極及抹除閘極的分離閘非揮發性快閃記憶體記憶體單元是本領域中眾所周知的。參見例如美國專利6,747,310及7,868,375，這些專利以引用方式併入本文。具有選擇閘極、浮動閘極及抹除閘極的分離閘非揮發性快閃記憶體單元也是本領域中眾所周知的。參見例如美國專利7,315,056及8,711,636，這些專利以引用方式併入本文。也已知在相同的矽片上形成邏輯裝置(即，低壓及/或高壓邏輯裝置)，並且這樣做共用用於形成記憶體單元及邏輯裝置兩者的部分的處理步驟的一些(例如，使用相同的多晶矽沉積過程形成記憶體單元及邏輯裝置兩者的閘極)。然而，形成記憶體單元的其他處理可不利地影響先前製造的邏輯裝置，反之亦然，所以在相同的晶圓上形成兩種類型的裝置常常是困難及複雜的。
為了通過縮小微影尺寸來解決減小的通道寬度的問題，已經提出了用於記憶體單元結構的FinFET類型的結構。在FinFET類型的結構中，半導體材料的鰭形元件將源極區連接到汲極區。鰭形元件具有頂表面及兩個側表面。然後，從源極區到汲極區的電流可沿鰭形元件的頂表面以及兩個側表面流動。因此，通道區的有效寬度增加，從而增加了電流。然而，通過將通道區「折疊」成兩個側表面增加通道區的有效寬度而不犧牲更多的半導體基板面，從而減少通道區的「覆蓋區」。已經揭露了使用此類FinFET的非揮發性記憶體單元。先前技術FinFET非揮發性記憶體結構的一些示例包括美國專利號7,423,310、7,410,913、8,461,640及9,985,042以及美國專利申請16/724,010，這些專利中的每一者的全部內容以引用方式併入本文。這些先前技術引用沒有設想的是用改善的製造技術，用於邏輯裝置的FinFET型配置形成在與非揮發性記憶體單元及高壓電晶體裝置兩者相同的晶圓基板上，這兩者具非FinFET型配置。
美國專利號9,972,630及10,249,631(這些專利中的每一者的全部內容以引用方式併入本文)揭露了具有FinFET型邏輯裝置及非FinFET記憶體單元的記憶體裝置。然而，這些專利未能設想到非FinFET型配置的多個高壓電晶體裝置的同時形成。
前述問題及需求通過一種形成裝置的方法來解決，該方法包括：提供一矽基板，該矽基板帶有一上表面並且具有第一區域、第二區域及第三區域；在該基板的該第一區域及該第二區域中使該上表面凹陷，但在該基板的該第三區域中不使該上表面凹陷；形成一第一多晶矽層，該第一多晶矽層位於該第一區域及該第二區域中的該上表面上方並且與該上表面絕緣；使用至少一第一矽蝕刻形成多個第一溝槽，該第一溝槽穿過該第一多晶矽層並進入該第一區域及該第二區域中的該矽基板中而不是該第三區域中的該矽基板中；用絕緣材料填充該第一溝槽；在該第一溝槽的該填充之後，使用至少一第二矽蝕刻形成進入該第三區域中的該矽基板中的多個第二溝槽，以形成該矽基板的一向上延伸的鰭片，該向上延伸的鰭片具有向上延伸並終止於一頂表面處的一對側表面；
在該鰭片的該形成之後，在該第一區域中的該第一多晶矽層上方形成一對材料塊；
移除該第一區域中的該第一多晶矽層的部分，以形成該第一多晶矽層的一對浮動閘極，每個該浮動閘極設置在該一對材料塊其中一個的下方；
執行一第一植入，以在該一對浮動閘極之間形成該第一區域中的該矽基板中的一第一源極區；
在該第一區域、該第二區域及該第三區域中的該矽基板上方形成一第二多晶矽層；
移除該第二多晶矽層的部分，以形成：
該第二多晶矽層的一第一多晶矽塊，該第一多晶矽塊設置在該第一區域中的該第一源極區上方並且與該第一源極區絕緣，
該第二多晶矽層的一第二多晶矽塊，該第二多晶矽塊設置在該矽基板上方並且與該矽基板絕緣，並且與該第一區域中的該一對浮動閘極其中一個相鄰，
該第二多晶矽層的一第三多晶矽塊，該第三多晶矽塊設置在該矽基板上方並且與該矽基板絕緣，並且與該第一區域中的該一對浮動閘極其中一個相鄰，
該第二多晶矽層的一第四多晶矽塊，該第四多晶矽塊設置在該第二區域中的該矽基板上方並且與該矽基板絕緣，及
該第二多晶矽層的一第五多晶矽塊，該第五多晶矽塊設置在該第三區域中的該矽鰭片的該一對側表面及該頂表面上方並且與該一對側表面及該頂表面絕緣；
執行一次或更多次植入，以形成：
位於該基板的該第一區域中與該第二多晶矽塊相鄰的一第一汲極區，
位於該基板的該第一區域中與該第三多晶矽塊相鄰的一第二汲極區，
位於該基板的該第二區域中與該第四多晶矽塊相鄰的一第二源極區，
位於該基板的該第二區域中與該第四多晶矽塊相鄰的一第三汲極區，
位於該鰭片中與該第五多晶矽塊相鄰的一第三源極區，及
位於該鰭片中與該第五多晶矽塊相鄰的一第四汲極區；
移除該第五多晶矽塊；
在該第三區域中沿該鰭片的該一對側表面及該頂表面形成一高K材料層；以及
在該第三區域中的該高K材料層上形成一金屬材料塊，使得該金屬塊沿該鰭片的該一對側表面及該頂表面延伸並與該一對側表面及該頂表面絕緣。
通過查看說明書、申請專利範圍及圖式，本發明的其他目的及特徵將變得顯而易見。
參見圖1A至圖15A、圖1B至圖15B及圖1C至圖15C，顯示了在製造半導體晶圓基板(也稱為基板)10的記憶體單元區域2(第一區域)中的成對的記憶體單元(參見圖1A至圖15A)、基板10的HV裝置區域6(第二區域)中的高壓電晶體裝置(參見圖1B至圖15B)以及基板10的邏輯裝置區域4(第三區域)中的邏輯裝置(參見圖1C至圖15C)的處理中的步驟的側面剖視圖。該處理始於在基板10的平面表面10a上形成二氧化矽(也稱為氧化物)層12，基板10可由P型單晶矽形成。氧化物層12可通過沉積或通過熱氧化來形成。在氧化物層12上形成氮化矽層14(也稱為氮化物層14)。然後，微影光罩處理用於圖案化氮化物層14及氧化物層12(即，選擇性地移除層的一些部分而非其他部分)。微影光罩處理包括將光阻材料塗覆在氮化物層14上，之後進行光阻的曝光及顯影，以從記憶體單元區域及HV裝置區域2/6移除光阻材料，同時將光阻保持在邏輯裝置區域4中。然後，氮化物蝕刻及氧化物蝕刻用於從記憶體單元區域及HV裝置區域2/6移除曝光的氮化物層及氧化物層14/12，從而使基板10的上表面10a暴露在記憶體單元區域及HV裝置區域2/6中(光阻保護這些層免受邏輯裝置區域4中的蝕刻)。在將剩餘的光阻從邏輯裝置區域4移除之後，單獨使用矽氧化，或結合矽蝕刻使用矽氧化，以在記憶體單元區域及HV裝置區域2/6中使暴露的基板10的上表面10a凹陷。例如，矽氧化可以是在基板的上表面10a處消耗矽的熱氧化。氧化物層及氮化物層12/14保護邏輯裝置區域4免受該氧化/蝕刻。然後，氧化物蝕刻用於移除熱氧化形成的氧化物。所得結構示於圖1A至圖1C中，其中記憶體單元區域及HV裝置區域2/6中的基板10的上表面10a以凹陷量R凹陷在邏輯裝置區域4中的基板10的表面10a下方。凹陷量R的非限制性示例可包括大約20nm-70nm。
從邏輯裝置區域4移除氮化物層及氧化物層14/12(例如，通過一次或多次蝕刻)，從而使基板10的表面10a暴露。在該階段，基板10的上表面10a是階梯式的，其中記憶體單元區域及HV裝置區域2/6中
的基板10的上表面10a的部分相對於邏輯裝置區域4中的基板10的上表面10a的部分以凹陷量R凹陷(即，降低)。然後，在所有三個區域2/4/6中的基板10的表面10a上形成氧化物(絕緣材料)層16(例如，通過沉積或熱氧化物)，之後通過在氧化物層16上進行多晶矽沉積來形成多晶矽(也稱為poly)層18(第一多晶矽層)。微影光罩處理用於用光阻覆蓋該結構並從邏輯裝置區域4移除光阻。然後，多晶矽蝕刻用於從邏輯裝置區域4移除多晶矽層18。所得結構示於圖2A至圖2C中(在光阻移除之後)。該多晶矽層18將最終用於形成記憶體單元區域2中的記憶體單元的浮動閘極。
在記憶體單元區域及HV裝置區域2/6中的多晶矽層18上以及邏輯裝置區域4中的氧化物層16上形成氧化物層20，並且在氧化物層20上形成氮化物層22。微影光罩步驟用於用光阻覆蓋該結構，然後選擇性地移除光阻的部分以使下面的氮化物層22的選定部分暴露。然後，在那些選擇區域中執行一次或多次蝕刻以形成溝槽23，這些溝槽延伸穿過氮化物層22、氧化物層20、多晶矽層18、氧化物層16並進入記憶體單元區域及HV裝置區域2/6中的基板10中。在光阻移除之後，該結構被覆蓋一層的氧化物24(即，淺溝槽隔離(STI)氧化物)，用氧化物24填充溝槽23。然後，將該結構平坦化(例如，通過化學機械拋光-CMP)以暴露氮化物層22的頂表面。所得結構示於圖3A至圖3C中。
在氮化物層22上形成材料層26(例如，多晶矽)。材料層26通過以下方式圖案化：形成光阻28；選擇性地移除邏輯裝置區域4中的光阻28的條帶；以及移除層26的下面的暴露部分以在邏輯裝置區域4中形成在層26中的向下延伸到下面的氮化物層22並暴露下面的氮化物層的溝槽30，如圖4A至圖4C所示。在光阻移除之後，然後在溝槽30中形成間隔物29。間隔物的形成是本領域眾所周知的，並且涉及材料在結構的輪廓上方的沉積，之後進行非等向性蝕刻處理，由此將該材料從該結構的水準表面移除，同時該材料在該結構的垂直取向表面上在很大程度上保持完整(常常具有圓化的上表面)。在這種情況下，間隔物29沿溝槽30的側壁形成，並且較佳地由氧化物或氮化物形成。接下來，通過蝕刻移除層26的剩餘部分。接下來，用光阻覆蓋該結構，該光阻被曝光及顯影以從邏輯裝置區域4移除光阻。然後，氮化物蝕刻用於移除邏輯裝置區域中的間隔物29之間的氮化物層22的暴露部分，之後進行氧化物蝕刻以移除邏輯裝置區域4中的氧化物層20及16以及記憶體單元區域及HV裝置區域2/6中的氧化物層20的暴露部分。然後，矽蝕刻用於在邏輯裝置區域4中使基板10的暴露表面凹陷，從而形成延伸到基板10中的溝槽31，溝槽31之間有矽基板的鰭片10b。每個鰭片10b是向上延伸的元件，該元件具有一對側表面10c，這些側表面向上延伸並終止於頂表面10d，如下文相對於圖19進一步解釋。所得結構示於圖5A至圖5C中(在光阻移除之後)。
通過蝕刻移除間隔物29。氧化物沉積及CMP用於填充具有STI氧化物32的鰭片10b之間的空間。HV裝置區域可具有PMOS區及NMOS區。光阻形成在該結構上方，並且從HV裝置區域6的PMOS區移除。然後，執行到基板10中的植入以形成N井(NW)。然後，執行蝕刻以在HV裝置區域6中使氧化物24凹陷並且移除氮化物層22。在光阻移除之後，光阻形成在該結構上方，並且從HV裝置區域6的NMOS區以及從記憶體單元區域2移除。然後，執行到基板10中的植入以形成P井(PW)。然後，執行蝕刻以在記憶體單元區域2中使氧化物24凹陷並且移除氮化物層22。所得結構示於圖6A至圖6C中(在光阻移除之後)。
氧化物蝕刻用於從記憶體單元區域及HV裝置區域2/6移除氧化物層20(並且降低這些區域中的氧化物24的上表面)。絕緣層34，較佳地包含氧化物、氮化物及氧化物的三個子層(例如，ONO層)形成在該結構上方。通過第二多晶矽沉積在ONO層上形成多晶矽層36。在多晶矽層36上形成硬光罩層(例如，氮化物或其他適當的絕緣材料)38。所得結構示於圖7A至圖7C中。光阻形成在該結構上方，並且部分地移除以完全暴露邏輯裝置區域4，完全暴露HV裝置區域6，並且暴露記憶體單元區域2的部分，從而使硬光罩層38的部分暴露。氮化物蝕刻用於移除硬光罩層38的暴露部分，從而暴露多晶矽層36的部分。多晶矽蝕刻用於移除多晶矽層36的暴露部分，從而暴露絕緣層34的部分。蝕刻用於移除絕緣層34的暴露部分，從而暴露多晶矽層18的部分。在光阻移除之後，通過氧化物沉積、氮化物沉積以及隨後的氮化物非等向性蝕刻及氧化物非等向性蝕刻來形成ON(氧化物及氮化物)間隔物40/42。所得結構示於圖8A至圖8C中。如圖8A所示，成對的堆疊結構S1及S2形成在記憶體單元區域2中，這些堆疊結構包括從硬光罩層38保留的硬光罩材料塊38a，該硬光罩材料塊位於從多晶矽層36保留的多晶矽塊36a上並位於從絕緣層34保留的絕緣塊34a上，沿堆疊結構S1及S2的側面具有氧化物間隔物及氮化物間隔物40/42。對於每對堆疊結構S1/S2，在堆疊結構S1及S2之間的區域在本文被稱為內區IR，並且在堆疊結構S1及S2的相反兩側上的區域在本文被稱為外區OR。
然後，多晶矽蝕刻用於移除記憶體單元區域及HV裝置區域2/6中的多晶矽層18的暴露部分(即，除了受堆疊結構S1及S2保護的那些部分之外的所有部分)。然後，通過氧化物沉積及非等向性蝕刻在堆疊結構S1及S2的側面上形成氧化物間隔物44。疊堆結構S1及S2現在還包括在其下部部分處從多晶矽層18保留的多晶矽塊18a。光阻形成在該結構上方，並且僅從HV裝置區域6移除。任選的植入可執行到HV裝置區域6中的基板10中。然後，氧化物蝕刻用於從HV裝置區域6移除氧化物層16。氧化物層46形成在HV裝置區域6中的暴露的基板表面10a上(例如，通過熱氧化或沉積)，從而具有適於將在該區域中形成HV裝置的操作的厚度。所得結構示於圖9A至9C中(在光阻移除之後)。
然後，用光阻覆蓋該結構，該光阻被選擇性地移除以暴露在記憶體單元區域2中的成對的堆疊結構S1及S2之間的內區IR。然後，執行植入以在成對的堆疊結構S1及S2中的每對堆疊結構之間的基板10中的記憶體單元區域2中形成源極區48。然後，氧化物蝕刻用於移除堆疊結構S1及S2的內側壁上的氧化物間隔物44(即，在內區IR中彼此面對的那些側壁)。氧化物(隧道氧化物)層50形成在堆疊結構S1及S2的內側壁上以及堆疊結構S1及S2之間的基板表面10a上(例如，通過熱氧化及/或氧化物沉積)，從而具有適用於電子隧穿的厚度。源極區48的熱氧化及高摻雜物濃度可導致氧化物層50在基板表面10a上更厚。該結構被光阻覆蓋，該光阻從記憶體單元區域2中的外區OR移除。在外區OR中的基板10中執行植入(稱為字元線電壓植入)。氧化物蝕刻用於從記憶體單元區域2中的外區OR移除氧化物層16。所得結構示於圖10A至圖10C中(在光阻移除之後)。
光阻形成在該結構上，並且從邏輯裝置區域4移除。蝕刻用於從邏輯裝置區域4移除氮化物層22。執行植入以在邏輯裝置區域4中的基板10中形成井。氧化物蝕刻用於從邏輯裝置區域4移除氧化物層20及16並且在圍繞鰭片10b的溝槽31中使氧化物32凹陷。在光阻移除之後，在記憶體單元區域及邏輯裝置區域2/4中的基板的暴露表面10a上並且沿邏輯裝置區域4中的鰭片10b的側面形成介電(絕緣)層52。介電層52也成為HV裝置區域6中的氧化物層46的一部分。介電層52可為氧化物、氮氧化物或其他合適的絕緣材料。然後，將多晶矽層54(第二多晶矽層)沉積在邏輯裝置區域4中的包括鰭片10b的側面周圍的結構上。CMP及回蝕刻處理用於減小多晶矽層54的厚度(即，使得多晶矽層54的上表面與記憶體單元區域2中的堆疊結構S1/S2的頂部平齊或位於其下方)。所得結構示於圖11A至圖11C中。
硬光罩層56形成在該結構上，該結構可為單層材料或多層材料(兩層在圖中顯示)。硬光罩層56使用一種或多種微影處理來圖案化，從而使硬光罩層56的部分暴露。硬光罩層56的暴露部分通過一次或多次蝕刻移除，從而使多晶矽層54的部分暴露。多晶矽層54的暴露部分通過一次或多次蝕刻移除，其中位於硬光罩56的剩餘部分下方並受其保護的多晶矽層54的那些部分免受一次或多次蝕刻並保留。所得結構示於圖12A至圖12C中，其中圖12C是沿圖11C的線A-A的正交於圖1C至圖11C的視圖的鰭片10b的剖視圖。硬光罩及多晶矽層的圖案化可在兩個階
段中執行。例如，可在記憶體單元區域及HV裝置區域2/6中以及在邏輯裝置區域4中的局部區域中執行第一硬光罩蝕刻，之後僅針對邏輯裝置區域4中的局部區域執行單獨的第二硬光罩蝕刻。在光阻移除之後，然後執行單獨的多晶矽蝕刻。所得結構具有從多晶矽層54保留的第一多晶矽塊54a，每個第一多晶矽塊設置在多個源極區48其中一個的上方，所得結構具有從多晶矽層54保留的第二多晶矽塊及第三多晶矽塊54b，每個第二多晶矽塊及第三多晶矽塊設置在與堆疊結構S1/S2中的一個堆疊結構相鄰多個外區OR其中一個之中，所得結構具有從多晶矽層54保留的第四多晶矽塊54c，每個第四多晶矽塊設置在HV裝置區域6中，並且所得結構具有從多晶矽層54保留的第五多晶矽塊54d，每個第五多晶矽塊設置在邏輯裝置區域4中。第五多晶矽塊54d的每個環繞在鰭片10b周圍。
通過沉積及非等向性蝕刻在結構的側面上形成絕緣間隔物(例如，氮化物)58。執行一系列光罩步驟及植入以在基板10中形成與記憶體單元區域2中的多晶矽塊54b相鄰的汲極區60、在基板10中形成與HV裝置區域6中的多晶矽塊54c相鄰的源極區62及汲極區64、及在基板10中形成與多晶矽塊54d相鄰的源極區66及汲極區68。在邏輯裝置區域4中形成源極區66及汲極區68可包括移除與多晶矽塊54d相鄰的鰭片10b的部分，並且用外延生長的材料替換它們，其中源極區66及汲極區68是鰭片10b的外延生長的材料部分。任選地，記憶體單元區域2中的汲極區60及/或HV裝置區域6中的源極區及汲極區62/64也可以類似方式用外延生長的材料替換。額外的氧化物間隔物70及氮化物間隔物72可沿絕緣間隔物58(氮化物間隔物)形成。所得結構示於圖13A至圖13C中。
在該結構上方形成蝕刻停止材料層74。在該結構上方形成厚ILD層76(亦即，絕緣材料)。然後，執行化學機械拋光及蝕刻以降低ILD層76，移除硬光罩層56，並且暴露多晶矽塊54a、54b、54c及54d(例如，在暴露多晶矽塊54a-54d之後停止CMP)，如圖14A至圖14C所示。蝕刻用於從邏輯裝置區域4移除多晶矽塊54d(暴露介電層52)並移除暴露的介電層52。在該結構上形成高K材料層78(即，具有大於二氧化矽，如HfO2、ZrO2、TiO2、Ta2O5或其他適當的材料的介電常數的介電常數K)。在該結構上方形成金屬材料層。CMP用於移除除了通過高K材料層78設置在鰭片10b上方並與之絕緣的金屬塊80之外的金屬材料及高K材料層。ILD絕緣層82形成在該結構上方，並且接觸孔形成在ILD及其他絕緣層中以暴露各種源極區及汲極區、多晶矽塊及金屬塊。然後，用接觸材料，如金屬，填充接觸孔，以形成電觸點84。最終結構示於圖15A至圖15C中。
圖16是顯示形成在記憶體單元區域2中的一對非揮發性記憶體單元100的剖視圖。每對非揮發性記憶體單元100包括(第一)源極區48及兩個(第一及第二)汲極區60，該(第一)源極區及兩個(第一及第二)汲極區在其間限定基板10中的平面通道區90。對於每個非揮發性記憶體單元100，由多晶矽塊18a形成的浮動閘極設置在通道區90的第一部分上方並控制通道區90的第一部分，並且由多晶矽塊54b形成的字元線(選擇)閘極設置在通道區90的第二部分上方並控制通道區90的第二部分。由多晶矽塊36a形成的控制閘極設置在由多晶矽塊18a形成的浮動閘極上方，並且由多晶矽塊54a形成的抹除閘極設置在源極區48上方。非揮發性記憶體單元100成對地端對端形成，其中每個記憶體單元對共用共同汲極
區60，並且相鄰成對的非揮發性記憶體單元100共用由多晶矽塊54a及源極區48形成的共同抹除閘極。由多晶矽塊54b形成的字元線閘極下方的介電層52較佳地比由多晶矽塊18a形成的浮動閘極下方的氧化物層16薄，用以獲得更好的字元線閘極性能。
圖17包括形成在HV裝置區域6中的HV(高壓)裝置102的剖視圖。每個HV裝置102包括(第二)源極區62及(第三)汲極區64，該(第二)源極區及(第三)汲極區在其間限定基板10中的平面通道區92。由多晶矽塊54c形成的HV閘極設置在平面通道區92上方並且控制該平面通道區的導電性。由多晶矽塊54c形成的HV閘極通過氧化物層46與基板絕緣，因為該氧化物層是分開形成，所以該氧化物層相較氧化物層16(對於由多晶矽塊18a形成的浮動閘極)及介電層52(對於由多晶矽塊54b形成的字元線閘極)具有不同的厚度，用於改善HV裝置102的性能。
圖18及圖19是形成在邏輯裝置區域4中的邏輯裝置104的剖視圖。每個邏輯裝置104包括(第三)源極區66及(第四)汲極區68，該(第三)源極區及(第四)汲極區在其間限定鰭片10b中的通道區94。如圖19最佳所示，通道區94包括沿鰭片10b的頂部延伸的頂表面部分94a，以及沿鰭片10b的側面延伸的側表面部分94b。邏輯閘環繞在鰭片10b周圍(即，由金屬塊80形成的邏輯閘設置在通道區94的頂表面部分上方，特別是在頂表面部分94a上方，並且與側表面部分94b橫向地相鄰，用於控制通道區94的導電性)。
雖然在附圖中僅顯示了兩個非揮發性記憶體單元100、兩個HV裝置102及兩個邏輯裝置104，但是該領域熟此技藝者將理解，每種類型的許多裝置同時形成在其各自區域中。
上述記憶體裝置方法及所得結構提供了許多優點，包括高操作性能及易於製造平面非揮發性記憶體單元100(即，形成在基板10的平面區上並且具有平面通道區90的非揮發性記憶體單元100)及平面HV裝置102(即，形成在基板10的平面區域上並且具有平面通道區92的裝置)的優點，具有嵌入式邏輯裝置及記憶體裝置的進階組合的優點，其中邏輯裝置104是壓縮的非平面邏輯裝置(即，形成在鰭片10b上並圍繞該鰭片且具有非平面的通道區94的邏輯裝置)。邏輯裝置104的FinFET電晶體架構提供具有三閘極配置的增強型通道控制，並且能夠進一步縮放電晶體尺寸。
另一個優點是基板10的上表面10a相對於邏輯裝置區域4凹陷在記憶體單元區域及HV裝置區域2/6中。具體地講，在記憶體單元區域及HV裝置區域2/6中構成通道區的基板10的平面上表面10a具有以凹陷量R凹陷在邏輯裝置區域4中的鰭片10b的頂部下方的高度，如圖1A至圖1C所示，其容納非揮發性記憶體單元及HV裝置100/102相對於邏輯裝置104的較高閘極疊堆厚度及拓撲結構。另外，促進邏輯裝置區域4以及記憶體單元區域及HV裝置區域2/6中的共同處理。例如，使邏輯裝置區域4中的鰭片10b上升到高於記憶體單元區域中的基板表面的高度簡化了多晶矽層54、硬光罩層56及間隔物58/70/72的塊的共同形成步驟。類似地，共同植入步驟可用於形成記憶體單元汲極區60、HV裝置源極區
/汲極區62/64及邏輯裝置源極區/汲極區66/68。另外，由多晶矽塊54a形成的抹除閘極、由多晶矽塊54b形成的字元線閘極、由多晶矽塊54c及虛擬多晶矽塊54d形成的HV閘極全部使用相同的多晶矽沉積處理形成。再一個優點是使用多晶矽層54的多晶矽塊54d作為虛擬塊，該虛擬塊被移除並用高K材料及金屬塊80替換。這意味著單個多晶矽層用於在記憶體單元區域2中形成由多晶矽塊54a形成的抹除閘極及由多晶矽塊54b形成的字元線閘極，在HV裝置區域6中形成由多晶矽塊54c形成的高壓閘極，並且在邏輯裝置區域4中形成虛擬多晶矽塊54d。在形成邏輯閘之前執行用於記憶體單元及HV裝置的大部分製程(包括用於記憶體單元及HV裝置的閘極的所有多晶矽塊的形成)，這減少了對CMOS基線的製程影響。在鰭片10b形成在邏輯裝置區域4中之前，形成用於記憶體單元區域及HV裝置區域2/6的STI絕緣，這意味著延伸到基板中的STI的深度可在記憶體單元區域及HV裝置區域2/6與邏輯裝置區域之間變化(即，溝槽23可比溝槽31更深地延伸到基板10中，反之亦然)。
圖20A至圖20C及圖21A至圖21C顯示了另選具體例，該另選具體例始於圖6A至圖6C的結構。在該另選具體例中，除了省略了絕緣層34及多晶矽層36的形成之外，執行上文相對於圖7A至圖7C所述的步驟，使得硬光罩層38直接形成在多晶矽層18上，如圖20A至圖20C所示。除了涉及絕緣層34及多晶矽層36的任何步驟之外，如上所述執行剩餘的過程步驟，從而得到圖21A至圖21C所示的最終結構。在該第一另選具體例中，最終結構的唯一顯著差異在於記憶體單元區域2中由多晶矽塊18a形成的浮動閘極上方不存在控制閘極(來自多晶矽層36的材料塊)。取
而代之，每個記憶體單元僅包括僅三個閘極(由多晶矽塊18a形成的浮動閘極、由多晶矽塊54b形成的字元線閘極以及由多晶矽塊54a形成的抹除閘極)。在該具體例中，位於浮動閘極上方的材料塊是硬光罩層38的塊。省略控制閘極將允許進一步減小記憶體單元的高度。
應當理解，本發明不限於上述及本文所示的一個或多個具體例。例如，對本文中本發明的引用不旨在限制任何申請專利範圍或請求項術語的範圍，而是僅參考可由一項或多項申請專利範圍覆蓋的一個或多個特徵。上文所述的材料、處理及數值的示例僅為示例性的，而不應視為限制申請專利範圍。另外，根據請求項及說明書顯而易見的是，並非所有方法步驟都需要以所顯示或所受請求項保護的精確次序實行，而是以允許本發明的記憶體單元及邏輯裝置的適當形成的任何次序(除非存在對任何次序的明確描繪的限制)來實行。最後，單個材料層可被形成為多個此類或類似材料層，反之亦然。
應當指出的是，如本文所用，術語「在…上方」及「在…上」均包括性地包括「直接在…上」(之間沒有設置中間材料、元件或空間)及「間接在…上」(之間設置有中間材料、元件或空間)。類似地，術語「相鄰」包括「直接相鄰」(之間沒有設置中間材料、元件或空間)及「間接相鄰」(之間設置有中間材料、元件或空間)，「被安裝到」包括「被直接安裝到」(之間沒有設置中間材料、元件或空間)及「被間接安裝到」(之間設置有中間材料、元件或空間)，並且「被電連接到」包括「被直接電連接到」(之間沒有將元件電連接在一起的中間材料或元件)及「被間接電連接到」(之間有將元件電連接在一起的中間材料或元件)。例如，「在基板上方」形成元件可包括在兩者間無中間材料/元件的情況下直接在基板上形成該元件，以及在兩者間有一種或多種中間材料/元件的情況下間接在基板上形成該元件。
2:記憶體單元區域
4:邏輯裝置區域
6:HV裝置區域
10:基板
10a:平面表面
10b:鰭片
10c:一對側表面
10d:頂表面
12:氧化物層
14:氮化矽層
16:氧化物層
18:多晶矽層
18a:多晶矽塊
20:氧化物層
22:氮化物層
23:溝槽
24:氧化物
26:材料層
28:光阻
29:間隔物
30:溝槽
31:溝槽
32:STI氧化物
34:絕緣層
34a:絕緣塊
36:多晶矽塊
36a:多晶矽塊
38:硬光罩層
38a:硬光罩材料塊
40:氧化物間隔物
42:氮化物間隔物
44:氧化物間隔物
46:氧化物層
48:源極區
50:氧化物層
52:介電層
54:多晶矽層
54a:第一多晶矽塊
54b:第二多晶矽塊及第三多晶矽塊
54c:第四多晶矽塊
54d:第五多晶矽塊
58:絕緣間隔物
60:汲極區
62:源極區
64:汲極區
66:源極區
68:汲極區
70:氧化物間隔物
72:間隔物
74:停止材料層
76:ILD層
78:高K材料層
80:金屬塊
82:ILD絕緣層
84:電觸點
90:平面通道區
92:平面通道區
94:通道區
94a:頂表面部分
94b:側表面部分
100:非揮發性記憶體單元
102:HV裝置
104:邏輯裝置
IR:內區
OR:外區
NW:N井
PW:P井
R:凹陷量
S1:堆疊結構
S2:堆疊結構
圖1A至圖15A是顯示在半導體基板的記憶體單元區域中形成非揮發性記憶體單元的步驟的側面剖視圖。
圖1B至圖15B是顯示在半導體基板的HV裝置區域中形成高壓裝置的步驟的側面剖視圖。
圖1C至圖15C是顯示在半導體基板的邏輯裝置區域中形成邏輯裝置的步驟的側面剖視圖。
圖16是記憶體單元區域中的記憶體單元的側面剖視圖。
圖17是HV裝置區域中的高壓裝置的側面剖視圖。
圖18及圖19是邏輯裝置區域中的邏輯裝置的側面剖視圖。
圖20A及圖21A是顯示根據另選具體例的在半導體基板的記憶體單元區域中形成非揮發性記憶體單元的步驟的側面剖視圖。
圖20B及圖21B是顯示根據另選具體例的在半導體基板的HV裝置區域中形成高壓裝置的步驟的側面剖視圖。
圖20C及圖21C是顯示根據另選具體例的在半導體基板的邏輯裝置區域中形成邏輯裝置的步驟的側面剖視圖。
4:邏輯裝置區域
10:基板
10b:鰭片
18:多晶矽層
32:STI氧化物
76:ILD層
78:高K材料層
80:金屬塊
82:ILD絕緣層
84:電觸點
94a:頂表面部分
94b:側表面部分
104:邏輯裝置
Claims (10)
- 一種形成一裝置的方法，該方法包括：提供一矽基板，該矽基板帶有一上表面並且具有第一區域、第二區域及第三區域；在該矽基板的該第一區域及該第二區域中使該上表面凹陷，但在該矽基板的該第三區域中不使該上表面凹陷；形成一第一多晶矽層，該第一多晶矽層位於該第一區域及該第二區域中的該上表面上方並且與該上表面絕緣；使用至少一第一矽蝕刻形成多個第一溝槽，該第一溝槽穿過該第一多晶矽層並進入該第一區域及該第二區域中的該矽基板中而不是該第三區域中的該矽基板中；用絕緣材料填充該第一溝槽；在該第一溝槽的該填充之後，使用至少一第二矽蝕刻形成進入該第三區域中的該矽基板中的多個第二溝槽，以形成該矽基板的一向上延伸的鰭片，該向上延伸的鰭片具有向上延伸並終止於一頂表面處的一對側表面；在該鰭片的該形成之後，在該第一區域中的該第一多晶矽層上方形成一對材料塊；移除該第一區域中的該第一多晶矽層的部分，以形成該第一多晶矽層的一對浮動閘極，每個該浮動閘極設置在該一對材料塊其中一個的下方；執行一第一植入，以在該一對浮動閘極之間形成該第一區域中的該矽基板中的一第一源極區； 在該第一區域、該第二區域及該第三區域中的該矽基板上方形成一第二多晶矽層；移除該第二多晶矽層的部分，以形成：該第二多晶矽層的一第一多晶矽塊，該第一多晶矽塊設置在該第一區域中的該第一源極區上方並且與該第一源極區絕緣，該第二多晶矽層的一第二多晶矽塊，該第二多晶矽塊設置在該矽基板上方並且與該矽基板絕緣，並且與該第一區域中的該一對浮動閘極其中一個相鄰，該第二多晶矽層的一第三多晶矽塊，該第三多晶矽塊設置在該矽基板上方並且與該矽基板絕緣，並且與該第一區域中的該一對浮動閘極其中一個相鄰，該第二多晶矽層的一第四多晶矽塊，該第四多晶矽塊設置在該第二區域中的該矽基板上方並且與該矽基板絕緣，及該第二多晶矽層的一第五多晶矽塊，該第五多晶矽塊設置在該第三區域中的該鰭片的該一對側表面及該頂表面上方並且與該一對側表面及該頂表面絕緣；執行一次或更多次植入，以形成：位於該矽基板的該第一區域中與該第二多晶矽塊相鄰的一第一汲極區，位於該矽基板的該第一區域中與該第三多晶矽塊相鄰的一第二汲極區，位於該矽基板的該第二區域中與該第四多晶矽塊相鄰的一第二源極 區，位於該矽基板的該第二區域中與該第四多晶矽塊相鄰的一第三汲極區，位於該鰭片中與該第五多晶矽塊相鄰的一第三源極區，及位於該鰭片中與該第五多晶矽塊相鄰的一第四汲極區；移除該第五多晶矽塊；在該第三區域中沿該鰭片的該一對側表面及該頂表面形成一高K材料層；以及在該第三區域中的該高K材料層上形成一金屬材料塊，使得該金屬材料塊沿該鰭片的該一對側表面及該頂表面延伸並與該一對側表面及該頂表面絕緣。
- 如請求項1之方法，其中，該一對材料塊由多晶矽形成並且與該一對浮動閘極絕緣。
- 如請求項2之方法，其中，該一對材料塊通過氧化物-氮化物-氧化物層與該一對浮動閘極絕緣。
- 如請求項1之方法，其中，該一對材料塊由一絕緣材料形成。
- 如請求項1之方法，該第二溝槽的該形成包括：在該第三區域中的該上表面上方形成一材料層；在該材料層中形成多個第三溝槽；在該第三溝槽中形成多個材料間隔物；移除該材料層；以及 在位於該材料間隔物之間的該矽基板的部分中執行該第二矽蝕刻。
- 如請求項1之方法，其中，該第三源極區及該第四汲極區的該形成包括：在移除該第五多晶矽塊之前，在與該第五多晶矽塊相鄰的該鰭片上外延地生長材料，其中該第三源極區及該第四汲極區形成在外延地生長的該材料中。
- 如請求項1之方法，其中，該第二多晶矽塊及該第三多晶矽塊通過絕緣材料與該矽基板的該上表面絕緣，該絕緣材料的厚度小於將該浮動閘極與該上表面絕緣的絕緣材料的厚度。
- 如請求項1之方法，其中，該第四多晶矽塊通過絕緣材料與該矽基板的該上表面絕緣，該絕緣材料的厚度不同於將該浮動閘極與該上表面絕緣的絕緣材料的厚度。
- 如請求項1之方法，其中，該第一溝槽比該第二溝槽更深地延伸到該矽基板中。
- 如請求項1之方法，其中，該第二溝槽比該第一溝槽更深地延伸到該矽基板中。
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|---|---|---|---|
| CN202010993707.2A CN114256251A (zh) | 2020-09-21 | 2020-09-21 | 形成具有存储器单元、高压器件和逻辑器件的设备的方法 |
| CN202010993707.2 | 2020-09-21 | ||
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| WOPCT/US21/14244 | 2021-01-20 | ||
| PCT/US2021/014244 WO2022060402A1 (en) | 2020-09-21 | 2021-01-20 | Method of forming a device with planar split gate non-volatile memory cells, high voltage devices and finfet logic devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202213648A TW202213648A (zh) | 2022-04-01 |
| TWI809502B true TWI809502B (zh) | 2023-07-21 |
Family
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Family Applications (1)
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|---|---|---|---|
| TW110134160A TWI809502B (zh) | 2020-09-21 | 2021-09-14 | 形成具有平面分離閘非揮發性記憶體單元、高電壓裝置及finfet邏輯裝置之裝置的方法 |
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| KR (1) | KR102567123B1 (zh) |
| TW (1) | TWI809502B (zh) |
| WO (1) | WO2022060402A1 (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201727878A (zh) * | 2015-11-03 | 2017-08-01 | 超捷公司 | 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法 |
| TW201937700A (zh) * | 2017-12-05 | 2019-09-16 | 美商超捷公司 | 具有整合式高k金屬控制閘之非揮發性分離閘記憶體單元及其製造方法 |
| US20200013788A1 (en) * | 2018-07-05 | 2020-01-09 | Silicon Storage Technology, Inc. | Method Of Making Split Gate Non-Volatile Memory Cells With Three-Dimensional FINFET Structure, And Method Of Making Same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6747310B2 (en) | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| US7423310B2 (en) | 2004-09-29 | 2008-09-09 | Infineon Technologies Ag | Charge-trapping memory cell and charge-trapping memory device |
| KR101100428B1 (ko) | 2005-09-23 | 2011-12-30 | 삼성전자주식회사 | ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법 |
| US20090039410A1 (en) | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| US8461640B2 (en) | 2009-09-08 | 2013-06-11 | Silicon Storage Technology, Inc. | FIN-FET non-volatile memory cell, and an array and method of manufacturing |
| US8711636B2 (en) | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
| US9985042B2 (en) * | 2016-05-24 | 2018-05-29 | Silicon Storage Technology, Inc. | Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells |
| US10468428B1 (en) | 2018-04-19 | 2019-11-05 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same |
| US10937794B2 (en) | 2018-12-03 | 2021-03-02 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same |
| US10797142B2 (en) | 2018-12-03 | 2020-10-06 | Silicon Storage Technology, Inc. | FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication |
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Patent Citations (3)
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| TW201727878A (zh) * | 2015-11-03 | 2017-08-01 | 超捷公司 | 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法 |
| TW201937700A (zh) * | 2017-12-05 | 2019-09-16 | 美商超捷公司 | 具有整合式高k金屬控制閘之非揮發性分離閘記憶體單元及其製造方法 |
| US20200013788A1 (en) * | 2018-07-05 | 2020-01-09 | Silicon Storage Technology, Inc. | Method Of Making Split Gate Non-Volatile Memory Cells With Three-Dimensional FINFET Structure, And Method Of Making Same |
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