TW201727878A - 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法 - Google Patents

具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法 Download PDF

Info

Publication number
TW201727878A
TW201727878A TW105135534A TW105135534A TW201727878A TW 201727878 A TW201727878 A TW 201727878A TW 105135534 A TW105135534 A TW 105135534A TW 105135534 A TW105135534 A TW 105135534A TW 201727878 A TW201727878 A TW 201727878A
Authority
TW
Taiwan
Prior art keywords
region
gate
conductive
forming
insulated
Prior art date
Application number
TW105135534A
Other languages
English (en)
Other versions
TWI657566B (zh
Inventor
堅昇 蘇
周峰
楊正威
曉萬 陳
恩漢 杜
Original Assignee
超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 超捷公司 filed Critical 超捷公司
Publication of TW201727878A publication Critical patent/TW201727878A/zh
Application granted granted Critical
Publication of TWI657566B publication Critical patent/TWI657566B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種記憶體裝置，其包括一矽基材，該矽基材在一記憶體單元區域中具有一平面的上部表面，且在一邏輯裝置區域中具有一向上延伸的矽鰭。該矽鰭包括側表面，其等係向上延伸並終止於一頂部表面。該邏輯裝置包括隔開的源極區與汲極區，且一通道區延伸於其等之間(沿著該頂部表面及該等側表面)；及一導電邏輯閘，其係設置在該頂部表面上方並與該等側表面側向相鄰。該記憶體單元包括隔開的源極區與汲極區，且一第二通道區延伸於其等之間；一導電浮閘，其係設置在該第二通道區的一個部分上方；一導電字線閘，其係設置在該第二通道區的另一個部分上方；一導電控制閘，其係設置在該浮閘上方；以及一導電抹除閘，其係設置在該源極區上方。

Description

具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法 【相關申請案】
本申請案主張於2015年11月3日申請之美國專利臨時申請案第62/250,349號的權利，該案以引用方式併入本文中。
本發明關於非揮發性快閃記憶體單元，其具有選擇閘、浮閘、控制閘、以及抹除閘。
具有選擇閘、浮閘、控制閘及抹除閘之分離閘非揮發性快閃記憶體單元係為眾所周知的習知技術。請參考例如美國專利第6,747,310與7,868,375號。亦已知在相同矽晶片上形成邏輯裝置(亦即，低壓及/或高壓邏輯裝置)，且在如此做的過程中共享用於形成記憶體及邏輯裝置兩者之部分的一些處理步驟(例如，使用相同的多晶矽沉積程序形成用於記憶體單元及邏輯裝置兩者的閘)。然而，形成記憶體單元中的其他處理步驟可不利地影響先前製成的邏輯裝置，且反之亦然，因此在相同晶圓上形成兩類型的裝置常可能是困難且複雜的。
為了藉由縮小微影大小來解決減少之通道寬度的問題，已提出用於記憶體單元結構之Fin-FET型結構。在一Fin-FET類型結構中，半導體材料之一鰭形狀構件連接源極區域至汲極區域。該鰭形狀構件具有一頂部表面及兩個側表面。從源極區至汲極區的電流接著可沿著鰭形狀構件之頂部表面以及兩側表面流動。因此，增加通道區的有效寬度，從而增加電流流動。然而，藉由將通道區「摺疊」至兩側表面中，通道區的有效寬度係增加而不犧牲更多半導體面積(semiconductor real estate)，從而減少通道區的「佔用面積(footprint)」。已揭示使用此類Fin-FET之非揮發性記憶體單元。先前技術Fin-FET非揮發性記憶體結構之一些實例包括美國專利第7,423,310號、第7,410,913號及第8,461,640號。這些先前技術所引述者未預想到的是用於邏輯裝置之一Fin-FET型組態，該等邏輯裝置係形成在與一非Fin-FET型組態之非揮發性記憶體單元相同的晶圓基材上。
前文提及的問題及需求係藉由一種記憶體裝置來解決，該記憶體裝置包括一矽基材；一邏輯裝置，其係形成在該基材之一邏輯裝置區域中；及一記憶體單元，其係形成在該基材之一記憶體單元區域中。該基材具有一上部表面，其在該矽基材之該記憶體單元區域中係平面的，並在該矽基材之該邏輯裝置區域中包括一向上延伸的矽鰭。該矽鰭包括一對側表面，其等係向上延伸並終止於一頂部表面。該邏輯裝置包括隔開的第一源極區與第一汲極區，其等係形成在該矽 基材中，且該矽基材之一第一通道區延伸於其等之間，其中該第一通道區沿著該頂部表面及該對側表面延伸；以及一導電邏輯閘，其係設置在該頂部表面上方並與該頂部表面絕緣，並設置成與該對側表面側向相鄰且與該對側表面絕緣。該記憶體單元包括隔開的第二源極區與第二汲極區，其等係形成在該矽基材中，且該矽基材之一第二通道區延伸於其等之間；一導電浮閘，其係設置在與該第二源極區相鄰的該第二通道區之一第一部分上方，並與該第一部分絕緣；一導電字線閘，其係設置在與該第二汲極區相鄰的該第二通道區之一第二部分上方，並與該第二部分絕緣；一導電控制閘，其係設置在該浮閘上方並與該浮閘絕緣；以及一導電抹除閘，其係設置在該第二源極區上方並與該第二源極區絕緣。
一種形成一記憶體裝置之方法，其包括形成隔開的第一源極區與第一汲極區在一矽基材之一記憶體單元區域中，且該矽基材之一第一通道區延伸於該第一源極區與該第一汲極區之間；形成一導電浮閘，其係設置在與該第一源極區相鄰的該第一通道區之一第一部分上方並與該第一部分絕緣；形成一導電字線閘，其係設置在與該第一汲極區相鄰的該第一通道區之一第二部分上方，並與該第二部分絕緣；形成一導電控制閘，其係設置在該浮閘上方並與該浮閘絕緣；形成一導電抹除閘，其係設置在該第一源極區上方並與該第一源極區絕緣；形成一材料之保護層在該浮閘、該控制閘、該抹除閘、及該字線閘上方；藉由移除在一邏輯裝置區域中之部分的該矽基材而形成一向上延伸的矽鰭在該邏輯區域中(其中該矽鰭包括一對側表面，其等向 上延伸並終止於一頂部表面，且該形成該向上延伸的矽鰭係在該形成該浮閘、該控制閘、該源極區、該抹除閘、該字線閘、及該保護層後執行)；形成一導電邏輯閘，其係設置在該頂部表面上方並與該頂部表面絕緣，且係設置成與該對側表面側向相鄰並與該對側表面絕緣；以及形成隔開的第二源極區與第二汲極區在該矽基材之該邏輯裝置區域中，且該矽基材之一第二通道區延伸於該第二源極區與該第二汲極區之間，其中該第二通道區沿著該頂部表面及該對側表面延伸。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
S1、S2‧‧‧堆疊
2‧‧‧記憶體單元區域
4‧‧‧邏輯裝置區域
10‧‧‧基材/矽基材
10a‧‧‧矽薄鰭/矽鰭部分/矽鰭/鰭結構/矽鰭結構
12‧‧‧二氧化矽(氧化物)層
14‧‧‧第一多晶矽層/第一多晶矽/多晶矽塊/浮閘
16‧‧‧絕緣層/氧化物層
18‧‧‧第二多晶矽層/多晶矽塊/控制閘
20‧‧‧絕緣層/層/硬遮罩/複合層/氧化物
20a‧‧‧氮化矽/厚氮化矽層
20b、22‧‧‧二氧化矽
20c‧‧‧氮化矽
24‧‧‧氮化矽層/氮化矽
26‧‧‧複合間隔物
28‧‧‧光阻
30‧‧‧氧化物間隔物
31‧‧‧氧化物間隔物/間隔物
32‧‧‧光阻材料
33‧‧‧氧化物層/層/氧化物
34、90‧‧‧源極區
36‧‧‧二氧化矽/氧化物
38‧‧‧光阻材料/光阻
40‧‧‧絕緣層
42a‧‧‧抹除閘/多晶矽層塊/多晶矽塊/抹除閘多晶矽
42b‧‧‧字線閘/多晶矽塊/字線閘多晶矽
42c‧‧‧多晶矽層/多晶矽塊
50‧‧‧氧化物層/氧化物
52‧‧‧氧化物層
54‧‧‧光阻
56‧‧‧氮化物/氮化物層/氮化物塊
58‧‧‧光阻
60‧‧‧溝槽
62‧‧‧STI絕緣/STI氧化物
64‧‧‧高K材料層/高K層
66‧‧‧金屬材料層/金屬層/金屬
68‧‧‧氮化物層/氮化物
70‧‧‧邏輯閘
72‧‧‧光阻
73‧‧‧LDD區
74‧‧‧氮化物間隔物
76‧‧‧N+接面(汲極區)
78‧‧‧絕緣(ILD)
80‧‧‧接觸孔
82‧‧‧金屬觸點
84‧‧‧金屬位元線
86、94‧‧‧通道區
92‧‧‧汲極區
圖1A至圖1I係側視截面圖，其等顯示在一半導體基材之一記憶體單元區域中形成非揮發性記憶體單元的步驟。
圖2係在開始形成邏輯裝置時，半導體基材之邏輯裝置區域的側視截面圖。
圖3A至圖3J係側視截面圖，其等顯示在一半導體基材之一記憶體單元區域中形成非揮發性記憶體單元的步驟。
圖4A至圖4N係側視截面圖，其等顯示在半導體基材之邏輯裝置區域中形成邏輯裝置的步驟。
參照圖1A至圖1I，其等顯示在一矽晶圓基材之一記憶體單元區域2中製作成對記憶體單元之程序步驟的截面圖。該程序始 於在一基材10(例如，P型單晶矽)上形成二氧化矽(氧化物)層12。其後，在二氧化矽層12上形成一第一多晶矽(或非晶矽)層14，如圖1A所繪示。隨後使用一遮罩光微影程序在垂直於圖1A視角之一方向上圖案化第一多晶矽層14。
於第一多晶矽層14上形成另一絕緣層16，諸如二氧化矽(或甚至一複合層，諸如ONO(氧化物、氮化物、氧化物))。接著，在氧化物層16上形成一第二多晶矽層18。在第二多晶矽層18上形成另一絕緣層20，且該絕緣層在隨後的乾式蝕刻期間係用作為一硬遮罩。在較佳實施例中，層20係一複合層，其包含氮化矽20a、二氧化矽20b、及氮化矽20c。所得結構係顯示於圖1B。替代地，硬遮罩20可為氧化矽20b及氮化矽20c的一複合層。替代地，硬遮罩20亦可僅以一厚氮化矽層20a形成。
在該結構上塗布光阻材料(未顯示)，且執行一遮罩步驟以曝露該光阻材料之所選定部分。顯影該光阻並使用該光阻作為一遮罩，蝕刻該結構。具體而言，對複合層20、第二多晶矽層18、及絕緣層16進行非等向性蝕刻直到第一多晶矽層14經暴露。所得之記憶體單元堆疊結構係顯示於圖1C。雖然僅顯示兩「堆疊」(S1及S2)，當明白有若干彼此隔開的此類成對「堆疊」。
在該結構上形成二氧化矽22。接下來形成氮化矽層24。對氮化矽24進行非等向性蝕刻，從而在堆疊S1及S2之各者周圍留下一複合間隔物26(其係二氧化矽22及氮化矽24的組合)。在所屬技術領域中，間隔物的形成係眾所周知，且涉及在一結構的輪廓 上方沉積一材料，隨後則是一非等向性蝕刻程序，藉此自結構的水平表面移除該材料，而該材料在該結構之垂直定向的表面上大半保持完整(常具有一圓形上部表面)。所得結構顯示於圖1D中。
於該結構上方形成一氧化物層，接著進行一非等向性蝕刻，而在堆疊S1及S2之周圍留下氧化物間隔物30。在堆疊S1及S2(以及其他交替的成對堆疊S1及S2)之間的區域上方形成光阻28。如本文中所使用，成對堆疊S1及S2之間的區係稱為「內部區(inner region)」，且內部區外側的區(亦即，介於相鄰的成對堆疊S1及S2之間)係稱為「外部區(outer regions)」。藉由等向性蝕刻移除外部區域內的經暴露間隔物30。所得結構顯示於圖1E中。
在移除光阻28後，在內部區及外部區中之第一多晶矽14的曝露部分係經非等向性蝕刻，在各堆疊S1/S2中留下一多晶矽塊14。於多晶矽過蝕刻期間將蝕刻(移除)部分的氧化物層12。較薄的剩餘氧化物層將較佳地留在基材10上，以防止基材10受損。所得結構顯示於圖1F中。
於該結構上方形成一氧化物層，接著進行一非等向性蝕刻，而在堆疊S1及S2之周圍留下氧化物間隔物31且在基材10上留下氧化物層33。於該結構上方形成另一氧化物層以加厚間隔物31和層33。接著塗布及遮罩光阻材料32，從而在堆疊S1及S2之間的內部區域中留下開口。使所得結構遭受一離子植入(亦即，進入內部區中之基材10的曝露部分)以在基材中形成源極區34。接著藉由例如 濕式蝕刻，移除內部區域中與堆疊S1及S2和氧化物層33相鄰的氧化物間隔物31。所得結構顯示於圖1G中。
移除在堆疊S1及S2的外部區域中的光阻材料32。施加一高溫熱退火步驟以活化離子植入，以完成源極區34的形成。接著在各處形成二氧化矽36。該結構再次被光阻材料38覆蓋，並進行一遮罩步驟，從而曝露堆疊S1及S2的外部區域，並使光阻材料38覆蓋堆疊S1及S2之間的內部區域。進行氧化物非等向性蝕刻並接著進行等向性濕式蝕刻，用以從堆疊S1及S2的外部區域移除氧化物36以及氧化物33，且有可能用以降低堆疊S1及S2的外部區域中氧化物間隔物31之厚度。所得結構顯示於圖1H中。可選地，可使基材之源極區34的部分氧化以增厚在源極區34上方之該基材上的氧化物。
在該結構上方形成一絕緣層40。較佳地，絕緣層40包括作為界面層(IL)之一第一薄氧化物層以及一第二高K材料層(亦即，具有大於氧化物所具者的介電常數K，例如，HfO2、ZrO2、TiO2、Ta2O5、或其他適當材料等)。可改變IL厚度以達到用於分離閘快閃單元之選擇閘的不同臨界電壓。可接著進行可選用的熱處理以增強閘極介電質上的濕度控制。在絕緣層40中可包括一覆蓋層(例如，TiN、TaN、TiSiN)(在高K材料上，以保護其在後續處理步驟中免於損壞)。在移除光阻38後，接著在結構上方沉積多晶矽，隨後進行CMP蝕刻，得出在堆疊S1及S2之內部區中之一多晶矽層塊42a以及在堆疊S1及S2之外部區中之多晶矽塊42b。所得結構係顯示於圖1I，其中對各記憶體單元而言，多晶矽塊42a構成抹除閘，多晶矽塊 42b構成字線閘，氧化物20作為一硬遮罩HM，多晶矽塊18構成控制閘，且多晶矽塊14構成浮閘。
用於在記憶體區域中形成抹除閘及字線閘42a/42b的多晶矽沉積及CMP蝕刻亦在晶圓之邏輯裝置區域4(包括核心邏輯與非核心邏輯區域)中的氧化物50上形成多晶矽塊42c，如圖2所示。
圖3A至圖3J顯示晶圓之記憶體單元區域2中之記憶體單元的繼續處理，而圖4A至圖4N顯示晶圓之邏輯裝置區域4中的處理(於形成邏輯裝置)。如圖3A及圖4A所示，在記憶體單元區域2及邏輯裝置區域4中，在結構上方形成一氧化物層52。此氧化物層將保護記憶體單元區域2免於後續的邏輯裝置區域處理。在記憶體單元區域2上方形成光阻54，同時使邏輯裝置區域4被曝露。接著執行氧化物及多晶矽蝕刻以移除邏輯裝置區域4中的氧化物層52/50及多晶矽層42c，僅留下裸基材10，如圖3B及圖4B所示。多晶矽蝕刻可為等向性，且氧化物蝕刻可為濕式(例如，DHF或BOE)。在移除光阻54後，於記憶體區域及邏輯裝置區域2及4兩者中沉積氮化物層56，如圖3C及圖4C所示。
接著在邏輯裝置區域4中執行矽鰭形成，其始於形成及圖案化光阻58，以界定邏輯裝置區域4中之光阻的薄鰭部分。接著藉由氮化物蝕刻來移除下方氮化物56的曝露部分，留下氮化物56的薄鰭，如圖4D所示。如所示，雖然較佳地藉由光微影來形成氮化物層56中的鰭圖案，其可替代地藉由其他技術來形成(例如，自對準雙重圖案化(SADP)或側壁影像轉移(SIT))。在移除光阻58後，執行一矽 蝕刻以形成溝槽60至基材10的曝露部分中，如圖4E所示(其中氮化物56係用作一硬遮罩)，留下從矽基材10之現已凹陷的表面向上延伸並藉由新形成至矽基材10中之溝槽60而彼此分開的矽薄鰭10a。矽蝕刻可為濕式或乾式，並可為TMAH(氫氧化四甲銨)。
STI氧化物沉積(例如，TEOS)及使用氮化物56作為CMP蝕刻停止之一CMP蝕刻形成填充相鄰的矽鰭部分10a與氮化物塊56之間的溝槽60之STI絕緣62，如圖4F所示。接著使用氧化物蝕刻(濕式或乾式)以使STI氧化物62下陷至接近在矽鰭10a之間之溝槽60的底部。接著執行一抗擊穿植入，其通過氧化物62且進入到在相鄰的鰭結構10a之間的基材10，如圖4G所示。植入在相鄰的鰭結構10a之間形成擊穿阻擋件，並在核心與非核心邏輯區域之間形成邊界。
接著使用氮化物蝕刻(例如，熱磷酸)以自記憶體區域2及邏輯裝置區域4移除氮化物56，如圖3D及圖4H所示。接著在結構上沉積一高K材料層64(例如，藉由原子層沉積-ALD或有機金屬化學氣相沉積-MOCVD)，隨後沉積一金屬材料層66，如圖4I所示。執行一CMP蝕刻，其自記憶體單元區域2移除高K層及金屬層64及66。接著在結構上方沉積氮化物層68(其將作為一硬遮罩)，如圖3E、圖4J、及圖4K所示(圖4K係相對於圖4J之邏輯裝置區域4的正交視角)。亦可使用一非晶矽層作為一硬遮罩。接著沉積一薄DARC(介電質抗反射塗層)層(作為一用於光微影的ARC層)。使用一遮罩步驟而以光阻界定邏輯裝置區域中的閘區域。使用蝕刻移除邏輯裝 置區域4中之氮化物68、金屬66、及高K層64的曝露部分，如圖4L及圖4M所示(在移除光阻後)。此蝕刻界定邏輯閘70，其等係導電的，並以絕緣覆蓋，且其等沿著矽鰭結構10a的頂部及側表面延伸。
記憶體單元區域2的處理繼續為一遮罩步驟(為了以光阻覆蓋邏輯裝置區域4，同時使記憶體區域2被曝露)，隨後為氮化物及氧化物蝕刻以移除氮化物層及氧化物層68及52，並進行一多晶矽蝕刻以使抹除閘多晶矽42a及字線閘多晶矽42b凹陷，如圖3F所示。使用一遮罩步驟而以光阻72覆蓋成對的記憶體單元堆疊，並界定字線閘多晶矽42b的外部邊緣，隨後進行一多晶矽非等向性蝕刻，得出圖3G的結構。執行一LDD植入至曝露的基材部分中，以形成LDD區73，其等允許BL(N+)接面將LDD(N-)接面欠疊(underlap)於字元線閘42b，如圖3H所示。
在移除光阻後，執行氮化物沉積與蝕刻以沿著字線多晶矽閘42b以及沿著硬遮罩20形成氮化物間隔物74(同時降低硬遮罩20的上部表面)，如圖3I所示。執行一N+植入及熱活化以形成與氮化物間隔物74相鄰的N+接面(汲極區)76。可執行此相同或不同的植入以在邏輯裝置區域4中形成源極區與汲極區90及92。以絕緣(ILD)78覆蓋結構，藉由遮罩及蝕刻程序將接觸孔80形成至絕緣78中。接著沉積金屬以形成金屬觸點82，其等延伸通過ILD 78至汲極區76，且係藉由一金屬位元線84連結在一起。金屬觸點亦形成在SL、EG、及WL搭接區(strapping region)中，以將其等連接至外部電 路供電氣操作(例如，程式化、抹除、及讀取)。所執行之用於FinFET邏輯裝置之觸點的形成與用於記憶體單元區域者並不相同。例如，對n-FinFET裝置而言，可使用突起之源極與汲極的原位摻雜來形成觸點。對p-FinFET而言，可使用用以在通道中誘發壓縮應力之源極與汲極的eSiGe。藉由使金屬閘凹陷、增添覆蓋層(例如，氮化物及氧化物)、及隨後的CMP平面化與觸點圖案化來形成一自對準觸點。最終的所得結構係顯示於圖3J及圖4N。
如圖3J所繪示，源極區與汲極區34及76係在基材中界定一通道區86於其等之間。浮閘14係設置在通道區86之一第一部分上方並控制該第一部分，且字線閘42b係設置在通道區86之一第二部分上方並控制該第二部分。控制閘18係設置在浮閘14上方，且抹除閘42a係設置在源極區34上方。如圖4N所繪示，在邏輯區域中，源極區與汲極區90及92界定一通道區94於其等之間，其中通道區94包括一頂部表面部分，其沿著鰭結構10a的頂部延伸；及側表面部分，其等沿著鰭結構10a的側邊延伸。邏輯閘70係設置在通道區94的頂部表面部分上方，並與通道區94的側表面部分側向相鄰。
上述記憶體裝置方法及結構提供平面記憶體單元(亦即，形成在基材之一平面區上的記憶體單元)的優點(高操作性能、容易製造)與非平面邏輯裝置(亦即，圍繞矽鰭結構形成之邏輯裝置)的優點(嵌入式邏輯與記憶體裝置的先進組合)。
應理解，本發明不限於上文描述及本文闡釋之實施例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或 申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。進一步地，如由本案申請專利範圍及說明書中所明示者，並非所有方法步驟均須以所繪示或情求的確切順序執行，而是以允許妥適形成本發明之記憶體單元及邏輯裝置的任何順序執行(除非針對任一順序明確載有限制)。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
S1、S2‧‧‧堆疊
10‧‧‧基材/矽基材
14‧‧‧第一多晶矽層/第一多晶矽/多晶矽塊/浮閘
18‧‧‧第二多晶矽層/多晶矽塊/控制閘
20‧‧‧絕緣層/層/硬遮罩/複合層/氧化物
34‧‧‧源極區
36‧‧‧二氧化矽/氧化物
40‧‧‧絕緣層
42a‧‧‧抹除閘/多晶矽層塊/多晶矽塊/抹除閘多晶矽
42b‧‧‧字線閘/多晶矽塊/字線閘多晶矽

Claims (15)

  1. 一種記憶體裝置，其包含：一矽基材，其具有一上部表面，其中：該上部表面在該矽基材之一記憶體單元區域中係平面的，該上部表面在該矽基材之一邏輯裝置區域中包括一向上延伸的矽鰭，以及該矽鰭包括一對側表面，其等係向上延伸並終止於一頂部表面；在該邏輯裝置區域中的一邏輯裝置，其包含：隔開的第一源極區與第一汲極區，其等係形成在該矽基材中，且該矽基材之一第一通道區延伸在其等之間，其中該第一通道區沿著該頂部表面及該對側表面延伸，以及一導電邏輯閘，其係設置在該頂部表面上方並與該頂部表面絕緣，且係設置成與該對側表面側向相鄰並與該對側表面絕緣；在該記憶體單元區域中的一記憶體單元，其包含：隔開的第二源極區與第二汲極區，其等係形成在該矽基材中，且該矽基材之一第二通道區在其等之間延伸，一導電浮閘，其係設置在與該第二源極區相鄰的該第二通道區之一第一部分上方並與該第一部分絕緣，一導電字線閘，其係設置在與該第二汲極區相鄰的該第二通道區之一第二部分上方並與該第二部分絕緣， 一傳導性控制閘，其經設置於該浮閘上方且與之絕緣，及一導電抹除閘，其係設置在該第二源極區上方並與該第二源極區絕緣。
  2. 如請求項1之記憶體裝置，其中該導電邏輯閘係藉由一高K材料層與該頂部表面及與該對側表面絕緣。
  3. 如請求項2之記憶體裝置，其中該導電邏輯閘係由金屬形成。
  4. 如請求項1之記憶體裝置，其中該字線閘係藉由一高K材料層與該第二通道區之該第二部分絕緣。
  5. 如請求項1之記憶體裝置，其中該字線閘係藉由一高K材料層及一氧化物層與該第二通道區之該第二部分絕緣。
  6. 一種形成一記憶體裝置之方法，其包含：形成隔開的第一源極區與第一汲極區在一矽基材之一記憶體單元區域中，且該矽基材之一第一通道區在該第一源極區與該第一汲極區之間延伸；形成一導電浮閘，其係設置在與該第一源極區相鄰的該第一通道區之一第一部分上方並與該第一部分絕緣；形成一導電字線閘，其係設置在與該第一汲極區相鄰的該第一通道區之一第二部分上方並與該第二部分絕緣；形成一導電控制閘，其設置於該浮閘上方且與該浮閘絕緣；形成一導電抹除閘，其係設置在該第一源極區上方並與該源極區絕緣； 形成一材料之保護層在該浮閘、該控制閘、該抹除閘、及該字線閘上方；藉由移除在一邏輯裝置區域中之部分的該矽基材而形成一向上延伸的矽鰭在該矽基材的該邏輯裝置區域中，其中：該矽鰭包括一對側表面，其等係向上延伸並終止於一頂部表面；以及該形成該向上延伸的矽鰭係在該形成該浮閘、該控制閘、該源極區、該抹除閘、該字線閘、及該保護層後執行；形成一導電邏輯閘，其係設置在該頂部表面上方並與該頂部表面絕緣，且係設置成與該對側表面側向相鄰並與該對側表面絕緣；以及形成隔開的第二源極區與第二汲極區在矽基材之該邏輯裝置區域中，且該矽基材之一第二通道區延伸在該第二源極區與該第二汲極區之間，其中該第二通道區沿著該頂部表面及該對側表面延伸。
  7. 如請求項6之方法，其進一步包含：在該形成該矽鰭及該邏輯閘後移除該保護層。
  8. 如請求項7之方法，其中該形成該第一源極區係在該形成該保護層前執行，且該形成該第一汲極區係在該移除該保護層後執行。
  9. 如請求項7之方法，其進一步包含：在該移除該保護層後執行一蝕刻以減少該字線閘之一寬度。
  10. 如請求項9之方法，其中該形成該第一汲極區係在該執行該蝕刻後執行。
  11. 如請求項6之方法，其中該形成該浮閘及該形成該控制閘包含：形成一第一導電層在該矽基材之該記憶體單元區域上方且與該記憶體單元區域絕緣；形成一第二導電層在該記憶體單元區域中之該第一導電層上方且與該第一導電層絕緣；蝕刻該第二導電層以形成一塊該第二導電層在該第一導電層上方；以及蝕刻該第一導電層以在該基材與該塊該第二導電層之間形成一塊該第一導電層；其中該塊該第二導電層係該控制閘，且該塊該第一導電層係該浮閘。
  12. 如請求項6之方法，其中該導電邏輯閘係藉由一高K材料層與該頂部表面及與該對側表面絕緣。
  13. 如請求項7之方法，其中該導電邏輯閘係由金屬形成。
  14. 如請求項6之方法，其中該字線閘係藉由一高K材料層與該第一通道區之該第二部分絕緣。
  15. 如請求項6之方法，其中該字線閘係藉由一高K材料層及一氧化物層與該第一通道區之該第二部分絕緣。
TW105135534A 2015-11-03 2016-11-02 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法 TWI657566B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201562250349P 2015-11-03 2015-11-03
US62/250,349 2015-11-03
US15/295,022 2016-10-17
US15/295,022 US9972630B2 (en) 2015-11-03 2016-10-17 Split gate non-volatile flash memory cell having metal gates and method of making same
PCT/US2016/057301 WO2017078920A1 (en) 2015-11-03 2016-10-17 Split gate non-volatile flash memory cell having metal gates and method of making same
??PCT/US16/57301 2016-10-17

Publications (2)

Publication Number Publication Date
TW201727878A true TW201727878A (zh) 2017-08-01
TWI657566B TWI657566B (zh) 2019-04-21

Family

ID=58635113

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105135534A TWI657566B (zh) 2015-11-03 2016-11-02 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法

Country Status (7)

Country Link
US (2) US9972630B2 (zh)
EP (1) EP3371829B1 (zh)
JP (1) JP6644900B2 (zh)
KR (1) KR102056995B1 (zh)
CN (1) CN108243625B (zh)
TW (1) TWI657566B (zh)
WO (1) WO2017078920A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681543B (zh) * 2018-05-09 2020-01-01 美商超捷公司 具有變化絕緣閘極氧化物之分離閘快閃記憶體單元及其形成方法
TWI809502B (zh) * 2020-09-21 2023-07-21 美商超捷公司 形成具有平面分離閘非揮發性記憶體單元、高電壓裝置及finfet邏輯裝置之裝置的方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
US10020372B1 (en) * 2017-04-25 2018-07-10 Globalfoundries Singapore Pte. Ltd. Method to form thicker erase gate poly superflash NVM
US10340146B2 (en) * 2017-07-12 2019-07-02 Globalfoundries Inc. Reliability caps for high-k dielectric anneals
US10312247B1 (en) 2018-03-22 2019-06-04 Silicon Storage Technology, Inc. Two transistor FinFET-based split gate non-volatile floating gate flash memory and method of fabrication
US10468428B1 (en) 2018-04-19 2019-11-05 Silicon Storage Technology, Inc. Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
US10727240B2 (en) 2018-07-05 2020-07-28 Silicon Store Technology, Inc. Split gate non-volatile memory cells with three-dimensional FinFET structure
DE102019112410A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US10762966B2 (en) * 2018-10-30 2020-09-01 Globalfoundries Singapore Pte. Ltd. Memory arrays and methods of forming the same
US10797142B2 (en) 2018-12-03 2020-10-06 Silicon Storage Technology, Inc. FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication
US10998325B2 (en) * 2018-12-03 2021-05-04 Silicon Storage Technology, Inc. Memory cell with floating gate, coupling gate and erase gate, and method of making same
US10937794B2 (en) 2018-12-03 2021-03-02 Silicon Storage Technology, Inc. Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same
CN109712981B (zh) * 2019-01-02 2020-08-25 上海华虹宏力半导体制造有限公司 存储器及其形成方法
CN112185815A (zh) * 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
US20210193671A1 (en) 2019-12-20 2021-06-24 Silicon Storage Technology, Inc. Method Of Forming A Device With Split Gate Non-volatile Memory Cells, HV Devices Having Planar Channel Regions And FINFET Logic Devices
US11114451B1 (en) 2020-02-27 2021-09-07 Silicon Storage Technology, Inc. Method of forming a device with FinFET split gate non-volatile memory cells and FinFET logic devices
US11362100B2 (en) * 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling
CN114256251A (zh) 2020-09-21 2022-03-29 硅存储技术股份有限公司 形成具有存储器单元、高压器件和逻辑器件的设备的方法
CN114446972A (zh) 2020-10-30 2022-05-06 硅存储技术股份有限公司 具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元、hv和逻辑器件及其制造方法
WO2023172279A1 (en) 2022-03-08 2023-09-14 Silicon Storage Technology, Inc. Method of forming a device with planar split gate non-volatile memory cells, planar hv devices, and finfet logic devices on a substrate

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW326553B (en) * 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
US6861698B2 (en) 2002-01-24 2005-03-01 Silicon Storage Technology, Inc. Array of floating gate memory cells having strap regions and a peripheral logic device region
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7423310B2 (en) 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
US6949768B1 (en) 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
KR101100428B1 (ko) 2005-09-23 2011-12-30 삼성전자주식회사 ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법
US7615806B2 (en) * 2005-10-31 2009-11-10 Freescale Semiconductor, Inc. Method for forming a semiconductor structure and structure thereof
JP5142494B2 (ja) * 2006-08-03 2013-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100764745B1 (ko) * 2006-08-31 2007-10-08 삼성전자주식회사 반원통형 활성영역을 갖는 반도체 장치 및 그 제조 방법
US7592209B2 (en) * 2006-11-13 2009-09-22 Intel Corporation Integration of a floating body memory on SOI with logic transistors on bulk substrate
JP4459257B2 (ja) * 2007-06-27 2010-04-28 株式会社東芝 半導体装置
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
US8883592B2 (en) * 2011-08-05 2014-11-11 Silicon Storage Technology, Inc. Non-volatile memory cell having a high K dielectric and metal gate
US9263132B2 (en) * 2011-08-10 2016-02-16 Globalfoundries Singapore Pte. Ltd. Double gated flash memory
US8951864B2 (en) * 2012-02-13 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-gate device and method of fabricating the same
US9129996B2 (en) * 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US9406689B2 (en) * 2013-07-31 2016-08-02 Qualcomm Incorporated Logic finFET high-K/conductive gate embedded multiple time programmable flash memory
US9123822B2 (en) 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US9583591B2 (en) * 2014-03-14 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Si recess method in HKMG replacement gate technology
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681543B (zh) * 2018-05-09 2020-01-01 美商超捷公司 具有變化絕緣閘極氧化物之分離閘快閃記憶體單元及其形成方法
TWI809502B (zh) * 2020-09-21 2023-07-21 美商超捷公司 形成具有平面分離閘非揮發性記憶體單元、高電壓裝置及finfet邏輯裝置之裝置的方法

Also Published As

Publication number Publication date
EP3371829A4 (en) 2019-06-19
TWI657566B (zh) 2019-04-21
US9972630B2 (en) 2018-05-15
KR20180079401A (ko) 2018-07-10
US20180226420A1 (en) 2018-08-09
US10249631B2 (en) 2019-04-02
CN108243625A (zh) 2018-07-03
CN108243625B (zh) 2022-04-22
KR102056995B1 (ko) 2019-12-17
EP3371829A1 (en) 2018-09-12
US20170125429A1 (en) 2017-05-04
JP2018533228A (ja) 2018-11-08
WO2017078920A1 (en) 2017-05-11
JP6644900B2 (ja) 2020-02-12
EP3371829B1 (en) 2020-11-25

Similar Documents

Publication Publication Date Title
TWI657566B (zh) 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法
TWI641116B (zh) 集成鰭式場效電晶體(finfet) cmos裝置與嵌入式非揮發性記憶體單元之方法
JP7265550B2 (ja) 集積された高ｋ金属制御ゲートを有する不揮発性分割ゲートメモリセル及び製造方法
TWI578446B (zh) 含有並行形成的低及高電壓邏輯裝置的非揮發性記憶體陣列
TWI605573B (zh) 形成分離閘記憶體單元陣列連同低及高電壓邏輯裝置之方法
TWI590313B (zh) 形成含有金屬閘及邏輯裝置之自我對準分離閘記憶體單元陣列之方法
TWI569306B (zh) 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法
TWI618124B (zh) 具有整合式高ｋ金屬閘之非揮發性分離閘記憶體單元，及其製作方法
TWI625843B (zh) 製造分裂閘極非依電性快閃記憶體胞元的方法
TWI714011B (zh) 具有鰭狀場效電晶體(finfet)結構之分離閘型非揮發性記憶體單元及邏輯裝置、及其製造方法
TWI613796B (zh) 形成記憶體陣列及邏輯裝置的方法
TW201620117A (zh) 具有金屬強化閘極之分離閘非揮發性快閃記憶體單元及其製造方法
CN107305892B (zh) 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
WO2021126310A1 (en) Method of forming a device with split gate non-volatile memory cells, hv devices having planar channel regions and finfet logic devices
JP6647449B2 (ja) 低背スプリットゲート型メモリセルを形成する方法