JP6578172B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、不揮発性メモリを有する半導体装置に好適に利用できるものである。
電気的に書込・消去が可能な不揮発性メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
そして、スプリットゲート型メモリセルは、半導体基板上に第１ゲート絶縁膜を介して形成された制御ゲート電極（選択ゲート電極）と、半導体基板上に電荷蓄積領域を含む第２ゲート絶縁膜を介して形成されたメモリゲート電極と、を有する。さらに、スプリットゲート型メモリセルは、制御ゲート電極およびメモリゲート電極を挟むように半導体基板の表面に形成された一対の半導体領域（ソース領域およびドレイン領域）を有し、電荷蓄積領域は、第２ゲート絶縁膜に設けられている。
そして、特開２００６−４１３５４号公報（特許文献１）には、半導体基板の表面に凸型形状の活性領域を形成し、この凸型の活性領域を跨るように制御ゲート電極およびメモリゲート電極を配置したスプリットゲート型メモリセルが開示されている。そして、データの書込みは、半導体基板内で発生させたホットエレクトロンを電荷蓄積領域内に注入するソースサイドインジェクション（Source side injection:SSI）書込方式で行い、データの消去は、バンド間トンネル現象によって半導体基板内に発生させたホールを電荷蓄積領域内に注入するホットホール（Band-To-Band Tunneling：BTBT）消去方式で行われる。
特開２００６−４１３５４号公報
本願発明者は、次世代の不揮発性メモリセルの開発にあたり、半導体基板の表面に形成された凸型形状の活性領域（「フィン」と呼ぶ）を跨るように配置された制御ゲート電極とメモリゲート電極とを有するフィン型不揮発性メモリセルを検討している。
半導体基板の表面から突出するフィンの周囲は、半導体基板の表面に形成された素子分離膜で覆われており、フィンは、素子分離膜から突出している。フィンは、直方体の突出部であり、半導体基板主面の第１方向に幅を有し、第１方向と直交する第２方向に延在し、主面（上面）と側面とを有している。制御ゲート電極は、第１方向に延在し、第１ゲート絶縁膜を介して、フィンの主面および側面に沿って形成されており、フィンの周囲の素子分離膜上に延在している。また、メモリゲート電極は、制御ゲート電極に隣り合って配置され、第２ゲート絶縁膜を介して、フィンの主面および側面に沿って形成されており、フィンの周囲の素子分離膜上に延在している。そして、第２ゲート絶縁膜には、電荷蓄積層を有している。また、制御ゲート電極およびメモリゲート電極を挟むようにフィン内には一対の半導体領域（ソース領域およびドレイン領域）が形成されている。
そして、メモリセルへの書込みは、半導体基板の表面で発生したホットエレクトロン（電子）を電荷蓄積層へ注入するＳＳＩ（Source Side Injection：ソースサイド注入）方式で行われ、消去は、ＦＮ（Fowler-Nordheim）トンネル現象を利用し、メモリゲート電極からホール（正孔）を電荷蓄積層へ注入している。
本願発明者の検討によれば、フィン型不揮発性メモリセルでは、フィンの先端の角部およびメモリゲート電極の下端の角部における電界集中の為に、書込み時には、フィンの上端に位置する電荷蓄積層に効率良く電子が注入され、消去時には、メモリゲート電極の下端に位置する電荷蓄積層に効率よくホールが注入される。つまり、電荷蓄積層内の電子分布とホール分布にミスマッチが生じ、消去後に、メモリゲート電極の下端から離れた位置の電荷蓄積層に注入された電子が消去されずに残存することにより、エンデュランスが劣化するという問題が有ることが判明した。ここで、エンデュランスとは、データ書き換え可能回数のことであり、上記の残存する電子が増加すると、その影響でメモリゲート電極と半導体基板間の電界が弱められ、データの書込み、消去が出来なくなる。
つまり、フィン型不揮発性メモリを有する半導体装置において、より一層の性能向上が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、半導体基板の上面に形成された素子分離膜と、半導体基板の一部であって、素子分離膜を貫通して、上面に垂直な方向に突出し、上面の第１方向において互いに対向する側面と、対向する側面を繋ぐ主面とを有し、第１方向に直交する第２方向に延在するフィンを有する。さらに、側面上に、ゲート絶縁膜を介して配置され、第１方向に延在する制御ゲート電極と、側面上に、電荷蓄積層を含むゲート絶縁膜を介して配置され、第１方向に延在するメモリゲート電極と、を有する。そして、上面と直交する方向において、メモリゲート電極が側面と重なる第１オーバーラップ長は、制御ゲート電極が側面と重なる第２オーバーラップ長よりも小さい。
一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態である半導体装置（半導体チップ）のレイアウト構成例を示す図である。 一実施の形態である半導体装置の要部平面図である。 一実施の形態である半導体装置の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 一実施の形態である半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 （ａ）は、一実施の形態であるメモリセルの電荷捕獲領域を示す断面図である。（ｂ）は、比較例であるメモリセルの電荷捕獲領域を示す断面図である。 一実施の形態である半導体装置の要部平面図である。 変形例１における半導体装置の要部断面図である。 変形例１における半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 変形例２における半導体装置の要部平面図である。 変形例２における半導体装置の要部断面図である。 変形例２における半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 変形例２のメモリセルの等価回路図である。 変形例２の「書込」および「消去」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 変形例３における半導体装置の要部断面図である。 変形例３における半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態における半導体チップＣＨＰのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１００、ＲＡＭ（Random Access Memory）２００、アナログ回路３００、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４００、フラッシュメモリ５００およびＩ／Ｏ（Input/Output）回路６００を有し、半導体装置を構成している。
ＣＰＵ（回路）１００は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
ＲＡＭ（回路）２００は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
アナログ回路３００は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
ＥＥＰＲＯＭ４００およびフラッシュメモリ５００は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４００およびフラッシュメモリ５００のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４００とフラッシュメモリ５００の相違点は、ＥＥＰＲＯＭ４００が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５００が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５００には、ＣＰＵ１００で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４００には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭ４００またはフラッシュメモリ５００は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路、書込み回路等を有している。
Ｉ／Ｏ回路６００は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
本実施の形態の半導体装置は、メモリセル形成領域とロジック回路形成領域とを有している。メモリセル形成領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されており、ロジック回路形成領域には、ＣＰＵ１００、ＲＡＭ２００、アナログ回路３００、Ｉ／Ｏ回路６００、および、ＥＥＰＲＯＭ４００またはフラッシュメモリ５００のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路、書込み回路等が形成されている。
＜半導体装置のデバイス構造＞
図２は、本実施の形態における半導体装置の要部平面図である。図２において、メモリセル部Ａには、複数のメモリセルが行列状に配置されたメモリセルアレイの要部平面図を、ロジック部Ｂには、ロジック回路形成領域のロジック回路等を構成するトランジスタＴｒの要部平面図を示している。トランジスタＴｒとしては、ｎ型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例示する。図３は、本実施の形態における半導体装置の要部断面図である。図３では、メモリセル部Ａの３つの断面図と、ロジック部Ｂの２つの断面図を示している。メモリセル部Ａ１は、図２のＡ１−Ａ１´に沿う断面図、メモリセル部Ａ２は、図２のＡ２−Ａ２´に沿う断面図、メモリセル部Ａ３は、図２のＡ３−Ａ３´に沿う断面図、ロジック部Ｂ１は、図２のＢ１−Ｂ１´に沿う断面図、ロジック部Ｂ２は、図２のＢ２−Ｂ２´に沿う断面図である。
図２に示すように、メモリセル部Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。フィンＦＡは、例えば、半導体基板１の主面（表面、上面）１ａから選択的に突出した直方体の突出部（凸部）であり、フィンＦＡの下端部分は、半導体基板１の主面を覆う素子分離膜ＳＴＭで囲まれている。フィンＦＡは、半導体基板１の一部であり、半導体基板１の活性領域である。従って、平面視において、隣り合うフィンＦＡの間は、素子分離膜ＳＴＭで埋まっており、フィンＦＡの周囲は、素子分離膜ＳＴＭで囲まれている。フィンＦＡは、メモリセルＭＣを形成する為の活性領域である。
複数のフィンＦＡ上には、Ｙ方向（Ｘ方向と直交する方向）に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧの側にはドレイン領域ＭＤが、そして、メモリゲート電極ＭＧ側にはソース領域ＭＳが形成されている。ドレイン領域ＭＤおよびソース領域ＭＳは、ｎ型の半導体領域である。ドレイン領域ＭＤは、Ｘ方向において、隣り合う２つの制御ゲート電極ＣＧ間に形成されており、ソース領域ＭＳは、Ｘ方向において、隣り合う２つのメモリゲート電極ＭＧ間に形成されている。メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。メモリセルＭＣは、制御ゲート電極ＣＧを有する制御トランジスタＣＴと、制御トランジスタＣＴに接続され、メモリゲート電極ＭＧを有するメモリトランジスタＭＴと、を有している。メモリセルＭＣは、スプリットゲート型セル（スプリットゲート型メモリセル）である。
Ｘ方向に隣接する２つのメモリセルＭＣにおいて、ドレイン領域ＭＤまたはソース領域ＭＳは共有されている。ドレイン領域ＭＤを共有する２つのメモリセルＭＣは、ドレイン領域ＭＤに対して、Ｘ方向に鏡面対称となっており、ソース領域ＭＳを共有する２つのメモリセルＭＣは、ソース領域ＭＳに対して、Ｘ方向に鏡面対称となっている。
各フィンＦＡには、Ｘ方向に、複数のメモリセルＭＣが形成されており、Ｘ方向に配列された複数のメモリセルＭＣのドレイン領域ＭＤは、コンタクトホールＣＮＴ内に形成されたプラグ電極ＰＧを介して、Ｘ方向に延在する金属配線ＭＷからなるソース線ＳＬに接続されている。また、Ｙ方向に配列された複数のメモリセルＭＣのソース領域ＭＳは、Ｙ方向に延在する金属配線ＭＷからなるビット線ＢＬに接続されている。好適には、ソース線ＳＬには、ビット線ＢＬとは異なる層の金属配線を用いる。
また、ロジック部Ｂには、例えば、Ｘ方向に延在するフィンＦＢが形成されている。フィンＦＢは、フィンＦＡと同様に半導体基板１の活性領域であり、フィンＦＢの下端部分は、半導体基板１の主面を覆う素子分離膜ＳＴＬで囲まれている。フィンＦＢ上には、Ｙ方向に延在するゲート電極ＧＥが配置され、ゲート電極ＧＥを挟むように、フィンＦＢにはドレイン領域ＬＤおよびソース領域ＬＳが形成されている。ドレイン領域ＬＤおよびソース領域ＬＳは、ｎ型の半導体領域である。トランジスタＴｒは、ゲート電極ＧＥ、ドレイン領域ＬＤ、および、ソース領域ＬＳを有する。ゲート電極ＧＥ、ドレイン領域ＬＤ、および、ソース領域ＬＳは、それぞれ、コンタクトホールＣＮＴ内に形成されたプラグ電極ＰＧを介して、金属配線ＭＷに接続されている。フィンＦＢは、トランジスタＴｒを形成する為の活性領域である。なお、フィンＦＢがＹ方向に延在し、ゲート電極ＧＥがＸ方向に延在する配置としても良い。
フィンＦＡおよびＦＢは、半導体基板１の主面１ａから、主面１ａに垂直な方向に突出する、例えば、直方体の突出部である。フィンＦＡおよびＦＢは、長辺方向に任意の長さ、短辺方向に任意の幅、高さ方向に任意の高さを有する。フィンＦＡおよびＦＢは、必ずしも直方体である必要はなく、短辺方向における断面視にて、長方形の角部がラウンドした形状も含まれる。また、平面視でフィンＦＡおよびＦＢが延在する方向が長辺方向であり、長辺方向に直交する方向が短辺方向である。つまり、長さは、幅よりも大きい。フィンＦＡおよびＦＢは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。フィンＦＡおよびＦＢは、幅方向において、対向する側面と、対向する側面を繋ぐ主面（上面）を有している。例えば、平面視で、蛇行パターンも含まれる。
次に、図３を用いてメモリセルＭＣおよびトランジスタＴｒの構造について説明する。
半導体基板１のメモリセル部Ａには、半導体基板１の突出部であるフィンＦＡが形成されている。フィンＦＡの下部は、半導体基板１の主面１ａ上に形成された素子分離膜ＳＴＭで囲まれている。つまり、図２に示すように、フィンＦＡ間は、素子分離膜ＳＴＭで分離されている。フィンＦＡの下部には、ｐ型の半導体領域であるｐ型ウエルＰＷ１が形成されている。言い換えると、フィンＦＡは、ｐ型ウエルＰＷ１内に形成されている。実際には、複数のフィンＦＡが、ｐ型ウエルＰＷ１内に形成されている。
フィンＦＡの主面ＦＡａおよび側面ＦＡｓ上には、ゲート絶縁膜ＧＩｔを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの長辺方向において、制御ゲート電極ＣＧに隣り合う領域には、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ間は、このゲート絶縁膜ＧＩｍで電気的に分離されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧ間に、ゲート絶縁膜ＧＩｍとは異なる絶縁膜を介在させて電気的に分離しても良い。
ここで、ゲート絶縁膜ＧＩｔは、シリコンからなる半導体基板１の突出部であるフィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した熱酸化膜（酸化シリコン膜）であり、その膜厚は２ｎｍである。また、ゲート絶縁膜ＧＩｍは、シリコンからなる半導体基板１の突出部であるフィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した４ｎｍの膜厚を有する熱酸化膜（酸化シリコン膜）からなる絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜ＩＦ２と、絶縁膜ＩＦ２上に形成された絶縁膜ＩＦ３とからなる。絶縁膜ＩＦ２は、電荷蓄積層（電荷蓄積部、電荷蓄積領域）である窒化シリコン膜からなり、絶縁膜ＩＦ３は、窒化シリコン膜の表面を覆う酸窒化シリコン膜からなる。窒化シリコン膜は、７ｎｍの膜厚を有し、酸窒化シリコン膜は、９ｎｍの膜厚を有する。つまり、ゲート絶縁膜ＧＩｍは、酸化シリコン膜、窒化シリコン膜、および、酸窒化シリコン膜の積層構造を有し、その膜厚は、２０ｎｍとなり、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔよりも厚い。ゲート絶縁膜ＧＩｍは、酸化シリコン膜、窒化シリコン膜、および、酸化シリコン膜の積層構造としても良い。また、ゲート絶縁膜ＧＩｍとして、酸化シリコン膜（ＳｉＯ）、窒化シリコン膜（ＳｉＮ）、酸化アルミニウム膜（ＡｌＯｘ）、酸化ハフニウム膜（ＨｆＯｘ）、酸窒化シリコン膜（ＳｉＯＮ）を組み合わせた積層膜を用いても良い。例えば、半導体基板１側から、ＳｉＯ／ＳｉＯＮ／ＨｆＯｘ／ＡｌＯｘ、ＡｌＯｘ／ＳｉＯＮ／ＨｆＯｘ／ＡｌＯｘ、または、ＳｉＯＮ／ＳｉＯ／ＨｆＯｘ／ＡｌＯｘ等の積層構造としても良い。
メモリセル部Ａ２に示すように、フィンＦＡの短辺方向において、制御ゲート電極ＣＧは、ゲート絶縁膜ＧＩｔを介して、フィンＦＡの主面ＦＡａおよび対向する側面ＦＡｓに沿って延在しており、フィンＦＡの下部を囲む（挟む）素子分離膜ＳＴＭ上に延在している。同様に、メモリセル部Ａ３に示すように、フィンＦＡの短辺方向において、メモリゲート電極ＭＧは、ゲート絶縁膜ＧＩｍを介して、フィンＦＡの主面ＦＡａおよび対向する側面ＦＡｓに沿って延在しており、フィンＦＡを囲む（挟む）素子分離膜ＳＴＭ上に延在している。メモリゲート電極ＭＧの延在方向において、素子分離膜ＳＴＭとメモリゲート電極ＭＧとの間には、パッド絶縁膜ＰＡＤが介在している。パッド絶縁膜ＰＡＤは、絶縁膜ＩＦ２と絶縁膜ＩＦ３との間に介在している。パッド絶縁膜ＰＡＤは、フィンＦＡの外側であって、素子分離膜ＳＴＭとメモリゲート電極ＭＧとの間に形成されており、フィンＦＡの主面ＦＡａとメモリゲート電極ＭＧの間には形成されていない。また、パッド絶縁膜ＰＡＤは、制御ゲート電極ＣＧと素子分離膜ＳＴＭの間、および、制御ゲート電極ＣＧとフィンＦＡの主面ＦＡａの間には形成されていない。つまり、フィンＦＡの外側において、パッド絶縁膜ＰＡＤをメモリゲート電極ＭＧと素子分離膜ＳＴＭの間に形成することで、制御ゲート電極ＣＧとフィンＦＡの側面ＦＡｓとが重なる領域の高さ（長さ）を減少させることなく（言い換えると、制御トランジスタＣＴの駆動能力を低下させることなく）、メモリゲート電極ＭＧとフィンＦＡの側面ＦＡｓとが重なる領域を減少させている。なお、パッド絶縁膜ＰＡＤは、図２に示すメモリセル部Ａにおいて、フィンＦＡおよび制御ゲート電極ＣＧ以外の領域に形成されている。メモリゲート電極ＭＧと素子分離膜ＳＴＭの間にパッド絶縁膜ＰＡＤが残っていれば十分であり、それ以外の領域のパッド絶縁膜ＰＡＤは除去しても良い。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの主面上にはシリサイド層ＳＣが形成されている。
また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの外側には、ソース領域ＭＳおよびドレイン領域ＭＤが設けられている。ソース領域ＭＳは、ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１を有し、ドレイン領域ＭＤは、ｎ−型半導体領域ＥＸ２およびｎ＋型半導体領域ＳＤ２を有する。ソース領域ＭＳおよびドレイン領域ＭＤは、短辺方向および高さ方向において、素子分離膜ＳＴＭから露出したフィンＦＡの全域に形成されている。
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上には、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷおよび層間絶縁膜ＩＬ１が形成されており、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＭＳ、および、ドレイン領域ＭＤを覆うように、層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２上には、金属配線ＭＷが形成され、金属配線ＭＷは、層間絶縁膜ＩＬ２およびＩＬ１に形成されたコンタクトホールＣＮＴ内に設けられたプラグ電極ＰＧを介して、ソース領域ＭＳおよびドレイン領域ＭＤに電気的に接続されている。
メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。そして、長辺方向のドレイン領域ＭＤとソース領域ＭＳとの間の距離が、メモリセルＭＣのチャネル長に相当し、短辺方向における制御ゲート電極ＣＧまたはメモリゲート電極ＭＧがフィンＦＡの主面ＦＡａおよび側面ＦＡｓと対向する（重なる）領域が、メモリセルＭＣのチャネル幅に相当する。また、メモリセルＭＣは、制御トランジスタＣＴとメモリトランジスタＭＴとを有しているので、フィンＦＡの主面ＦＡａ上の制御ゲート電極ＣＧの長さが制御トランジスタＣＴのゲート長に相当し、短辺方向における制御ゲート電極ＣＧがフィンＦＡの主面ＦＡａおよび側面ＦＡｓと対向する（重なる）領域が、制御トランジスタＣＴのチャネル幅に相当する。また、フィンＦＡの主面ＦＡａ上のメモリゲート電極ＭＧの長さがメモリトランジスタＭＴのゲート長に相当し、短辺方向におけるメモリゲート電極ＭＧがフィンＦＡの主面ＦＡａおよび側面ＦＡｓと対向する（重なる）領域が、メモリトランジスタＭＴのチャネル幅に相当する。
半導体基板１のロジック部Ｂには、半導体基板１の突出部であるフィンＦＢが形成されている。フィンＦＢの下部は、半導体基板１の主面１ａ上に形成された素子分離膜ＳＴＬで囲まれている。図示しないが、ロジック部Ｂには、複数のフィンＦＢが形成されており、フィンＦＢ間は、素子分離膜ＳＴＬで分離されている。フィンＦＢの下部には、ｐ型の半導体領域であるｐ型ウエルＰＷ２が形成されている。言い換えると、フィンＦＢは、ｐ型ウエルＰＷ２内に形成されている。
フィンＦＢの主面ＦＢａおよび側面ＦＢｓ上には、ゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫを介してゲート電極ＧＥが形成されている。ロジック部Ｂ２に示すように、フィンＦＢの短辺方向において、ゲート電極ＧＥは、ゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫを介して、フィンＦＢの主面ＦＢａおよび側面ＦＢｓに沿って延在しており、フィンＦＢを囲む素子分離膜ＳＴＬ上に延在している。ゲート電極ＧＥは、金属膜ＭＥ１およびＭＥ２の積層構造で構成されている。ロジック部Ｂには、パッド絶縁膜ＰＡＤは、形成されていない。
また、ゲート電極ＧＥを挟むように、ゲート電極ＧＥの外側に設けられたソース領域ＬＳおよびドレイン領域ＬＤは、それぞれ、ｎ−型半導体領域ＥＸ３およびｎ＋型半導体領域ＳＤ３を有する。ソース領域ＬＳおよびドレイン領域ＬＤは、短辺方向および高さ方向において、素子分離膜ＳＴＬから露出したフィンＦＢの全域に形成されている。
ゲート電極ＧＥの側壁上には、サイドウォールスペーサＳＷおよび層間絶縁膜ＩＬ１が形成されており、ゲート電極ＧＥおよび層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。なお、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２間には、ゲート電極ＧＥを覆い隠すように絶縁膜１６が形成されている。層間絶縁膜ＩＬ２上には、金属配線ＭＷが形成され、金属配線ＭＷは、層間絶縁膜ＩＬ２およびＩＬ１に形成されたコンタクトホールＣＮＴ内に設けられたプラグ電極ＰＧを介して、ソース領域ＬＳおよびドレイン領域ＬＤに電気的に接続されている。
トランジスタＴｒは、ゲート電極ＧＥ、ドレイン領域ＬＤ、および、ソース領域ＬＳを有する。そして、長辺方向のドレイン領域ＬＤとソース領域ＬＳとの間の距離が、トランジスタＴｒのチャネル長に相当し、短辺方向におけるゲート電極ＧＥがフィンＦＢの主面ＦＢａおよび側面ＦＢｓと対向する領域が、トランジスタＴｒのチャネル幅に相当する。
なお、図３に示しているｐ型ウエルＰＷ１およびＰＷ２は、図４〜図２２では省略している。
＜半導体装置の製造工程について＞
図４〜図２２は、本実施の形態の半導体装置の形成工程中の要部断面図である。
まず、メモリセル部ＡのフィンＦＡおよびロジック部ＢのフィンＦＢの製造工程について説明する。
図４は、フィンＦＡおよびＦＢを形成する領域を特定するためのマスク膜４の形成工程（ステップＳ１）を説明する図面である。
半導体基板１上に、絶縁膜２および３を堆積する。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。絶縁膜２は、酸化シリコン膜からなり、その膜厚は、２〜１０ｎｍ程度である。絶縁膜３は、窒化シリコン膜からなり、その膜厚は、２０〜１００ｎｍ程度である。次に、絶縁膜３上に、アモルファスシリコン膜を堆積した後、所望の形状にパターニングすることにより、アモルファスシリコン膜からなるマスク膜４を形成する。マスク膜４の膜厚は、２０〜２００ｎｍとする。マスク膜４の両端に、フィンＦＡまたはＦＢが形成されるため、マスク膜４の幅によって、隣り合うフィンＦＡの間隔、または、隣り合うフィンＦＢの間隔を決めることができる。
図５は、フィンＦＡおよびＦＢを形成するためのハードマスク膜５の形成工程（ステップＳ２）を説明する図面である。
マスク膜４の上面および側面を覆うように、半導体基板１上に、１０〜４０ｎｍの膜厚の酸化シリコン膜を堆積した後、酸化シリコン膜に異方性ドライエッチングを施すことにより、マスク膜４の側壁上にハードマスク膜５を形成する。ハードマスク膜５の幅は、１０〜４０ｎｍとなる。ハードマスク膜５を形成した後、マスク膜４を除去する。
図６は、フィンＦＡおよびＦＢの形成工程（ステップＳ３）を説明する図面である。
ハードマスク膜５をマスクとして、絶縁膜３および２、ならびに、半導体基板１に異方性ドライエッチングを施し、平面視において、ハードマスク膜５と等しい形状の絶縁膜３および２、ならびに、フィンＦＡおよびＦＢを形成する。なお、ハードマスク膜５から露出した領域の半導体基板１を１００〜２５０ｎｍ掘り下げることで、半導体基板１の主面１ａからの高さ１００〜２５０ｎｍを有するフィンＦＡおよびＦＢが形成できる。もちろん、メモリセル部ＡのフィンＦＡの幅ＷＡは、ロジック部ＢのフィンＦＢの幅ＷＢと等しい。ここで、フィンＦＡまたはＦＢの幅とは、前述の制御ゲート電極ＣＧまたはゲート電極ＧＥが交差する方向の長さのことである。フィンＦＡおよびＦＢを形成した後、ハードマスク膜５を除去する。
次に、素子分離膜ＳＴＭおよびＳＴＬの形成工程（ステップＳ４）を説明する。
半導体基板１の上に、フィンＦＡおよびＦＢ、ならびに、絶縁膜２および３を完全に埋めるように酸化シリコン膜等からなる絶縁膜を堆積し、この絶縁膜にＣＭＰ（Chemical Mechanical Polishing）処理を施し、絶縁膜３の主面を露出させる。こうして、図７に示すように、半導体基板１の主面１ａ上に均一な主面６ａを有する絶縁膜６を形成する。絶縁膜６を形成した後、絶縁膜３および２を除去する。絶縁膜３のみを除去しても良い。
次に、図８に示すように、絶縁膜６にエッチング処理を施し、絶縁膜６の主面６ａを高さ方向に後退（下降）させ、フィンＦＡおよびＦＢの側面の一部および主面を露出させる。こうして、メモリセル部ＡのフィンＦＡの下部に素子分離膜ＳＴＭを、ロジック部ＢのフィンＦＢの下部に素子分離膜ＳＴＬを形成する。ここで、メモリセル部Ａとロジック部Ｂとで、絶縁膜６の後退量は等しいので、フィンＦＡおよびＦＢの露出高さは等しい。メモリセル部ＡのフィンＦＡの高さＨＡは、素子分離膜ＳＴＭの主面（上面、表面）ＳＴＭａからフィンＦＡの主面ＦＡａまでの距離であり、ロジック部ＢのフィンＦＢの高さＨＢは、素子分離膜ＳＴＬの主面（上面、表面）ＳＴＬａからフィンＦＢの主面ＦＢａまでの距離である。フィンＦＢの高さＨＢは、フィンＦＡの高さと等しい。こうして、素子分離膜ＳＴＭおよびＳＴＬの形成工程（ステップＳ４）が完了する。
次に、図９〜図２２では、メモリセルＭＣおよびトランジスタＴｒの製造について説明する。図９〜図２２には、図３と同様に、メモリセル部Ａ１、Ａ２、および、Ａ３、ならびに、ロジック部Ｂ１およびＢ２を示している。
図９に示すように、メモリセル部Ａ１、Ａ２、および、Ａ３には、フィンＦＡが、ロジック部Ｂ１およびＢ２には、フィンＦＢが準備されている。フィンＦＡの幅ＷＡは、フィンＦＢの幅ＷＢと等しく（ＷＡ＝ＷＢ）、フィンＦＡの高さＨＡは、フィンＦＢの高さＨＢと等しい（ＨＡ＝ＨＢ）。なお、図３に示すｐ型ウエルＰＷ１およびＰＷ２は、図８に示す素子分離膜ＳＴＭおよびＳＴＬの形成工程（ステップＳ４）の後で、後述するステップ５の前に実施する。
図１０は、絶縁膜７、導体膜８、および、絶縁膜９の形成工程（ステップＳ５）を示している。先ず、フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａならびに側面ＦＡｓおよびＦＢｓに絶縁膜７を形成する。絶縁膜７は、フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａならびに側面ＦＡｓおよびＦＢｓを熱酸化し、２ｎｍ程度の酸化シリコン膜を形成する。次に、絶縁膜７上に、フィンＦＡおよびＦＢの高さ以上の膜厚の導体膜８を堆積し、導体膜８にＣＭＰ処理を施すことにより、平坦な主面を有する導体膜８を形成する。次に、導体膜８の主面上に、絶縁膜９を堆積する。導体膜８は、ポリシリコン膜（シリコン膜）、絶縁膜９は、窒化シリコン膜からなる。なお、導体膜８のＣＭＰ工程では、フィンＦＡおよびＦＢの主面上に導体膜８が残っていることが肝要である。
図１１は、制御ゲート電極ＣＧの形成工程（ステップＳ６）を示している。絶縁膜９上に、レジスト膜ＰＲ１を選択的に形成する。レジスト膜ＰＲ１は、メモリセル部Ａにおいて、制御ゲート電極ＣＧの形成領域を覆い、それ以外の領域を露出するパターンを有する。さらに、レジスト膜ＰＲ１は、ロジック部Ｂを覆うパターンを有する。絶縁膜９および導体膜８にドライエッチング処理を施し、レジスト膜ＰＲ１から露出する領域の絶縁膜９および導体膜８を除去することにより、制御ゲート電極ＣＧを形成する。絶縁膜７は、ドライエッチング処理またはその後の洗浄工程で加工されることにより、制御ゲート電極ＣＧの下にゲート絶縁膜ＧＩｔが形成される。なお、メモリセル部Ａ３では、絶縁膜９、導体膜８、および、絶縁膜７が除去され、フィンＦＡの主面ＦＡａおよび側面ＦＡｓが露出する。なお、レジスト膜ＰＲ１は、絶縁膜９をパターニングした後、または、絶縁膜９および導体膜８をパターニングした後に除去する。
図１２は、絶縁膜１０および１１の形成工程（ステップＳ７）を示している。先ず、制御ゲート電極ＣＧから露出したフィンＦＡの主面ＦＡａおよび側面ＦＡｓに絶縁膜１０および１１を順に形成する。絶縁膜１０は、フィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した酸化シリコン膜であり、その膜厚は４ｎｍであり、ゲート絶縁膜ＧＩｔの膜厚よりも厚い。次に、絶縁膜１１は、窒化シリコン膜からなり、その膜厚は７ｎｍとする。ここで、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＩｔの側面は、絶縁膜１１で覆われている。
また、図１２は、後述するパッド絶縁膜ＰＡＤの形成工程（ステップＳ８）の一部の工程を示している。メモリセル部Ａ３において、フィンＦＡの主面ＦＡａおよび側面ＦＡｓを覆うように、フィンＦＡの高さ以上の膜厚の絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコン膜からなる。絶縁膜１２を形成する為に、酸化シリコン膜を絶縁膜１１上に堆積し、この酸化シリコン膜にＣＭＰ研磨を施し、メモリセル部Ａ１およびＡ２の制御ゲート電極ＣＧ上に形成された絶縁膜１１を露出させ、絶縁膜１２を形成する。つまり、このＣＭＰ研磨工程では、絶縁膜１１が露出したのを検出して研磨を止める。
図１３は、図１２に続くパッド絶縁膜ＰＡＤの形成工程（ステップＳ８）の一部の工程を示している。絶縁膜１２に等方性エッチングを実施し、フィンＦＡの主面ＦＡａ上の絶縁膜１２を除去する。さらに、等方性エッチングを継続して、素子分離膜ＳＴＭ上に選択的に絶縁膜１２を残し、パッド絶縁膜ＰＡＤを形成する。パッド絶縁膜ＰＡＤの膜厚は、例えば、フィンＦＡの高さの１／２以上とするのが好適である。つまり、高さ方向において、素子分離膜ＳＴＭから露出したフィンＦＡの中央より上の部分が、パッド絶縁膜ＰＡＤから露出している。なお、ロジック部Ｂでは、全域にわたって絶縁膜１２が除去されるためパッド絶縁膜ＰＡＤは形成されない。また、パッド絶縁膜ＰＡＤを形成した後、図２に示すメモリゲート電極ＭＧのパターンを僅かに拡大したパターンを有するレジスト膜（図示せず）を形成し、図２に示す、隣接するフィンＦＡと隣接する制御ゲート電極ＣＧに挟まれた領域および隣接するフィンＦＡと隣接するメモリゲート電極ＭＧに挟まれた領域の絶縁膜１２を除去することもできる。
このパッド絶縁膜ＰＡＤ形成工程で、メモリセル部Ａ１では、フィンＦＡ上の絶縁膜１２は全て除去されるが、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＩｔの側面は、窒化シリコン膜からなる絶縁膜１１で覆われているため、ゲート絶縁膜ＧＩｔのサイドエッチングを防止することができる。
図１４は、絶縁膜１３の形成工程（ステップＳ９）を示している。絶縁膜１１上およびメモリセル部Ａ３のパッド絶縁膜ＰＡＤ上に絶縁膜１３を形成する。絶縁膜１３は、例えば、酸窒化シリコン膜からなり、その膜厚を９ｎｍとする。
図１５は、後述するメモリゲート電極ＭＧの形成工程（ステップＳ１０）の一部の工程を示している。絶縁膜１３上に、導体膜１４を形成する。導体膜１４は、制御ゲート電極ＣＧと絶縁膜９の積層体の高さ、および、メモリセル部Ａ３のフィンＦＡの高さ以上の膜厚を有する導体膜１４を堆積した後、この導体膜１４にＣＭＰ処理を施し、制御ゲート電極ＣＧの上の絶縁膜１１を露出させることにより、図１５に示すように、メモリセル部Ａの制御ゲート電極ＣＧから露出した領域に導体膜１４が選択的に形成される。なお、導体膜１４は、ポリシリコン膜（シリコン膜）からなる。なお、ロジック部Ｂでは、導体膜１４は除去され、絶縁膜１１が露出している。メモリセル部Ａ１において、導体膜１４は、制御ゲート電極ＣＧの側壁上およびフィンＦＡ上に絶縁膜１０、１１、および、１３を介して形成される。また、メモリセル部Ａ３では、フィンＦＡの主面ＦＡａおよび側面ＦＡｓ上に絶縁膜１０、１１、および、１３を介して形成される。
図１６は、後述するメモリゲート電極ＭＧの形成工程（ステップＳ１０）の一部の工程を示している。まず、導体膜１４にエッチバック（等方性エッチング）処理を施し、導体膜１４の主面の高さを下げる。エッチバック工程後に、導体膜１４の主面は、例えば、制御ゲート電極ＣＧの主面とほぼ等しい高さを有する。次に、制御ゲート電極ＣＧ上の絶縁膜９および１１の側壁上および導体膜１４上に窒化シリコン膜を堆積した後、異方性ドライエッチングを施すことにより、制御ゲート電極ＣＧ上の絶縁膜９の側壁上にマスク膜１５を形成する。マスク膜１５を形成する為の異方性ドライエッチング工程で、制御ゲート電極ＣＧ上、および、ロジック部Ｂの絶縁膜１１は除去される。次に、マスク膜１５から露出した導体膜１４にエッチング処理を施して除去することにより、制御ゲート電極ＣＧの側壁上に絶縁膜１０、１１、および、１３を介して、メモリゲート電極ＭＧおよびスペーサＳＰを形成する。なお、スペーサＳＰは、メモリゲート電極ＭＧと同様の構造であるが、後述の工程で除去されるため、メモリゲート電極ＭＧと異なる名称としている。
図１７は、スペーサＳＰ除去およびゲート絶縁膜ＧＩｍ形成工程（ステップＳ１１）を示している。先ず、メモリゲート電極ＭＧを覆い、スペーサＳＰを露出するレジスト膜（図示せず）を用いて、例えば、ウェットエッチング処理により、図１６に示すスペーサＳＰ上のマスク膜１５およびスペーサＳＰを除去する。続いて、メモリゲート電極ＭＧから露出した領域の絶縁膜１３、１１および１０を、例えば、ウェットエッチング処理によって除去して、メモリゲート電極ＭＧの下（つまり、メモリゲート電極ＭＧとフィンＦＡの間）に、選択的に絶縁膜１３、１１および１０を残し、絶縁膜ＩＦ３、ＩＦ２およびＩＦ１からなるゲート絶縁膜ＧＩｍを形成する。なお、ゲート絶縁膜ＧＩｍは、フィンＦＡの主面ＦＡａとメモリゲート電極ＭＧ間だけなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間にも形成されている。また、図１７に示すようにゲート絶縁膜ＧＩｍは、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って形成されている。
図１８は、ダミーゲートＤＧおよびｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３の形成工程（ステップＳ１２）を示している。先ず、ロジック部Ｂにおいて、絶縁膜９および導体膜８を、パターニングすることにより、導体膜８からなるダミーゲートＤＧを形成する。ダミーゲートＤＧ上の絶縁膜９およびダミーゲートＤＧ下の絶縁膜７もダミーゲートＤＧと同一の平面パターンを有する。
次に、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、イオン注入法により、フィンＦＡおよびＦＢ内に導入することにより、フィンＦＡ内にｎ−型半導体領域ＥＸ１およびＥＸ２を、フィンＦＢ内にｎ−型半導体領域ＥＸ３を形成する。ｎ−型半導体領域ＥＸ１およびＥＸ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合で形成される。つまり、ｎ型の不純物は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出したフィンＦＡの主面および側面に注入されるので、ｎ−型半導体領域ＥＸ１およびＥＸ２は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように形成される。イオン注入後の熱処理で不純物が拡散するので、ｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧと、ｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧと、一部重なる。
ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧに対して自己整合で形成される。つまり、ｎ型の不純物は、ダミーゲートＤＧから露出したフィンＦＢの主面および側面に注入されるので、ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧの両側に、ダミーゲートＤＧを挟むように形成される。イオン注入後の熱処理で不純物が拡散するので、ｎ−型半導体領域ＥＸ３は、ダミーゲートＤＧと一部重なる。
図１９は、サイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷおよびｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３の形成工程（ステップＳ１３）を示している。フィンＦＡおよびＦＢの主面ＦＡａおよびＦＢａを覆うように、半導体基板１上に、例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜からなる絶縁膜を堆積した後、絶縁膜に対して異方性ドライエッチングを施す。こうして、メモリセル部Ａ１において、制御ゲート電極ＣＧおよび絶縁膜９の側壁上、および、メモリゲート電極ＭＧおよびマスク膜１５の側壁上にサイドウォールスペーサＳＷを形成する。また、ロジック部Ｂ１において、ダミーゲートＤＧおよび絶縁膜９の側壁上にサイドウォールスペーサＳＷを形成する。前述の異方性ドライエッチングによって、メモリセル部Ａ２およびＡ３、ならびに、ロジック部Ｂ２において、サイドウォールスペーサＳＷ形成用の絶縁膜は、除去され、絶縁膜９またはマスク膜１５が露出している。
次に、例えばヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および、サイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いてフィンＦＡにイオン注入法で導入することで、ｎ＋型半導体領域ＳＤ１およびＳＤ２を形成する。また、同時に、ヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物を、ダミーゲート電極ＤＧおよびサイドウォールスペーサＳＷをマスク（イオン注入阻止マスク）として用いてフィンＦＢにイオン注入法で導入することで、ダミーゲートＤＧを挟むようにｎ＋型半導体領域ＳＤ３を形成する。
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリセルＭＣのソース領域ＭＳとして機能するｎ型の半導体領域が形成され、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、メモリセルＭＣのドレイン領域ＭＤとして機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、ロジック部ＢのトランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤとして機能するｎ型の半導体領域が形成される。
図２０は、層間絶縁膜ＩＬ１の形成工程（ステップＳ１４）を示している。半導体基板１上に、層間絶縁膜ＩＬ１を形成（堆積）する。層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。次に、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨（研磨処理）する。図２０に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲートＤＧの各上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲートＤＧの上に形成されていた絶縁膜９およびマスク膜１５は、完全に除去される。もちろん、絶縁膜９およびマスク膜１５の側壁上に位置しているサイドウォールＳＷも一部除去される。
図２１は、ゲート絶縁膜ＧＩＬおよびゲート電極ＧＥの形成工程（ステップＳ１５）を示している。先ず、図２０に示す露出したダミーゲートＤＧの除去工程を実施する。ダミーゲートＤＧを除去したことで、層間絶縁膜ＩＬ１には、溝ＴＲ１が形成される。溝ＴＲ１の底部（底面）は、絶縁膜７の上面により形成され、溝ＴＲ１の側壁（側面）は、サイドウォールスペーサＳＷの側面（ダミーゲートＤＧの除去前までダミーゲートＤＧに接していた側面）により形成されている。
次に、図２１に示すように、半導体基板１上に、すなわち溝ＴＲ１の内部（底部および側壁上）の絶縁膜７上に、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２を順次堆積させる絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２の形成工程を実施する。さらに、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２にＣＭＰ処理工程を実施し、層間絶縁膜ＩＬ１上の絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２を除去する。こうして、溝ＴＲ１内に、選択的に、絶縁膜７からなるゲート絶縁膜ＧＩＬ、絶縁膜ＨＫ、金属膜ＭＥ１、および、金属膜ＭＥ２の積層構造を形成する。ここで、絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、ダミーゲートＤＧの除去工程の後に、絶縁膜７を除去して、新たにフィンＦＢの主面ＦＢａ上にゲート絶縁膜ＧＩＬを形成し、その後に、絶縁膜ＨＫを形成しても良い。
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。
例えば、金属膜ＭＥ１は、チタンアルミニウム（ＴｉＡｌ）膜とし、金属膜ＭＥ２は、アルミニウム（Ａｌ）膜とすることができる。また、金属膜ＭＥ１と金属膜ＭＥ２との間に、チタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜あるいはそれらの積層膜を介在させ、トランジスタＴｒの閾値電圧を調整しても良い。
絶縁膜ＨＫは、溝ＴＲ１の底部（底面）および側壁上に形成され、ゲート電極ＧＥは、底部（底面）および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥと半導体基板１のフィンＦＢとの間には、絶縁膜ＧＩＬと絶縁膜ＨＫが介在しており、ゲート電極ＧＥとサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥの直下のゲート絶縁膜ＧＩＬおよび絶縁膜ＨＫがトランジスタＴｒのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
図２２は、シリサイド層ＳＣ形成工程（ステップＳ１６）を示している。先ず、半導体基板１上に所定のパターンを有する絶縁膜１６を形成する工程を実施する。絶縁膜１６は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜１６は、平面視において、ロジック部ＢのトランジスタＴｒのゲート電極ＧＥ覆い、メモリセル部Ａを露出するようなパターン（平面形状）を有している。
次に、半導体基板１上に金属膜を堆積し、熱処理を施すことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの主面上にシリサイド層ＳＣを形成する。シリサイド層ＳＣは、好ましくは、コバルトシリサイド層（金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属膜がニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜がニッケル白金合金膜の場合）とすることができる。その後、未反応の金属膜をウェットエッチングなどにより除去する。図２２にはこの段階の断面図が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。また、ゲート電極ＧＥ上にはシリサイド層は形成されない。
次に、図３を用いて、層間絶縁膜ＩＬ２、プラグ電極ＰＧ、金属配線ＭＷの形成工程（ステップＳ１７）を説明する。シリサイド層ＳＣ上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。層間絶縁膜ＩＬ２の形成後、層間絶縁膜ＩＬ２の上面をＣＭＰ法により研磨して、層間絶縁膜ＩＬ２の上面の平坦性を高めても良い。
次に、層間絶縁膜ＩＬ１およびＩＬ２にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤ、ならびに、トランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤの表面を露出している。
次に、コンタクトホールＣＮＴ内に、接続用の導電部材として、タングステン（Ｗ）などからなる導電性のプラグ電極ＰＧを形成する。プラグ電極ＰＧは、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいは、それらの積層膜）と、バリア導体膜上に位置する主導体膜（タングステン膜）との積層構造となっている。プラグ電極ＰＧは、メモリセルＭＣのソース領域ＭＳおよびドレイン領域ＭＤ、ならびに、トランジスタＴｒのソース領域ＬＳおよびドレイン領域ＬＤに接触して、電気的に接続されている。
次に、層間絶縁膜ＩＬ２上に金属配線ＭＷを形成する。金属配線ＭＷは、バリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）と、バリア導体膜上に形成された主導体膜（銅膜）の積層構造からなる。図３では、図面の簡略化のために、金属配線ＭＷは、バリア導体膜および主導体膜を一体化して示してある。また、プラグ電極ＰＧも同様である。
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２４を参照して説明する。
図２３は、不揮発性メモリのメモリセルＭＣの等価回路図である。図２４は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２４の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図２３に示すようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域ＭＳに印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域ＭＤに印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図２４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのゲート絶縁膜ＧＩｍ中の絶縁膜ＩＦ２（電荷蓄積層である窒化シリコン膜）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。例えば図２４の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのゲート絶縁膜ＧＩｍ中の絶縁膜ＩＦ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の電荷蓄積層である絶縁膜ＩＦ２に注入される。つまり、半導体基板１側からホットエレクトロン（電子）が絶縁膜ＩＦ２に注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＩＦ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
消去方法は、いわゆるＦＮトンネル方式による。つまり、メモリゲート電極ＭＧから電荷蓄積層である絶縁膜ＩＦ２にホール注入することにより消去を行うものである。例えば図２４の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＩＦ２中にホールを注入し、注入されていた電子と再結合させることによりメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
読出し時には、例えば図２４の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
次に、図２５（ａ）は、本実施の形態のメモリセルの電荷捕獲領域を示す断面図である。図２５（ｂ）は、比較例であるメモリセルの電荷捕獲領域を示す断面図である。なお、図２５（ａ）および図２５（ｂ）では、フィンＦＡの一つの側面ＦＡｓに沿う絶縁膜ＩＦ２が有する電子捕獲領域ＴＲ（ｅ）およびホール捕獲領域ＴＲ（ｈ）を示している。電子捕獲領域ＴＲ（ｅ）は、電子の捕獲量が多い領域を示しており、電子捕獲領域ＴＲ（ｅ）以外の領域にも電子が捕獲されている。ホール捕獲領域ＴＲ（ｈ）も同様である。また、フィンＦＡの他の側面ＦＡｓに沿う絶縁膜ＩＦ２にも同様の電荷捕獲領域が形成されている。さらに、主面ＦＡａに沿う絶縁膜ＩＦ２にも電荷捕獲領域が形成されているが、説明は省略する。
前述したように、書込み時には、基板１（又は、ウエル領域ＰＷ１）で発生した電子が、半導体基板１とメモリゲート電極ＭＧ間の電界により、電荷蓄積層である絶縁膜ＩＦ２内に注入されるが、図２５（ａ）および（ｂ）に示すように、フィンＦＡの上端の角部に電界Ｅ（Ｗ）が集中するため、その近傍に位置する絶縁膜ＩＦ２内に電子捕獲領域ＴＲ（ｅ）が形成される。そして、消去時には、メモリゲートＭＧ内のホールが、メモリゲート電極ＭＧと半導体基板１間の電界により、電荷蓄積層である絶縁膜ＩＦ２内に注入されるが、図２５（ａ）および（ｂ）に示すように、メモリゲート電極ＭＧの下端の角部に電界Ｅ（Ｅ）が集中するため、その近傍に位置する絶縁膜ＩＦ２内にホール捕獲領域ＴＲ（ｅ）が形成される。
図２５（ａ）に示すように、本実施の形態のメモリセルＭＣでは、メモリゲート電極ＭＧと素子分離膜ＳＴＭ間にパッド絶縁膜ＰＡＤを形成し、メモリゲート電極ＭＧの下端をフィンＦＡの主面ＦＡａ側に上げたことにより、ホール捕獲領域ＴＲ（ｈ）を電子捕獲領域ＴＲ（ｅ）に接近させて、重ねることができる。その為、電子分布とホール分布のミスマッチを低減でき、フィン型不揮発性メモリセルのエンデュランスを向上することができる。
図２５（ｂ）の比較例では、ホール捕獲領域ＴＲ（ｈ）が電子捕獲領域ＴＲ（ｅ）から離れているため、電子分布とホール分布のミスマッチが発生し、フィン型不揮発性メモリセルのエンデュランスが低下する。
＜主要な特徴と効果について＞
図２６は、本実施の形態である半導体装置の要部平面図である。図２６は、メモリセル部Ａ２およびＡ３、ならびに、ロジック部Ｂ２の要部断面図である。
先ず、メモリセル部Ａ２およびＡ３について説明する。
メモリゲート電極ＭＧの下面の高さＨｍｇは、制御ゲート電極ＣＧの下面の高さＨｃｇとは異なり、制御ゲート電極ＣＧの下面の高さＨｃｇよりも高い。ここで、高さは、半導体基板１の裏面１ｂを基準とする。また、下面とは、フィンＦＡの外側であって、メモリゲート電極ＭＧまたは制御ゲート電極ＣＧが、フィンＦＡと素子分離膜ＳＴＭとの両方に近接する角部における下面を意味する。
メモリゲート電極ＭＧの下面の高さＨｍｇは、制御ゲート電極ＣＧの下面の高さＨｃｇよりも、絶縁膜ＩＦ２、パッド絶縁膜ＰＡＤ、および、絶縁膜ＩＦ３の膜厚分だけ高いので、次の関係式（式１）が成り立つ。
Ｈｍｇ＝Ｈｃｇ＋Ｄ（ＩＦ２＋ＩＦ３＋ＰＡＤ）・・・（式１）
ここで、Ｄ（ＩＦ２＋ＩＦ３＋ＰＡＤ）は、絶縁膜ＩＦ２、絶縁膜ＩＦ３、および、パッド絶縁膜ＰＡＤの合計膜厚である。つまり、絶縁膜ＩＦ２、パッド絶縁膜ＰＡＤ、および、絶縁膜ＩＦ３は、メモリゲート電極ＭＧと素子分離膜ＳＴＭ間に存在しており、制御ゲート電極ＣＧと素子分離膜ＳＴＭ間には存在しない。
また、パッド絶縁膜ＰＡＤが、制御ゲート電極ＣＧの下には形成されず、メモリゲート電極ＭＧの下に形成されているので、次の関係式（式２）も成り立つ。
Ｈｍｇ＞Ｈｃｇ＋Ｄ（ＩＦ２＋ＩＦ３）・・・（式２）
ここで、Ｄ（ＩＦ２＋ＩＦ３）は、絶縁膜ＩＦ２および絶縁膜ＩＦ３の合計膜厚である。
また、メモリゲート電極ＭＧとフィンＦＡの側面ＦＡｓとのオーバーラップ量ＯＬｍｇは、制御ゲート電極ＣＧとフィンＦＡの側面ＦＡｓとのオーバーラップ量ＯＬｃｇとは異なり、オーバーラップ量ＯＬｃｇよりも小さい。なお、オーバーラップ量を、オーバーラップ長、重なり量、重なり長を呼ぶことも有る。
また、絶縁膜ＩＦ２、パッド絶縁膜ＰＡＤ、および、絶縁膜ＩＦ３は、メモリゲート電極ＭＧと素子分離膜ＳＴＭ間に存在しており、制御ゲート電極ＣＧと素子分離膜ＳＴＭ間には存在しない。さらに、絶縁膜ＩＦ１の形成工程で、メモリゲート電極ＭＧ下のフィンＦＡの主面ＦＡａが絶縁膜ＩＦ１の膜厚分だけ低くなることから、次の関係式（式３）が成り立つ。
ＯＬｍｇ＝ＯＬｃｇ−Ｄ（ＩＦ１＋ＩＦ２＋ＩＦ３＋ＰＡＤ）・・・（式３）
ここで、Ｄ（ＩＦ１＋ＩＦ２＋ＩＦ３＋ＰＡＤ）は、絶縁膜ＩＦ１、絶縁膜ＩＦ２、絶縁膜ＩＦ３、および、パッド絶縁膜ＰＡＤの合計膜厚である。
また、パッド絶縁膜ＰＡＤが、制御ゲート電極ＣＧの下には形成されず、メモリゲート電極ＭＧの下に形成されているので、次の関係式（式４）も成り立つ。
ＯＬｍｇ＜ＯＬｃｇ−Ｄ（ＩＦ１＋ＩＦ２＋ＩＦ３）・・・（式４）
ここで、Ｄ（ＩＦ１＋ＩＦ２＋ＩＦ３）は、絶縁膜ＩＦ１、絶縁膜ＩＦ２、および、絶縁膜ＩＦ３の合計膜厚である。
上記の特徴により、パッド絶縁膜ＰＡＤが、制御ゲート電極ＣＧの下には形成されず、メモリゲート電極ＭＧの下に形成されているので、例えば、制御ゲート電極ＣＧとフィンＦＡとのオーバーラップ量を低減させることなく、メモリゲート電極ＭＧとフィンＦＡとのオーバーラップ量を低減させることができる。従って、制御トランジスタＣＴの駆動能力の向上およびメモリトランジスタＭＴのエンデュランスを向上できる。つまり、フィン型不揮発性メモリを有する半導体装置の性能を向上することができる。
また、フィン型不揮発性メモリとしたことにより、サブスレッショルド特性が向上し、高速読出しが可能となる。
次に、メモリセル部Ａ３とロジック部Ｂ２について説明する。
ロジック部Ｂ２には、パッド絶縁膜ＰＡＤを設けていない。つまり、パッド絶縁膜ＰＡＤは、メモリゲート電極ＭＧと素子分離膜ＳＴＭ間に存在しており、ゲート電極ＧＥと素子分離膜ＳＴＬ間には存在しない。メモリゲート電極ＭＧの下面の高さＨｍｇは、ゲート電極ＧＥの下面の高さＨｇｅとは異なり、ゲート電極ＧＥの下面の高さＨｇｅよりも高い。
また、ゲート電極ＧＥとフィンＦＢの側面ＦＢｓとのオーバーラップ（重なり）量ＯＬｇｅは、メモリゲート電極ＭＧとフィンＦＡの側面ＦＡｓとのオーバーラップ（重なり）量ＯＬｍｇとは異なり、オーバーラップ（重なり）量ＯＬｍｇよりも大きい。
ロジック部ＢのトランジスタＴｒのゲート電極ＧＥとフィンＦＢの側面ＦＢｓとのオーバーラップ（重なり）量ＯＬｇｅを増加させたことにより、トランジスタＴｒの駆動能力を向上でき、高速動作が可能となる。また、トランジスタＴｒの駆動能力を向上し、かつ、メモリトランジスタＭＴのエンデュランスを向上できる。
また、本実施の形態の製造方法によれば、絶縁膜１１の上にパッド絶縁膜ＰＡＤを形成しているため、パッド絶縁膜ＰＡＤの形成工程（ステップＳ８）において、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔにサイドエッチングが入り、制御トランジスタＣＴの特性が悪化するのを防止できる。
つまり、図１２に示すように、パッド絶縁膜ＰＡＤを形成する為の酸化シリコン膜からなる絶縁膜１２とゲート絶縁膜ＧＩｔの間には、窒化シリコン膜からなる絶縁膜１１が介在している。従って、図１３に示すように、絶縁膜１２に等方性エッチングを施して、フィンＦＡよりも低いパッド絶縁膜ＰＡＤを形成する際に、絶縁膜１１がエッチングストッパとして機能する為、ゲート絶縁膜ＧＩｔがサイドエッチングされるのを防止することができる。
＜変形例１＞
変形例１は、上記実施の形態の変形例であり、パッド絶縁膜ＰＡＤ２の形成位置が異なる。その他の特徴は、上記実施の形態と同様である。図２７は、変形例１における半導体装置の要部断面図である。メモリセル部Ａ３において、パッド絶縁膜ＰＡＤ２は、絶縁膜ＩＦ２の下に配置されている。言い換えると、絶縁膜ＩＦ２と素子分離膜ＳＴＭの間に配置されている。パッド絶縁膜ＰＡＤ２は、上記実施の形態のパッド絶縁膜ＰＡＤと同様の膜質（膜材料）、膜厚である。また、パッド絶縁膜ＰＡＤ２は、メモリゲート電極ＭＧの下に形成されており、フィンＦＡの主面ＦＡａ上、制御ゲート電極ＣＧの下およびロジック部Ｂには形成されていない。
次に、変形例１の半導体装置の製造方法を説明する。図２８〜図３０は、変形例１における半導体装置の製造工程中の要部断面図である。
上記実施の形態では、図１２を用いて説明した、絶縁膜１０および１１の形成工程（ステップＳ７）の後に、パッド絶縁膜ＰＡＤの形成工程（ステップＳ８）を実施したが、変形例１では、パッド絶縁膜ＰＡＤ２の形成工程（ステップＳ８）の後に、絶縁膜１０および１１の形成工程（ステップＳ７）を実施する。なお、それ以外の工程は、上記実施の形態と同様である。
図２８は、後述するパッド絶縁膜ＰＡＤ２の形成工程（ステップＳ８）の一部の工程を示している。前述の制御ゲート電極ＣＧの形成工程（ステップＳ６）の後に、メモリセル部Ａ３において、フィンＦＡの主面ＦＡａおよび側面ＦＡｓを覆うように、フィンＦＡの高さ以上の膜厚の絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコン膜からなる。絶縁膜１２を形成する為に、酸化シリコン膜をフィンＦＡの主面ＦＡａおよび側面ＦＡｓ上に堆積し、この酸化シリコン膜にＣＭＰ研磨を施し、メモリセル部Ａ１およびＡ２の制御ゲート電極ＣＧ上に形成された絶縁膜９を露出させることにより、絶縁膜１２を形成する。
図２９は、図２８に続くパッド絶縁膜ＰＡＤ２の形成工程（ステップＳ８）の一部の工程を示している。絶縁膜１２に等方性エッチングを実施し、フィンＦＡの主面ＦＡａ上の絶縁膜１２を除去する。さらに、等方性エッチングを継続して、素子分離膜ＳＴＭ上に選択的に絶縁膜１２を残し、パッド絶縁膜ＰＡＤ２を形成する。パッド絶縁膜ＰＡＤ２の膜厚および平面視における形成領域は、パッド絶縁膜ＰＡＤと同様である。
図３０は、パッド絶縁膜ＰＡＤ２の形成工程に続く、絶縁膜１０および１１の形成工程（ステップＳ７）および絶縁膜１３の形成工程（ステップＳ９）を示している。フィンＦＡの主面ＦＡａおよび側面ＦＡｓに絶縁膜１０および１１を順に形成する。絶縁膜１０は、フィンＦＡの主面ＦＡａおよび側面ＦＡｓを熱酸化して形成した酸化シリコン膜であり、その膜厚は４ｎｍであり、ゲート絶縁膜ＧＩｔの膜厚よりも厚い。次に、絶縁膜１１は、窒化シリコン膜からなり、その膜厚は７ｎｍとする。次に、絶縁膜１１上に絶縁膜１３を形成する。絶縁膜１３は、例えば、酸窒化シリコン膜からなり、その膜厚を９ｎｍとする。絶縁膜１１および１３は、メモリセル部Ａ３において、パッド絶縁膜ＰＡＤ２上に形成される。この後に、上記実施の形態のステップＳ１０以降の工程を実施する。
変形例１の半導体装置の製造方法によれば、パッド絶縁膜ＰＡＤ２を形成した後に、電荷蓄積層となる絶縁膜１１を形成するため、絶縁膜１１の表面が、パッド絶縁膜ＰＡＤ２の形成工程のエッチングダメージを受けることがない。つまり、絶縁膜１１のエッチングダメージによる電荷保持特性の劣化を防止することができる。
＜変形例２＞
変形例２は、上記実施の形態の変形例であり、上記実施の形態は、スプリットゲート型セルであったが、変形例２は、シングルゲート型セルからなる不揮発性メモリである点が相違点である。また、ロジック部のトランジスタのゲート電極構造も相違している。
変形例２では、メモリセルＭＣ２、メモリゲート電極ＭＧ２、パッド絶縁膜ＰＡＤ３、トランジスタＴｒ２、ゲート電極ＧＥ２等の符号を用いる。その他、上記実施の形態と共通する部分には同様の符号を付している。
図３１は、変形例２における半導体装置の要部平面図である。図３２は、変形例２における半導体装置の要部断面図である。図３２では、メモリセル部Ａの２つの断面図と、ロジック部Ｂの２つの断面図を示している。メモリセル部Ａ１は、図３１のＡ１−Ａ１´に沿う断面図、メモリセル部Ａ３は、図３１のＡ３−Ａ３´に沿う断面図、ロジック部Ｂ１は、図３１のＢ１−Ｂ１´に沿う断面図、ロジック部Ｂ２は、図３１のＢ２−Ｂ２´に沿う断面図である。
図３１に示すように、メモリセル部Ａには、Ｘ方向に延在する複数のフィンＦＡが、Ｙ方向に等間隔に配置されている。複数のフィンＦＡ上には、複数のフィンＦＡと交差して、Ｙ方向（Ｘ方向と直交する方向）に延在する複数のメモリゲート電極ＭＧ２が配置されている。メモリゲート電極ＭＧ２を挟むように、メモリゲート電極ＭＧ２の両端にドレイン領域ＭＤとソース領域ＭＳが形成されている。つまり、メモリセルＭＣ２は、シングルゲート型セルである。
また、ロジック部ＢのトランジスタＴｒ２は、そのゲート電極ＧＥ２と、ゲート電極ＧＥ２を挟むように、ゲート電極ＧＥ２の両端に、フィンＦＢに形成されたドレイン領域ＬＤおよびソース領域ＬＳとを有している。
次に、図３２を用いてメモリセルＭＣ２およびトランジスタＴｒ２の構造について説明する。
メモリセルＭＣ２は、メモリゲート電極（ゲート電極）ＭＧ２、ドレイン領域ＭＤ、および、ソース領域ＭＳを有する。メモリゲート電極（ゲート電極）ＭＧ２は、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿って形成されており、メモリゲート電極ＭＧ２と半導体基板１（又は、ｐ型ウエルＰＷ１）との間には、ゲート絶縁膜ＧＩｍが介在している。ゲート絶縁膜ＧＩｍは、前述の絶縁膜ＩＦ１、ＩＦ２、および、ＩＦ３の積層構造で構成されている。また、メモリセル部Ａにおいて、フィンＦＡの外部（周囲）には、パッド絶縁膜ＰＡＤ３が形成されている。
ロジック部Ｂには、フィンＦＢの主面ＦＢａおよび側面ＦＢｓ上には、ゲート絶縁膜ＧＩＬを介してゲート電極ＧＥ２が形成されており、ゲート電極ＧＥ２を挟むように、フィンＦＢには、ドレイン領域ＬＤおよびソース領域ＬＳが形成されている。ロジック部Ｂには、パッド絶縁膜ＰＡＤ３は形成されていない。
次に、変形例２の半導体装置の製造方法を説明する。図３３〜図３８は、変形例２の半導体装置の製造工程中の要部断面図である。
先ず、上記実施の形態のステップＳ１〜ステップＳ４を実施して、図３３に示す、フィンＦＡおよびＦＢを有する半導体基板１を準備する。
次に、図３４に示すように、上記実施の形態のステップＳ７を実施する。フィンＦＡの主面ＦＡａおよび側面ＦＡｓならびにフィンＦＢの主面ＦＢａおよびＦＢｓに、前述の絶縁膜１０および１１を順に形成する。
また、図３４は、後述するパッド絶縁膜ＰＡＤ３の形成工程（ステップＳ８）の一部の工程を示している。メモリセル部Ａ３およびロジック部Ｂ２において、フィンＦＡの主面ＦＡａおよび側面ＦＡｓならびにフィンＦＢの主面ＦＢａおよび側面ＦＢｓを覆うように、フィンＦＡおよびＦＢの高さ以上の膜厚の絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコン膜からなる。絶縁膜１２を形成する為に、酸化シリコン膜を絶縁膜１１上に堆積し、この酸化シリコン膜にＣＭＰ研磨を施し、メモリセル部Ａ１およびＡ３のメモリゲート電極ＭＧ上に形成された絶縁膜１１を露出させることにより、絶縁膜１２を形成する。
図３５は、図３４に続くパッド絶縁膜ＰＡＤ３の形成工程（ステップＳ８）の一部の工程を示している。上記実施の形態と同様にパッド絶縁膜ＰＡＤ３を形成する。変形例２では、ロジック部Ｂ２にもパッド絶縁膜ＰＡＤ３が形成される。
次に、図３５に示すように、絶縁膜１３の形成工程（ステップＳ９）を実施する。パッド絶縁膜ＰＡＤ３上に絶縁膜１３を形成する。
次に、図３６に示すように、例えば、メモリセル部Ａを覆い、ロジック部Ｂを露出するレジスト膜（図示せず）をマスクとして、ロジック部Ｂの絶縁膜１３、１１、および、１０、ならびに、パッド絶縁膜ＰＡＤ３を除去し、フィンＦＢの主面ＦＢａおよび側面ＦＢｓを露出した後、フィンＦＢの主面ＦＢａおよび側面ＦＢｓに絶縁膜２０を形成する。絶縁膜２０は、酸化シリコン膜、酸窒化シリコン膜、または、Ｈｉｇｈ−ｋ膜、あるいは、これらの積層膜からなる。なお、メモリセル部Ａを覆い、ロジック部Ｂを露出するレジスト膜は、絶縁膜２０の形成前に除去しておく。
次に、図３７に示すように、メモリゲート電極ＭＧの形成工程（ステップＳ１０）を実施する。絶縁膜１３および絶縁膜２０の上に導体膜１４を堆積した後、この導体膜１４にＣＭＰ処理を施して、導体膜１４の表面を平坦化する。次に、導体膜１４をパターニングすることにより、メモリセル部Ａにメモリゲート電極ＭＧ２を、ロジック部Ｂにゲート電極ＧＥ２を形成する。さらに、絶縁膜１３、１１、および、１０にエッチング処理を施して、メモリゲート電極ＭＧ２と等しい平面形状の絶縁膜ＩＦ３、ＩＦ２、および、ＩＦ１を形成する。絶縁膜ＩＦ３、ＩＦ２、および、ＩＦ１は、メモリセルＭＣ２のゲート絶縁膜ＧＩｍとして機能する。また、ロジック部Ｂでは、絶縁膜２０をゲート電極ＧＥ２と等しい平面形状に加工し、ゲート絶縁膜ＧＩＬを形成する。
また、図３７に示すように、ｎ−型半導体領域（不純物拡散層）ＥＸ１，ＥＸ２，ＥＸ３の形成工程（ステップＳ１２）を実施して、メモリゲート電極ＭＧ２の両端にｎ−型半導体領域ＥＸ１およびＥＸ２を、ゲート電極ＧＥ２の両端にｎ−型半導体領域ＥＸ３を形成する。
次に、図３８に示すように、サイドウォールスペーサＳＷおよびｎ＋型半導体領域（不純物拡散層）ＳＤ１，ＳＤ２，ＳＤ３の形成工程（ステップＳ１３）を実施する。そして、メモリゲート電極ＭＧ２およびゲート電極ＧＥ２の側壁上にサイドウォールスペーサＳＷを形成する。さらに、メモリゲート電極ＭＧ２の両端にｎ＋型半導体領域ＳＤ１およびＳＤ２を形成し、ゲート電極ＧＥ２の両端にｎ＋型半導体領域ＳＤ３を形成する。
さらに、シリサイド層ＳＣ形成工程（ステップＳ１６）、および、層間絶縁膜ＩＬ２、プラグ電極ＰＧ、金属配線ＭＷの形成工程（ステップＳ１７）を実施して、図３２に示す変形例２の半導体装置が完成する。
次に、変形例２の不揮発性メモリの動作例について、図４０を参照して説明する。
図３９は、変形例２のメモリセルＭＣ２の等価回路図である。図４０は、「書込」および「消去」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４０の表には、「書込」、「消去」時のそれぞれにおいて、図３９に示すようなメモリセル（選択メモリセル）のメモリゲート電極ＭＧ２に印加する電圧Ｖｍｇ、ソース領域ＭＳに印加する電圧Ｖｓ、ドレイン領域ＭＤに印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加する電圧Ｖｂが記載されている。なお、図４０の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリセルＭＣ２のゲート絶縁膜ＧＩｍ中の絶縁膜ＩＦ２（電荷蓄積層である窒化シリコン膜）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＣＨＥ（Channel Hot Electron：チャネルホットエレクトロン注入）方式と呼ばれる書込み方式を用いることができる。例えば図４０の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのゲート絶縁膜ＧＩｍ中の絶縁膜ＩＦ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、メモリゲート電極ＭＧ２の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧ２の下の電荷蓄積層である絶縁膜ＩＦ２に注入される。つまり、半導体基板１側からホットエレクトロン（電子）が絶縁膜ＩＦ２に注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＩＦ２中のトラップ準位に捕獲され、その結果、メモリセルのしきい値電圧が上昇する。すなわち、メモリセルは書込み状態となる。
消去方法は、いわゆるＦＮトンネル方式による。つまり、メモリゲート電極ＭＧ２から電荷蓄積層である絶縁膜ＩＦ２にホール注入することにより消去を行うものである。例えば図４０の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＩＦ２中にホールを注入し、注入されていた電子と再結合させることによりメモリセルのしきい値電圧を低下させる。すなわち、メモリセルは消去状態となる。
このように、「書込」時には、半導体基板１側から電荷蓄積層である絶縁膜ＩＦ２に電子を注入し、「消去」時には、メモリゲート電極ＭＧ２から絶縁膜ＩＦ２にホールを注入する方式であるため、変形例２のフィン型不揮発性メモリセルでも、パッド絶縁膜ＰＡＤ３を設けることが有効である。つまり、フィンＦＡの主面ＦＡａおよび側面ＦＡｓに沿ってメモリゲート電極ＭＧ２および電荷蓄積層である絶縁膜ＩＦ２を形成したシングルゲート型セルにおいても、パッド絶縁膜ＰＡＤ３を設けない場合には、図２５（ｂ）で説明したように、電子分布とホール分布のミスマッチが発生し、フィン型不揮発性メモリセルのエンデュランスが低下するからである。
変形例２においても、パッド絶縁膜ＰＡＤ３は、メモリゲート電極ＭＧ２と素子分離膜ＳＴＭ間に存在しており、ゲート電極ＧＥ２と素子分離膜ＳＴＬ間には存在しない。従って、上記実施の形態で図２６を用いて説明したメモリゲート電極ＭＧとロジック部Ｂ２のトランジスタＴｒのゲート電極ＧＥとの関係は、変形例２でも同様である。つまり、メモリゲート電極ＭＧ２の下面の高さＨｍｇ２は、ゲート電極ＧＥ２の下面の高さＨｇｅ２とは異なり、ゲート電極ＧＥ２の下面の高さＨｇｅ２よりも高い。また、ゲート電極ＧＥ２とフィンＦＢの側面ＦＢｓとのオーバーラップ（重なり）量ＯＬｇｅ２は、メモリゲート電極ＭＧとフィンＦＡの側面ＦＡｓとのオーバーラップ（重なり）量ＯＬｍｇ２とは異なり、オーバーラップ（重なり）量ＯＬｍｇ２よりも大きい。
メモリゲート電極ＭＧ２とフィンＦＡの側面ＦＡｓとのオーバーラップ（重なり）量ＯＬｍｇ２を低減させたことにより、メモリセルＭＣ２のエンデュランスを向上できる。そして、ロジック部ＢのトランジスタＴｒのゲート電極ＧＥとフィンＦＢの側面ＦＢｓとのオーバーラップ（重なり）量ＯＬｇｅ２を増加させたことにより、トランジスタＴｒの駆動能力を向上でき、高速動作が可能となる。
＜変形例３＞
変形例３は、上記実施の形態の変形例であり、変形例２と同様にシングルゲート型セルからなる不揮発性メモリを有する半導体装置であるが、変形例２のパッド絶縁膜ＰＡＤ３が無い代わりにメモリセル部Ａの素子分離膜ＳＴＭ２を厚くしている点が異なる。図４１は、変形例３の半導体装置の要部断面図である。図４２は、変形例３の半導体装置の製造工程中の要部断面図である。
図４１に示すように、メモリセル部Ａの素子分離膜ＳＴＭ２は、ロジック部Ｂの素子分離膜ＳＴＬよりも厚くなっている。つまり、メモリセル部Ａの素子分離膜ＳＴＭ２の膜厚は、ロジック部Ｂの素子分離膜ＳＴＬの膜厚に、変形例２のパッド絶縁膜ＰＡＤ３の膜厚を加えたものと等しい。従って、メモリゲート電極ＭＧ２とフィンＦＡの側面ＦＡｓとのオーバーラップ量、メモリゲート電極ＭＧ２の下面の高さ、ゲート電極ＧＥ２とフィンＦＢの側面ＦＢｓとのオーバーラップ量、および、ゲート電極ＧＥ２の下面の高さは、上記変形例２と同様である。
次に、変形例３の半導体装置の製造方法を説明する。上記実施の形態では、図８の素子分離膜ＳＴＭおよびＳＴＬの形成工程（ステップＳ４）で、絶縁膜６にエッチング処理を施し、絶縁膜６の主面６ａを後退させて等しい高さの素子分離膜ＳＴＭおよびＳＴＬを形成した。変形例３では、絶縁膜６のエッチング処理を２段階で実施する。つまり、第１段階で、メモリセル部Ａおよびロジック部Ｂにメモリセル部Ａの素子分離膜ＳＴＭ２を形成し、第２段階では、メモリセル部Ａを例えばレジスト膜（図示せず）で覆った状態で、ロジック部Ｂの絶縁膜６を選択的にエッチングすることで、ロジック部Ｂの素子分離膜ＳＴＬを形成する。こうして厚さの異なる素子分離膜ＳＴＭ２およびＳＴＬを形成することができる。つまり、素子分離膜ＳＴＭ２およびＳＴＬからの露出高さが異なるフィンＦＡおよびＦＢを有する半導体基板１を準備することができる。
次に、変形例２と同様の製造方法により、変形例３の半導体装置を製造することができる。ただし、変形例２のパッド絶縁膜ＰＡＤ３の形成工程は実施しない。
変形例３の製造方法では、素子分離膜ＳＴＭ２を厚くすることで、パッド絶縁膜を形成することがないため、変形例１と同様に、電荷蓄積層となる絶縁膜１１がエッチングダメージを受けることがなく、電荷保持特性の劣化を防止できる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
半導体基板の上面から、前記上面に垂直な方向に突出し、前記上面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する突出部と、
前記突出部に接し、前記突出部の下端部を囲むように、前記半導体基板の前記上面上に位置する素子分離膜と、
前記半導体基板の前記上面の第１領域に配置され、前記突出部および前記素子分離膜上を、前記第１方向に延在する第１ゲート電極と、
前記半導体基板の前記上面の前記第１領域と異なる第２領域に配置され、前記突出部および前記素子分離膜上を、前記第１方向に延在する第２ゲート電極と、
を有する半導体装置の製造方法であって、
（ａ）前記突出部と前記素子分離膜とを有する半導体基板を準備する工程、
（ｂ）前記第１領域において、前記突出部の側面上に第１ゲート絶縁膜を介して前記第１ゲート電極を形成する工程、
（ｃ）前記第２領域において、前記突出部の側面、前記素子分離膜、および、前記第１ゲート電極の上に、電荷蓄積層を有する第２ゲート絶縁膜を形成する工程、
（ｄ）前記第２ゲート絶縁膜上に第１絶縁膜を堆積した後、前記突出部および前記第１ゲート電極の上に形成された前記第１絶縁膜を除去し、前記第２領域において、前記素子分離膜上に前記第１絶縁膜からなるパッド絶縁膜を形成する工程、
（ｅ）前記第２領域において、前記突出部の前記側面上に形成された前記第２ゲート絶縁膜上および前記素子分離膜の上に、前記第２ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
［付記２］
付記１に記載の半導体装置の製造方法において、
前記（ｄ）工程で、前記第１ゲート電極および前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜で覆われている、半導体装置の製造方法。
［付記３］
付記２に記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜および前記第１絶縁膜は、酸化シリコン膜からなり、前記第２ゲート絶縁膜は、窒化シリコン膜からなる、半導体装置の製造方法。
［付記４］
付記１に記載の半導体装置の製造方法において、
前記（ｄ）工程と前記（ｅ）工程との間に、
（ｆ）前記第２領域において、前記突出部の前記第２絶縁膜上および前記パッド絶縁膜上に第２絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
［付記５］
半導体基板の上面から、前記上面に垂直な方向に突出し、前記上面の第１方向に幅を有し、前記第１方向に直交する第２方向に延在する突出部と、
前記突出部に接し、前記突出部の下端部を囲むように、前記半導体基板の前記上面上に位置する素子分離膜と、
前記半導体基板の前記上面の第１領域に配置され、前記突出部および前記素子分離膜上を、前記第１方向に延在する第１ゲート電極と、
前記半導体基板の前記上面の前記第１領域と異なる第２領域に配置され、前記突出部および前記素子分離膜上を、前記第１方向に延在する第２ゲート電極と、
を有する半導体装置の製造方法であって、
（ａ）前記突出部と前記素子分離膜とを有する半導体基板を準備する工程、
（ｂ）前記第１領域において、前記突出部の側面上に第１ゲート絶縁膜を介して前記第１ゲート電極を形成する工程、
（ｃ）前記突出部を覆うように第１絶縁膜を堆積した後、前記突出部および前記第１ゲート電極の上に形成された前記第１絶縁膜を除去し、前記第２領域において、前記素子分離膜上に前記第１絶縁膜からなるパッド絶縁膜を形成する工程、
（ｄ）前記第２領域において、前記突出部の側面および前記パッド絶縁膜の上に、電荷蓄積層を有する第２ゲート絶縁膜を形成する工程、
（ｅ）前記第２領域において、前記突出部の前記側面上に形成された前記第２ゲート絶縁膜上および前記素子分離膜の上に、前記第２ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
［付記６］
（ａ）その上面から垂直な方向に突出し、前記上面の第１領域に形成された第１突出部と、前記第１領域と異なる第２領域に形成された第２突出部と、前記第１突出部の下部に接触し、前記第１突出部を囲む第１素子分離膜と、前記第２突出部の下部に接触し、前記第２突出部を囲む第２素子分離膜と、を有する半導体基板を準備する工程、
（ｂ）前記第１突出部、前記第１素子分離膜、前記第２突出部、前記第２素子分離膜の上に、電荷蓄積層を有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に第２絶縁膜を堆積した後、前記第２絶縁膜にエッチング処理を施し、前記第１素子分離膜および前記第２素子分離膜の上に、前記第２絶縁膜からなるパッド絶縁膜を形成する工程、
（ｄ）前記第１突出部、前記第１素子分離膜上のパッド絶縁膜、前記第２突出部、および、前記第２素子分離膜上のパッド絶縁膜の上に、第３絶縁膜を形成する工程、
（ｅ）前記第２領域において、前記第３絶縁膜および前記第２絶縁膜を除去する工程、
（ｆ）前記１領域の前記第３絶縁膜の上に第１導体膜を形成する工程、
（ｇ）前記２領域の前記第２突出部の上に第２導体膜を形成する工程、
を有する、半導体装置の製造方法。
［付記７］
（ａ）その上面から垂直な方向に突出し、前記上面の第１領域に形成された第１突出部と、前記第１領域と異なる第２領域に形成された第２突出部と、を有する半導体基板を準備する工程、
（ｂ）前記第１突出部の下部に接触し、前記第１突出部を囲む第１素子分離膜と、前記第２突出部の下部に接触し、前記第２突出部を囲む第２素子分離膜と、を形成する工程、
（ｃ）前記第１突出部および前記第１素子分離膜の上に、電荷蓄積層を有する第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に第２絶縁膜を形成した後、前記第２絶縁膜上に第１導体膜を形成する工程、
（ｅ）前記第２突出部の上に第３絶縁膜を形成した後、前記第３絶縁膜上に第２導体膜を形成する工程、
を有し、
前記第１素子分離膜は、前記第２素子分離膜よりも厚い、半導体装置の製造方法。
Ａ、Ａ１、Ａ２、Ａ３ メモリセル部
Ｂ、Ｂ１、Ｂ２ ロジック部
ＢＬ ビット線
ＣＧ 制御ゲート電極
ＣＨＰ 半導体チップ
ＣＮＴ コンタクトホール
ＣＴ 制御トランジスタ
ＤＧ ダミーゲート
ＥＸ１、ＥＸ２、ＥＸ３ ｎ−型半導体領域
ＦＡ、ＦＢ フィン
ＦＡａ、ＦＢａ 主面
ＦＡｓ、ＦＢｓ 側面
ＧＥ、ＧＥ２ ゲート電極
ＧＩｍ、ＧＩｔ、ＧＩＬ ゲート絶縁膜
ＨＫ 絶縁膜
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＬＤ ドレイン領域
ＬＳ ソース領域
ＭＣ、ＭＣ２ メモリセル
ＭＤ ドレイン領域
ＭＥ１、ＭＥ２ 金属膜
ＭＧ メモリゲート電極
ＭＳ ソース領域
ＭＴ メモリトランジスタ
ＭＷ 金属配線
ＰＡＤ パッド絶縁膜
ＰＧ プラグ電極
ＰＲ１ レジスト膜
ＰＷ１、ＰＷ２ ｐ型ウエル
ＳＣ シリサイド層
ＳＤ１、ＳＤ２、ＳＤ３ ｎ＋型半導体領域
ＳＬ ソース線
ＳＰ スペーサ
ＳＴＭ、ＳＴＭ２、ＳＴＬ 素子分離膜
ＳＴＭａ、ＳＴＬａ 主面
ＳＷ サイドウォールスペーサ
Ｔｒ、Ｔｒ２ トランジスタ
ＴＲ１ 溝
１ 半導体基板
１ａ 主面（上面）
１ｂ 裏面
２、３、６、７、９、１０、１１、１２、１３、１６ 絶縁膜
４、１５ マスク膜
５ ハードマスク膜
６ａ 主面
８、１４ 導体膜
１００ ＣＰＵ
２００ ＲＡＭ
３００ アナログ回路
４００ ＥＥＰＲＯＭ
５００ フラッシュメモリ
６００ Ｉ／Ｏ回路

Claims (7)

  1. 上面を有する半導体基板と、
    前記半導体基板の上面に形成された素子分離膜と、
    前記半導体基板の一部であって、前記素子分離膜を貫通して、前記上面に垂直な方向に突出し、互いに対向する第１側面および第２側面と、前記第１側面と前記第２側面を繋ぐ第１主面とを有する第１突出部と、
    前記半導体基板の一部であって、前記素子分離膜を貫通して、前記上面に垂直な方向に突出し、互いに対向する第３側面および第４側面と、前記第３側面と前記第４側面を繋ぐ第２主面とを有する第２突出部と、
    前記第１側面上に、第１絶縁膜、電荷蓄積層となる第２絶縁膜、および、第３絶縁膜を介して配置された第１ゲート電極と、
    前記第３側面上に、第４絶縁膜を介して配置された第２ゲート電極と、
    前記第１ゲート電極を挟むように、前記第１突出部内に形成された第１半導体領域および第２半導体領域と、
    前記第２ゲート電極を挟むように、前記第２突出部内に形成された第３半導体領域および第４半導体領域と、
    前記素子分離膜と前記第１ゲート電極との間に配置された第５絶縁膜と、
    を有し、
    前記上面に垂直な方向において、前記第１ゲート電極が前記第１側面に重なる第１オーバーラップ長は、前記第２ゲート電極が前記第３側面と重なる第２オーバーラップ長よりも小さく、
    前記第５絶縁膜は、前記素子分離膜と前記第２ゲート電極との間には配置されていない、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２絶縁膜は、前記素子分離膜上に延在しており、
    前記第５絶縁膜は、前記第２絶縁膜と前記第１ゲート電極との間に配置されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２絶縁膜は、前記素子分離膜上に延在しており、
    前記第５絶縁膜は、前記第２絶縁膜と前記素子分離膜との間に配置されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第２絶縁膜は、窒化シリコン膜からなる、半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１絶縁膜および前記第３絶縁膜は、シリコン酸化膜からなる、半導体装置。
  6. 上面を有する半導体基板と、
    前記半導体基板の上面に形成された素子分離膜と、
    前記半導体基板の一部であって、前記素子分離膜を貫通して、前記上面に垂直な方向に突出し、互いに対向する第１側面および第２側面と、前記第１側面と前記第２側面を繋ぐ第１主面とを有する第１突出部と、
    前記半導体基板の一部であって、前記素子分離膜を貫通して、前記上面に垂直な方向に突出し、互いに対向する第３側面および第４側面と、前記第３側面と前記第４側面を繋ぐ第２主面とを有する第２突出部と、
    前記第１側面上に、第１絶縁膜、電荷蓄積層となる第２絶縁膜、および、第３絶縁膜を介して配置された第１ゲート電極と、
    前記第３側面上に、第４絶縁膜を介して配置された第２ゲート電極と、
    前記第１ゲート電極を挟むように、前記第１突出部内に形成された第１半導体領域および第２半導体領域と、
    前記第２ゲート電極を挟むように、前記第２突出部内に形成された第３半導体領域および第４半導体領域と、
    を有し、
    前記上面に垂直な方向において、前記第１ゲート電極が前記第１側面に重なる第１オーバーラップ長は、前記第２ゲート電極が前記第３側面と重なる第２オーバーラップ長よりも小さく、
    前記第１ゲート電極と重なる素子分離膜の膜厚は、前記第２ゲート電極と重なる素子分離膜の膜厚よりも厚い、半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第１突出部の前記素子分離膜から露出する部分の高さは、前記第２突出部の前記素子分離膜から露出する部分の高さよりも低い、半導体装置。
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