JP5693380B2 - 半導体装置およびその製造方法 - Google Patents
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Description
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、チャネルを有するMONOS型メモリセルと、主表面上に形成された、チャネルを有するnチャネル型トランジスタと、主表面上に形成された、チャネルを有するpチャネル型トランジスタとを備える半導体装置である。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタの上面に接するように窒化膜が形成されている。上記窒化膜はMONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタの各々のチャネルに応力を付加する。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタは、それぞれゲート電極を有している。上記MONOS型メモリセルのゲート電極の側壁には、第1側壁シリコン酸化膜および第1側壁シリコン窒化膜がこの順に積層されている。上記nチャネル型トランジスタのゲート電極の側壁には、第2側壁シリコン酸化膜および第2側壁シリコン窒化膜がこの順に積層されている。上記pチャネル型トランジスタのゲート電極の側壁には、第3側壁シリコン酸化膜が形成されている。上記第3側壁シリコン酸化膜は、pチャネル型トランジスタのゲート電極の高さ方向に延びる第1領域と、主表面に沿う方向に延びる第2領域とを含む。第1領域と第2領域とは窒化膜に直接接している。
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、チャネルを有するMONOS型メモリセルと、主表面上に形成された、チャネルを有するnチャネル型トランジスタと、主表面上に形成された、チャネルを有するpチャネル型トランジスタとを備える半導体装置である。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタの上面に接するように窒化膜が形成されている。上記窒化膜はMONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタの各々のチャネルに応力を付加している。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタは、それぞれゲート電極を有している。上記MONOS型メモリセルのゲート電極の側壁には、第1側壁シリコン酸化膜および第1側壁シリコン窒化膜がこの順に積層されている。上記nチャネル型トランジスタのゲート電極の側壁には、第2側壁シリコン酸化膜および第2側壁シリコン窒化膜がこの順に積層されている。上記pチャネル型トランジスタのゲート電極の側壁には、第3側壁シリコン酸化膜が形成されている。上記pチャネル型トランジスタを覆う窒化膜と第3側壁シリコン酸化膜との間には、第1および第2側壁シリコン窒化膜と同層の膜が形成されていない。
まず主表面を有する半導体基板が準備される。上記主表面上に、MONOS型メモリセルと、nチャネル型トランジスタと、pチャネル型トランジスタとが形成される。上記半導体装置の製造方法においては、まずMONOS型メモリセルに電荷を蓄積する窒化物絶縁体層が形成される。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタを構成するゲート電極がそれぞれ形成される。各々の上記ゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜がこの順に形成される。上記側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程の後に、MONOS型メモリセルが形成される領域およびnチャネル型トランジスタが形成される領域に保護膜を形成する工程であって、MONOS型メモリセルが形成される領域における窒化物半導体層の上面に接するように保護膜が形成される。上記保護膜を形成する工程の後に、保護膜が形成された状態でpチャネル型トランジスタが形成される領域の側壁シリコン窒化膜が除去される。上記側壁シリコン窒化膜を除去する工程の後に、保護膜が除去される。上記保護膜を除去する工程の後に、MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタが形成される領域の上面に接するように、チャネルに応力を付加する窒化膜が形成される。
上記製造方法は、半導体基板の主表面上に、MONOS型メモリセルと、nチャネル型トランジスタと、pチャネル型トランジスタとを備える半導体装置の製造方法である。まずMONOS型メモリセルに電荷を蓄積する窒化物絶縁体層が形成される。上記MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタを構成するゲート電極がそれぞれ形成される。各々のゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜がこの順に形成される。上記側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程の後に、MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタが形成される領域の上に、MONOS型メモリセルが形成される領域における窒化物絶縁体層の上面に接するように第1窒化膜が形成される。上記第1窒化膜を形成する工程の後に、MONOS型メモリセルが形成される領域およびnチャネル型トランジスタが形成される領域の第1窒化膜上に、第1保護膜が形成される。上記第1保護膜を形成する工程の後に、第1保護膜をマスクとして、pチャネル型トランジスタが形成される領域の第1窒化膜および側壁シリコン窒化膜が除去される。上記第1窒化膜および側壁シリコン窒化膜を除去する工程の後に、第1保護膜が除去される。上記第1保護膜を除去する工程の後に、MONOS型メモリセル、nチャネル型トランジスタおよびpチャネル型トランジスタが形成される領域の上に、第2窒化膜が形成される。上記第2窒化膜を形成する工程の後に、pチャネル型トランジスタが形成される領域の第2窒化膜上に第2保護膜が形成される。上記第2保護膜を形成する工程の後に、第2保護膜をマスクとして、MONOS型メモリセルおよびnチャネル型トランジスタが形成される領域の第2窒化膜が除去される。上記第1窒化膜は、MONOS型メモリセルおよびnチャネル型トランジスタのチャネルに第1応力を付加する。上記第2窒化膜は、pチャネル型トランジスタのチャネルに、第1応力とは反対の応力である第2応力を付加する。
(実施の形態1)
図1を参照して、本実施の形態の半導体装置DVは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板SUBの主表面上に複数種類の回路が形成されている。一例として、半導体装置DVを構成する回路として、信号入出力回路、DA−ADコンバータ、電源回路、CPU、Flashメモリ、およびSRAM(Static Random Access Memory)が挙げられる。
本実施の形態は、実施の形態1と比較して、コンタクトエッチストッパ膜の構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図19を用いて説明する。
本実施の形態においても、実施の形態1と同様に、PMOS領域には圧縮応力を付加することが可能なシリコン窒化膜CS2が形成される。このためPMOSの電流駆動能力をさらに高めることができる。またPMOSに側壁シリコン窒化膜SWNが形成されないため、圧縮応力を付加するシリコン窒化膜CS2とチャネル領域との距離をより短くすることができる。このため、シリコン窒化膜CS2がPMOSのチャネル領域に圧縮応力をより効率的に付加することができる。
本実施の形態は、実施の形態1と比較して、PMOSの構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図21を用いて説明する。
本実施の形態においては、実施の形態1における作用効果に加えて、PMOSをn型ゲート電極NGにすることにより、p型ゲート電極を形成する(p型の不純物を注入する)ために用いるマスクが不要となる。したがってマスクの製造コストを削減することができる。
本実施の形態は、実施の形態1と比較して、FMONOSおよびNMOSの構成および当該部分の製造方法において異なっている。以下、本実施の形態の構成について図26を用いて説明する。
本実施の形態においては、PMOSに加え、FMONOSおよびNMOSについても、側壁シリコン窒化膜SWNが除去される。この状態で、FMONOSおよびNMOSの上面には引張応力を有するシリコン窒化膜CS1が、PMOSの上面には圧縮応力を有するシリコン窒化膜CS2が形成される。このため、FMONOSおよびNMOSについても、PMOSと同様に、シリコン窒化膜CS1とチャネル領域との距離が短くなる。したがって、シリコン窒化膜CS1がPMOSのチャネル領域に圧縮応力をより効率的に付加することができ、FMONOSのメモリセルとしてのオンオフ比をより向上することができるとともに、NMOSの電流駆動能力をより高めることができる。
Claims (15)
- 主表面を有する半導体基板と、
前記主表面上に形成された、チャネルを有するMONOS型メモリセルと、
前記主表面上に形成された、チャネルを有するnチャネル型トランジスタと、
前記主表面上に形成された、チャネルを有するpチャネル型トランジスタとを備える半導体装置であって、
前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの上面に接するように窒化膜が形成されており、
前記窒化膜は前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの各々の前記チャネルに応力を付加しており、
前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタは、それぞれゲート電極を有しており、
前記MONOS型メモリセルの前記ゲート電極の側壁には、第1側壁シリコン酸化膜および第1側壁シリコン窒化膜がこの順に積層されており、
前記nチャネル型トランジスタの前記ゲート電極の側壁には、第2側壁シリコン酸化膜および第2側壁シリコン窒化膜がこの順に積層されており、
前記pチャネル型トランジスタの前記ゲート電極の側壁には、第3側壁シリコン酸化膜が形成されており、
前記第3側壁シリコン酸化膜は、前記pチャネル型トランジスタの前記ゲート電極の高さ方向に延びる第1領域と、前記主表面に沿う方向に延びる第2領域とを含み、
前記第1領域と前記第2領域とは前記窒化膜に直接接している、半導体装置。 - 主表面を有する半導体基板と、
前記主表面上に形成された、チャネルを有するMONOS型メモリセルと、
前記主表面上に形成された、チャネルを有するnチャネル型トランジスタと、
前記主表面上に形成された、チャネルを有するpチャネル型トランジスタとを備える半導体装置であって、
前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの上面に接するように窒化膜が形成されており、
前記窒化膜は前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの各々の前記チャネルに応力を付加しており、
前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタは、それぞれゲート電極を有しており、
前記MONOS型メモリセルの前記ゲート電極の側壁には、第1側壁シリコン酸化膜および第1側壁シリコン窒化膜がこの順に積層されており、
前記nチャネル型トランジスタの前記ゲート電極の側壁には、第2側壁シリコン酸化膜および第2側壁シリコン窒化膜がこの順に積層されており、
前記pチャネル型トランジスタの前記ゲート電極の側壁には、第3側壁シリコン酸化膜が形成されており、
前記pチャネル型トランジスタを覆う前記窒化膜と前記第3側壁シリコン酸化膜との間には、前記第1および第2側壁シリコン窒化膜と同層の膜が形成されていない、半導体装置。 - 前記窒化膜は前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加する、請求項1または2に記載の半導体装置。
- 前記窒化膜は前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加し、前記MONOS型メモリセルおよび前記nチャネル型トランジスタにおける圧縮応力が、前記pチャネル型トランジスタにおける前記窒化膜の圧縮応力と比較して小さい、請求項1または2に記載の半導体装置。
- 前記窒化膜は前記MONOS型メモリセルおよび前記nチャネル型トランジスタの前記チャネルに引張応力を付加する第1の窒化膜と、前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加する第2の窒化膜とを有している、請求項1または2に記載の半導体装置。
- 前記pチャネル型トランジスタにはゲート電極を有しており、
前記pチャネル型トランジスタにおける前記チャネルが形成される領域には、不純物領域が形成されており、前記pチャネル型トランジスタにおける前記ゲート電極にはn型の不純物が含まれる、請求項5に記載の半導体装置。 - 前記MONOS型メモリセルの前記ゲート電極にはコントロールゲート電極およびメモリゲート電極が含まれており、
前記メモリゲート電極と前記半導体基板との間には前記MONOS型メモリセルに電荷を蓄積する窒化物絶縁体層が形成されており、
前記窒化物絶縁体層は、前記メモリゲート電極と前記半導体基板との間の領域から、前記コントロールゲート電極と前記メモリゲート電極とに挟まれた領域に連なるように延びている、請求項1〜6のいずれかに記載の半導体装置。 - 主表面を有する半導体基板を準備する工程と、
前記主表面上に、MONOS型メモリセルと、nチャネル型トランジスタと、pチャネル型トランジスタとを形成する工程とを備える半導体装置の製造方法であって、
前記半導体装置の製造方法は、
(a) 前記MONOS型メモリセルに電荷を蓄積する窒化物絶縁体層を形成する工程と、
(b) 前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタを構成するゲート電極をそれぞれ形成する工程と、
(c) 各々の前記ゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程と、
(d) 前記(c)工程後に、前記MONOS型メモリセルが形成される領域および前記nチャネル型トランジスタが形成される領域に保護膜を形成する工程であって、前記MONOS型メモリセルが形成される領域における前記窒化物絶縁体層の上面に接するように保護膜を形成する工程と、
(e) 前記(d)工程後に、前記保護膜が形成された状態で前記pチャネル型トランジスタが形成される領域の前記側壁シリコン窒化膜を除去する工程と、
(f) 前記(e)工程後に、前記保護膜を除去する工程と、
(g) 前記(f)工程後に、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタが形成される領域の上面に接するように、チャネルに応力を付加する窒化膜を形成する工程とを有する、半導体装置の製造方法。 - 前記窒化膜は、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタの前記チャネルに圧縮応力を付加する、請求項8に記載の半導体装置の製造方法。
- 前記pチャネル型トランジスタの前記チャネルに付加されている圧縮応力は、前記MONOS型メモリセルおよび前記nチャネル型トランジスタの前記チャネルに付加されている圧縮応力よりも大きい、請求項9に記載の半導体装置の製造方法。
- 前記保護膜はレジスト膜である、請求項8〜10のいずれかに記載の半導体装置の製造方法。
- 半導体基板の主表面上に、MONOS型メモリセルと、nチャネル型トランジスタと、pチャネル型トランジスタとを備える半導体装置の製造方法であって、
(a) 前記MONOS型メモリセルに電荷を蓄積する窒化物絶縁体層を形成する工程と、
(b) 前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタを構成するゲート電極をそれぞれ形成する工程と、
(c) 各々の前記ゲート電極の側壁面上に側壁シリコン酸化膜および側壁シリコン窒化膜をこの順に形成する工程と、
(d) 前記(c)工程後に、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタが形成される領域の上に、前記MONOS型メモリセルが形成される領域における前記窒化物絶縁体層の上面に接するように第1窒化膜を形成する工程と、
(e) 前記(d)工程後に、前記MONOS型メモリセルが形成される領域および前記nチャネル型トランジスタが形成される領域の前記第1窒化膜上に、第1保護膜を形成する工程と、
(f) 前記(e)工程後に、前記第1保護膜をマスクとして、前記pチャネル型トランジスタが形成される領域の前記第1窒化膜および前記側壁シリコン窒化膜を除去する工程と、
(g) 前記(f)工程後に、前記第1保護膜を除去する工程と、
(h) 前記(g)工程後に、前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタが形成される領域の上に、第2窒化膜を形成する工程と、
(i) 前記(h)工程後に、前記pチャネル型トランジスタが形成される領域の前記第2窒化膜上に第2保護膜を形成する工程と、
(j) 前記(i)工程後に、前記第2保護膜をマスクとして、前記MONOS型メモリセルおよび前記nチャネル型トランジスタが形成される領域の前記第2窒化膜を除去する工程とを備え、
前記第1窒化膜は、前記MONOS型メモリセルおよび前記nチャネル型トランジスタのチャネルに第1応力を付加し、
前記第2窒化膜は、前記pチャネル型トランジスタのチャネルに、前記第1応力とは反対の応力である第2応力を付加することを特徴とする半導体装置の製造方法。 - 前記第1応力は引張応力であり、前記第2応力は圧縮応力である、請求項12に記載の半導体装置の製造方法。
- 前記第1保護膜および前記第2保護膜はレジスト膜である、請求項12または13に記載の半導体装置の製造方法。
- 前記pチャネル型トランジスタにおける前記チャネルが形成される領域に、不純物領域を形成する工程をさらに有しており、
前記MONOS型メモリセル、前記nチャネル型トランジスタおよび前記pチャネル型トランジスタにおける前記ゲート電極はn型の不純物を含むように形成される、請求項12〜14のいずれかに記載の半導体装置の製造方法。
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