JP2010538460A - 種類および膜厚の異なるゲート絶縁層を有するｃｍｏｓデバイス、ならびにその形成方法 - Google Patents

種類および膜厚の異なるゲート絶縁層を有するｃｍｏｓデバイス、ならびにその形成方法 Download PDF

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Abstract

ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。

Description

一般に、本開示は、ゲート誘電体（二酸化シリコン、窒化シリコンなど）よりも誘電率の高いｈｉｇｈ−ｋゲート誘電体を含む高容量性のゲート構造を備えた、極めて微細なトランジスタ素子を含む極めて高度な集積回路の製造に関する。
ＣＰＵ、ストレージデバイス、ＡＳＩＣ（特定用途向け集積回路）などの高度な集積回路の製造では、所定の回路レイアウトに従って所定のチップエリアに多数の回路素子を形成する必要がある。ここでは、電界効果トランジスタは、集積回路の性能を実質的に決定する回路素子の１つの重要なタイプである。一般に、複数のプロセス技術が現在実施されており、電界効果トランジスタなどの複雑な回路の多くのタイプでは、ＣＭＯＳ技術は、動作界効果トランジスタは、Ｎチャネルトランジスタの場合についてもいわゆるＰＮ接合を有し速度および／または消費電力および／または対費用効果の点でその優れた特性により、現在最も有望なアプローチである。例えば、ＣＭＯＳ技術を使用して複雑な集積回路を製造する際には、何百万ものトランジスタ（例えば、Ｎチャネルトランジスタおよび／またはＰチャネルトランジスタ）が、結晶性半導体層を含む基板上に形成される。電、これは、「ドレイン領域およびソース領域」と呼ばれる高濃度にドープされた領域と、高濃度にドープされた領域の近くに設けられる、チャネル領域などの微量ドープまたは非ドープ領域との界面によって形成される。
電界効果トランジスタにおいては、チャネル領域の電気伝導度、すなわち導電チャネルの電流駆動能力は、チャネル領域の近くに形成され、薄い絶縁層によってチャネル領域から絶縁されているゲート電極によって制御される。ゲート電極に適切な制御電圧を印加することにより、導電チャネルが生成された際のチャネル領域の電気伝導度は、ドーパント濃度、電荷キャリアの移動度によって決まり、トランジスタの幅方向におけるチャネル領域の所定の長さでは（for a given extension of the channel region）、ソース領域とドレイン領域間の距離（チャネル長とも呼ばれる）によって決まる。このため、ゲート電極に制御電圧を印加したときに絶縁層の下に迅速に導電チャネルを形成させる能力と共に、チャネル領域の電気伝導度は、ＭＯＳトランジスタの性能に実質的に影響する。このため、ゲート電極の導電度に応じて決まるチャネル形成速度と、チャネル抵抗率とが、実質的にトランジスタの特性を決定するため、チャネル長の短縮と、これに関連してチャネル抵抗率を低下させゲート抵抗率を上昇させることが、集積回路の動作速度の向上を実現するための支配的な設計基準である。
現在、シリコンおよび関連する材料が、無制限に入手可能であり、その性質が深く理解され、過去５０年間にプロセスと経験が蓄積されているため、集積回路の大多数がシリコンをベースにしている。このため、シリコンは、大量生産用に設計される将来の世代の回路に選択される材料としておそらく残ると考えられる。半導体デバイスの製造においてシリコンが支配的に重要である１つの理由は、異なる領域を確実に絶縁することが可能なシリコン／二酸化シリコン界面の優れた特性であった。シリコン／二酸化シリコン界面は、高温で安定であり、このため、例えば、界面の電気特性を損なうことなくドーパントを活性化させ、結晶の損傷を回復させるためのアニールサイクル等に必要な高温プロセスを後に実施することが可能となる。
上記の理由により、二酸化シリコンは、好ましくは、ポリシリコンまたは他の金属含有材料から形成されることが多いゲート電極を、シリコンチャネル領域から分離する電界効果トランジスタのゲート絶縁層として使用される。電界効果トランジスタのデバイス性能が着実に向上しており、スイッチング速度と駆動電流能力を改善するために、チャネル領域の長さが絶え間なく短縮されている。所定の供給電圧に対して望ましい駆動電流を提供するのに十分な高い電荷密度に、チャネル領域の表面を反転させるために、ゲート電極に供給される電圧によって、トランジスタ性能が制御されるため、ゲート電極、チャネル領域およびその間に設けられる二酸化シリコンによって形成されるキャパシタによって与えられる容量結合を保つ必要がある。チャネル長を短縮するには、トランジスタ動作中のいわゆる「短チャネル効果」を回避するために、容量結合を上げる必要があることがわかっている。短チャネル効果は、リーク電流を増大させ、しきい値電圧の依存関係を生じさせかねない。供給電圧が比較的低く、このためしきい値電圧が低い、極めて微細なトランジスタデバイスは、リーク電流が指数的に増加する一方で、チャネル領域に対するゲート電極の容量結合を上げる必要がある。このため、ゲートとチャネル領域間に必要なキャパシタンスを与えるために、二酸化シリコン層の膜厚も、対応して薄くしなければならない。例えば、約０．０８μｍのチャネル長では、約１．２ｎｍもの薄い二酸化シリコンから形成されるゲート誘電体が必要となりうる。一般に、チャネルの極めて短い高速トランジスタ素子は、好ましくは高速のアプリケーションに使用され、チャネルの長いトランジスタ素子は、記憶トランジスタ素子などのさほどクリティカルではないアプリケーションに使用されうる。しかし、超極薄二酸化シリコンゲート絶縁層を通る電荷キャリアの直接のトンネリングによって発生する比較的高いリーク電流が、１〜２ｎｍの範囲（in the range or）の酸化物膜厚では、性能主眼の回路（performance driven circuits）の要件とは相容れない値に達することがある。
このため、特に極めて薄い二酸化シリコンゲート層では、ゲート絶縁層の材料としての二酸化シリコンを置き換えることが考慮されている。考えられる代替の材料としては、対応して形成するゲート絶縁層を物理的に厚くしても、極めて薄い二酸化シリコン層によって得られるような容量結合が得られる、非常に高い誘電率を示す材料がある。一般に、二酸化シリコンとの所定の容量結合を実現するために必要な膜厚は、容量等価膜厚（capacitance equivalent thickness：ＣＥＴ）と呼ばれる。このため、１ｎｍ以下の範囲の容量等価膜厚を得るためには、単に二酸化シリコンをｈｉｇｈ−ｋ材料に置き換えることが一見すると単純な方法にみえる。
このため、二酸化シリコンを、ｋが約２５の酸化タンタル（Ｔａ２Ｏ５）、ｋが約１５０の酸化ストロンチウムチタン（ＳｒＴｉＯ３）、酸化ハフニウム（ＨｆＯ２）、ＨｆＳｉＯ、酸化ジルコニウム（ＺｒＯ２）などの高誘電材料に置き換えることが提案されている。
更に、通常用いられるポリシリコン材料に代えて、ゲート電極に適した導電材料を提供することによっても、トランジスタ性能を向上させることができる。この理由は、ポリシリコンは、ゲート誘電体との界面の近くにおいて電荷キャリアの枯渇が生じ、これにより、チャネル領域とゲート電極間の実効キャパシタンスを低下させるためである。このため、ｈｉｇｈ−ｋ誘電材料が、二酸化シリコン層と同じ膜厚に基づいて高いキャパシタンスを与える一方で、リーク電流を許容できるレベルに保つゲートスタックが提案されている。一方、ｈｉｇｈ−ｋ誘電材料に接続するために、窒化チタンなどの非ポリシリコン材料を形成して、枯渇領域の存在を実質的に回避することもできる。一般に、高い駆動電流を得るためには、トランジスタのしきい値電圧（チャネル領域に導電チャネルが形成される電圧を示す）が低いことが望ましいため、通常、個々のチャネルの制御には、少なくともＰＮ接合の近くにおいて、顕著な横方向のドーパントプロファイルとドーパント勾配とが必要となる。このため、個々の拡張部と、深部ドレインおよびソース領域とを形成した後に、得られたＰＮ接合ドーパント勾配を「補強する」ために、残りのチャネルと半導体領域の導電型に相当する導電型のドーパント種を導入するために、いわゆるハロ領域が、通常、イオン注入によって形成される。このように、トランジスタのしきい値電圧がチャネルの制御性を大きく決定し、ゲート長が短い場合、しきい値電圧の大きな変動がみられることがある。このため、適切なハロ注入領域を提供することにより、チャネルの制御性を改善することができ、これにより、「しきい値ロールオフ」と呼ばれるしきい値電圧の変動を低減することができると共に、ゲート長の変動に伴うトランジスタ性能の大きな変動を低減することができる。トランジスタのしきい値電圧は、金属含有ゲート材料の仕事関数によって大きく決定されるため、想定しているトランジスタの導電型に対して、有効な仕事関数を適切に調整できることを保証しなければならない。
しかし、ｈｉｇｈ−ｋ誘電体と金属系のゲート材料とを含む高度なゲート構造の形成後に高温処理が必要となることがあり、このため、ｈｉｇｈ−ｋ材料中の酸素含有量の増加によってゲート誘電体の誘電率が低下し、この結果、層の膜厚を厚くしなければならなくなる。更に、多くのｈｉｇｈ−ｋ誘電材料が酸素との親和性が高いことに関連すると考えられている仕事関数のシフトが観察され、この結果、特に、ｈｉｇｈ−ｋ金属ゲート構造の形成後にトランジスタを完成させるために必要な適度な高温で、共有のゲート線構造のｈｉｇｈ−ｋ誘電材料を介して、トレンチ分離構造から酸素が再分散する。金属含有ゲート材料のこのフェルミレベルのシフトのため、得られるしきい値電圧が高くなり過ぎ、ハロ注入技術では、適度に低いしきい値電圧で高い駆動電圧を得るために、しきい値電圧のロールオフの制御に関して、トランジスタ特性を調整することができなくなる。
従来技術に従ってゲート電極構造を形成して、最終的に高度なｈｉｇｈ−ｋ金属ゲート構造によって置換する集積法を使用することにより、トランジスタの製造プロセスにおける中程度の温度および高温の使用を避けることができる。このとき、個々の金属が、それぞれＮチャネルトランジスタとＰチャネルトランジスタに適した仕事関数を有するように適切に選択される。このため、この集積法では、最後の高温アニールプロセスと、ドレインおよびソース領域のシリサイド形成後に、従来のポリシリコン／酸化物ゲート構造が除去されて、ｈｉｇｈ−ｋ金属スタックによって置換される。このため、ｈｉｇｈ−ｋ金属ゲート電極構造は、後工程（back-end）処理で使用される低温（すなわち約４００℃の温度）のみに曝されることになり、これにより、ｈｉｇｈ−ｋ材料の特性の変化と、ゲート電極内の金属の仕事関数のシフトに関する上記の問題を実質的に回避することができる。
上に記載したように、異なるトランジスタ型について、仕事関数と、このためしきい値電圧とを適切に調整するために、ＮチャネルトランジスタとＰチャネルトランジスタとでは、必要な金属含有材料が大きく異なる。このため、個々の集積法は、非常に複雑であり、それぞれ、ＮチャネルトランジスタとＰチャネルトランジスタの上に、異なる固有応力を有する高応力（highly stressed）誘電材料を設けるために、一般に用いられるデュアルオーバーレイヤストレッサ法と組み合わせることが困難である。また、多くの場合、ＣＰＵコア、入出力用の周辺領域、メモリ領域などの異なるデバイス領域では、トランジスタが異なる供給電圧で動作され、このため、ゲート絶縁層の層厚を適切に調整しなければならなくなる。この調整は、従来の集積戦略では、酸化物を、最も高い動作電圧に必要な厚さに成長させ、低い供給電圧で動作する高性能領域では、酸化物の膜厚を所望の薄さに選択的に薄層化することによって行われる。異なる動作電圧に適合させたゲート誘電体の集積化は、複数の複雑なマスク形成法が必要となるため、トランジスタ構造の完成後にｈｉｇｈ−ｋ金属ゲートを形成するための手法と組み合わせるのが困難となりうる。
本開示は、上に記載した問題の影響の１つ以上を回避することができるか、少なくとも低減することができる各種の方法およびデバイスを対象としている。
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の全てを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、下で説明する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
一般に、ここに開示の主題は、高度な半導体デバイスと、その形成方法とに関する。ゲート電極構造が、それぞれＰチャネルトランジスタおよびＮチャネルトランジスタに適した仕事関数を有する適切な金属含有導電材料と組み合わせて、ｈｉｇｈ−ｋ誘電体に基づいて形成されうる。このゲート電極構造は、トランジスタ構造を完成させるのに必要な高温処理の後に形成され、これにより、前述した作業関数の変動とｈｉｇｈ−ｋ誘電材料への悪影響とを基本的に回避できる。このために、ここに開示の例示的な一態様では、実績のあるＣＭＯＳ技術に基づいてトランジスタが形成され、その後、従来法で形成した１種類のゲート電極構造の置換が、選択性の高いエッチングプロセスに基づいて行われ、これにより、高度なリソグラフィプロセスを含む個々のマスク形成ステップが不要となる。この結果、プロセスを過度に複雑化させることなく、トランジスタ構造の完成後に、従来の戦略と高い互換性を保って、後の処理を実施することができる。ここに開示の更に別の例示的な態様では、改良された集積法が記載される。実績のある技術に基づいてトランジスタ構造が形成され、ゲート電極構造が、例えば、高い電圧で動作し、このため、ゲート酸化膜の膜厚を高くする必要があるトランジスタなどの、特定の種類のトランジスタの要件に従って設計された、二酸化シリコンなどの従来の誘電材料に基づいて形成されうる。その後、ダミーのゲート電極構造が形成されているデバイス領域と、適切な膜厚のゲート誘電体を含む特定のゲート電極構造を有するデバイス領域とが形成され、前者のデバイス領域に置換ゲート電極構造を形成する準備を行う。一方、後者のデバイス領域のゲート電極構造の大半が残される。すなわち、適した作業関数を有する金属含有材料と組み合わせたｈｉｇｈ−ｋ誘電材料を含む電極構造によって従来のゲート電極構造を置換するためのプロセスシーケンスにわたって、少なくともゲート誘電材料と従来のゲート電極材料の一部とを残すことができる。その後、両方の種類のゲート電極構造において追加の高導電材料が形成され、これにより、従来のゲート電極構造内に高導電性の経路が形成され、この経路が、高度なゲート電極構造を設ける前に除去した金属シリサイド領域の代用として機能しうる。この結果、この場合も、従来の戦略との高い互換性を実現することができ、高度
なｈｉｇｈ−ｋ金属ゲート材料によってダミーゲート構造を置換するためのプロセス全体にわたって、適切なマスク形成法により、特定の種類のトランジスタのために設計された従来のゲート電極構造を実質的に残すことができる。
更に、ここに開示の一部の例示的な態様では、上記の戦略を、ＰチャネルトランジスタおよびＮチャネルトランジスタのために適当な作業関数を有する具体的に設計された金属含有ゲート材料と組み合わせて、高い誘電率に基づいて薄いゲート誘電体を必要とする高度なトランジスタ素子を形成するために組み合わせることができる。その一方で、厚いゲート誘電体膜厚に基づいて動作しうる従来のゲート電極構造を実質的に残すことができ、トランジスタ素子を、従来のＣＭＯＳ技術と高い互換性を保って形成することができ、どのような所望の性能向上戦略を使用することが可能となる。このような戦略としては、基本的なトランジスタ構造の形成中に個々のチャネル領域に所望の種類の歪みを引き起こす半導体合金または材料などがある。その一方で、高度な置換ゲート電極構造の完成後に形成する応力（stressed）被覆層に基づいてトランジスタ性能を向上させるための別の戦略との高い互換性も保つことができる。
本明細書に開示の１つの例示的な方法は、第１のデバイス領域の上に第１のゲート電極構造を有する第１のトランジスタを形成することを有する。前記方法は、第２のデバイス領域の上に第２のゲート電極構造を有する第２のトランジスタを形成することを更に有する。更に、前記第１のゲート電極構造が、第１のｈｉｇｈ−ｋ誘電材料と第１の導電金属含有材料とを含む第１の置換ゲート電極構造によって置換される一方、前記第２のトランジスタがマスクによってカ覆われる。前記方法は、前記第１の置換ゲート電極構造を実質的に覆わない状態で、選択的エッチングプロセスに基づいて前記第２のゲート電極構造を除去することを更に有する。最後に、前記方法は、ｈｉｇｈ−ｋ材料と第２の金属含有ゲート電極材料とを含む第２の置換ゲート電極構造を形成することを含む。
本明細書に開示の別の例示的な方法は、共通のプロセスシーケンスにおいて、第１のデバイス領域に第１のゲート電極構造を形成し、第２のデバイス領域に第２のゲート電極構造を形成することであって、前記第１および第２のゲート電極構造は、ゲート絶縁誘電体とゲート電極材料とを含み、前記ゲート絶縁誘電体は、前記第２のゲート電極構造の設計厚さに従った第１の膜厚を有することを有する。前記方法は、前記第１のゲート電極構造に基づいて第１のトランジスタを、前記第２のゲート電極構造に基づいて第２のトランジスタをそれぞれ形成することを更に有する。最後に、前記方法は、前記第１および第２のゲート電極構造の形成後に、前記第１のゲート電極構造を、第１のｈｉｇｈ−ｋ誘電材料と第１の導電金属含有材料とを含む第１の置換ゲート電極構造によって置換する一方、前記第２のゲート電極構造の前記ゲート絶縁誘電体と前記ゲート電極材料の一部とを残すことと、を含む。
本明細書に開示の例示的な半導体デバイスは、第１のｈｉｇｈ−ｋ誘電材料と第１の金属含有ゲート電極材料とを含む第１のゲート電極構造を有する第１のトランジスタを備える。前記デバイスは、更に、半導体系のゲート電極材料に接続された酸化物系のゲート誘電材料を含む第２のゲート電極構造を有する第２のトランジスタを更に備える。最後に、前記半導体デバイスは、第２のｈｉｇｈ−ｋ誘電材料と第２の金属含有ゲート電極材料とを含む第３のゲート電極構造を有する第３のトランジスタとを備え、前記第１、第２および第３のゲート電極構造は、第３の金属含有材料を更に含む。
トランジスタ構造の完成後に、ｈｉｇｈ−ｋ誘電材料と適宜選択された金属とに基づく高度な置換ゲート電極構造が形成される（receiving）ＰチャネルトランジスタおよびＮチャネルトランジスタを有するトランジスタデバイスの模式断面図。ここで、例示的な実施形態により、少なくとも一種類のゲート電極構造を置換するために選択性の高いエッチング技術が使用されうる。 トランジスタ構造の完成後に、ｈｉｇｈ−ｋ誘電材料と適宜選択された金属とに基づく高度な置換ゲート電極構造が形成される（receiving）ＰチャネルトランジスタおよびＮチャネルトランジスタを有するトランジスタデバイスの模式断面図。ここで、例示的な実施形態により、少なくとも一種類のゲート電極構造を置換するために選択性の高いエッチング技術が使用されうる。 トランジスタ構造の完成後に、ｈｉｇｈ−ｋ誘電材料と適宜選択された金属とに基づく高度な置換ゲート電極構造が形成される（receiving）ＰチャネルトランジスタおよびＮチャネルトランジスタを有するトランジスタデバイスの模式断面図。ここで、例示的な実施形態により、少なくとも一種類のゲート電極構造を置換するために選択性の高いエッチング技術が使用されうる。 トランジスタ構造の完成後に、ｈｉｇｈ−ｋ誘電材料と適宜選択された金属とに基づく高度な置換ゲート電極構造が形成される（receiving）ＰチャネルトランジスタおよびＮチャネルトランジスタを有するトランジスタデバイスの模式断面図。ここで、例示的な実施形態により、少なくとも一種類のゲート電極構造を置換するために選択性の高いエッチング技術が使用されうる。 トランジスタ構造の完成後に、ｈｉｇｈ−ｋ誘電材料と適宜選択された金属とに基づく高度な置換ゲート電極構造が形成される（receiving）ＰチャネルトランジスタおよびＮチャネルトランジスタを有するトランジスタデバイスの模式断面図。ここで、例示的な実施形態により、少なくとも一種類のゲート電極構造を置換するために選択性の高いエッチング技術が使用されうる。 トランジスタ構造の完成後に、ｈｉｇｈ−ｋ誘電材料と適宜選択された金属とに基づく高度な置換ゲート電極構造が形成される（receiving）ＰチャネルトランジスタおよびＮチャネルトランジスタを有するトランジスタデバイスの模式断面図。ここで、例示的な実施形態により、少なくとも一種類のゲート電極構造を置換するために選択性の高いエッチング技術が使用されうる。 トランジスタ構造の完成後に、ｈｉｇｈ−ｋ誘電材料と適宜選択された金属とに基づく高度な置換ゲート電極構造が形成される（receiving）ＰチャネルトランジスタおよびＮチャネルトランジスタを有するトランジスタデバイスの模式断面図。ここで、例示的な実施形態により、少なくとも一種類のゲート電極構造を置換するために選択性の高いエッチング技術が使用されうる。 トランジスタ構造の完成後に、ｈｉｇｈ−ｋ誘電材料と適宜選択された金属とに基づく高度な置換ゲート電極構造が形成される（receiving）ＰチャネルトランジスタおよびＮチャネルトランジスタを有するトランジスタデバイスの模式断面図。ここで、例示的な実施形態により、少なくとも一種類のゲート電極構造を置換するために選択性の高いエッチング技術が使用されうる。 別の例示的な実施形態による、非常に高度な置換ゲート電極構造を形成する一方で、適切なマスク形成法に基づいて、厚いゲート誘電材料を必要とするデバイス領域に対して設計された、ゲート誘電材料と従来のゲート電極構造の少なくとも一部を残すための半導体デバイスの模式断面図。 別の例示的な実施形態による、非常に高度な置換ゲート電極構造を形成する一方で、適切なマスク形成法に基づいて、厚いゲート誘電材料を必要とするデバイス領域に対して設計された、ゲート誘電材料と従来のゲート電極構造の少なくとも一部を残すための半導体デバイスの模式断面図。 別の例示的な実施形態による、非常に高度な置換ゲート電極構造を形成する一方で、適切なマスク形成法に基づいて、厚いゲート誘電材料を必要とするデバイス領域に対して設計された、ゲート誘電材料と従来のゲート電極構造の少なくとも一部を残すための半導体デバイスの模式断面図。 別の例示的な実施形態による、非常に高度な置換ゲート電極構造を形成する一方で、適切なマスク形成法に基づいて、厚いゲート誘電材料を必要とするデバイス領域に対して設計された、ゲート誘電材料と従来のゲート電極構造の少なくとも一部を残すための半導体デバイスの模式断面図。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図を示す。このとき、追加の歪み発生機構が集積法に含まれうる。 更に別の例示的な実施形態による、従来の技術と高い互換性で高度な置換ゲート電極構造を形成する一方、特定のデバイス領域で従来のゲート電極構造を実質的に残す、各種の製造段階における半導体デバイスの模式断面図。このとき、追加の歪み発生機構が集積法に含まれうる。
添付の図面と併せて下記の説明を読めば、本発明が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
本明細書に記載の主題は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含む点に留意すべきである。
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。
次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。しかし、本開示の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
一般に、本明細書に開示の主題は、改良された技術と、このような技術によって製造されるデバイスとを提供する。この場合、トランジスタ構造の完成後、高度なｈｉｇｈ−ｋ誘電金属ゲートスタックが、実績のあるＣＭＯＳ集積法との高い互換性を保つために、リソグラフィステップの数とハードマスクを減らして形成することができ、これにより、実績のある歪み発生機構（トランジスタのドレインおよびソース領域への歪み半導体合金の提供、トランジスタ構造などに埋め込む高応力誘電材料など）との統合が可能となる。このために、少なくとも一種類のゲート電極構造を置換するためのプロセスシーケンスを、選択性の高いエッチングプロセスに基づいて実施することができる。その際、金属ゲートが既に設けられているデバイス領域を覆う必要がない、および／または適度に高い供給電圧などで動作するトランジスタなど、相当する（corresponding）トランジスタ素子の性能に適したデバイス領域に従来のゲート電極構造を実質的に残すことができる。
図１ａは、基本的なトランジスタ構造が完成している製造段階における半導体デバイス１００の断面図を模式的に示す。すなわち、高温プロセスが既に実施されており、前述したようにｈｉｇｈ−ｋ誘電材料と適宜選択された金属含有材料とに基づいて、高度なゲート電極構造の形成が可能となっている。このため、半導体デバイス１００は、基板１０１を有し、基板１０１は、シリコン系の層、あるいは、トランジスタ素子１５０ｎ，１５０ｐ（図の実施形態では、それぞれ、ＮチャネルトランジスタとＰチャネルトランジスタなどである）を形成するために適した他の任意の半導体材料などの、半導体層１０２を形成するために適した任意のキャリア材料などである。半導体層１０２は、シリコン系の層として設けられる場合であっても、トランジスタ１５０ｎ，１５０ｐ内に必要な横方向と縦方向のドーパントプロファイルを規定するために適した任意のドーパント化学種のほかに、ゲルマニウム、炭素などの他の材料を含んでもよいことを理解すべきである。例えば、図の実施形態では、トランジスタ１５０ｐは、チャンネル領域１１７内に所望の種類の歪みを発生させるために適した任意の半導体化合物の形で設けられうる半導体合金１１８を有し、シリコンは、歪みが付与された状態で与えられると、電荷キャリア移動度を大きく変動させることができるため、半導体合金１１８はシリコンを含んでもよい。例えば、半導体合金１１８（Ｐチャネルトランジスタの場合シリコン／ゲルマニウム合金など）は、個々のドレインおよびソース領域１１５の少なくとも一部に設けられうる。半導体合金１１８は、その歪み状態のため、自然の格子定数（シリコンの格子定数よりも大きい）よりも格子定数が小さく、このため、チャンネル領域１１７内に所定の大きさの圧縮歪みを発生させ、ホールの移動度を上げることができる。全体的なプロセス戦略に応じて、他の歪み発生機構をトランジスタ１５０ｎ，１５０ｐに設けてもよいことを理解すべきである。すなわち、シリコン系のトランジスタデバイスでは、Ｎチャネルトランジスタなどの場合、トランジスタ１５０ｎのドレインおよびソース領域にシリコン／炭素化合物が形成されてもよい。また、トランジスタの形成時に応力記憶法を使用して、少なくとも一種類のトランジスタに所定の基本的な歪みを与えてもよい。
更に、トランジスタ１５０ｎ，１５０ｐはバルクトランジスタとして形成されうる、すなわち、半導体層１０２が実質的に結晶性の基板材料上に形成されうる。しかし、別の場合には、デバイス１００の特定のデバイス領域またはデバイス１００全体が、シリコンオンインシュレータ（ＳＯＩ）アーキテクチャに基づいて形成されてもよい。この場合、半導体層１０２の下に埋め込み絶縁層（図示せず）が設けられうる。
また、トランジスタ素子１５０ｎ，１５０ｐは、それぞれ、例えば、ゲート電極構造１１０を有する。この構造は、二酸化シリコン系のゲート誘電体などの従来のゲート誘電材料１１３を有し、その上に、ポリシリコン材料などの従来のゲート電極材料１１２と、金属シリサイド領域１１１とが形成されている。同様に、金属シリサイド領域１１６は、トランジスタ１５０ｎ，１５０ｐのドレインおよびソース領域にも形成されうる。更に、プロセス戦略によっては、ゲート電極構造１１０の側壁に側壁スペーサ構造１１４が設けられうる。
図１ａに示す半導体デバイス１００は、実績のあるプロセス技術に基づいて形成することができる。例えば、ゲート電極構造１１０は、ゲート誘電材料１１３を形成するための高度な堆積法および／または酸化法に基づいて形成することができ、その際、図２ａ〜２ｃと図３ａ〜３ｑを参照して後述するように、適切な膜厚が選択されうる。その後、ポリシリコンなどの形でゲート電極材料１１２を形成するために、高度なリソグラフィ法とエッチング法が使用されうる。次に、側壁スペーサ構造１１４が少なくとも部分的に形成され、これは、ドレインおよびソース領域１１５の横方向のドーパントプロファイルを形成するための適切な注入マスクとして機能することができる。必要とされている複雑なドーパントプロファイルを得るためには、プレアモルファス化注入、ハロ注入、拡張部注入および深部ドレインおよびソース注入などの複数の注入プロセスが必要となりうることを理解すべきである。上記したように、個々のハロ注入の有効性は、ゲート電極構造１１０を高度なｈｉｇｈ−ｋ誘電金属ゲート構造によって置換する際に形成するゲート電極金属の適切な作業関数によって決まる。更に、例えば、ドーパントを活性化し、注入によって発生した破損などを再結晶化させるために、図に示すトランジスタ構造１５０ｎ，１５０ｐの形成時に、１回以上の高温処理が必要となりうる。最後に、金属シリサイド領域１１６，１１１が共通のプロセスで形成されうる。このときのプロセスパラメータは、領域１１６に所望の構成の金属シリサイドを得るために適合されているが、金属シリサイド領域１１１は後の製造段階で除去されるため、金属シリサイド領域１１１に合わせてプロセスパラメータを適合させる必要はない。上記したように、個々のプロセス技術に、ドレインおよびソース領域１１５の一部に半導体合金１１８を設けるなど、所望の任意の歪み発生機構を形成するための任意のプロセスシーケンスが含まれてもよい。これは、例えば、実績のある集積法に従って、製造の初期の段階で個々の（respective）リセスを形成し、選択的エピタキシャル成長法に基づいて、リセスに所望の半導体合金を埋め込むことによって行うことができる。
図１ｂは、製造が更に進んだ段階の半導体デバイス１００を概略的に示す。この図では、トランジスタ１５０ｎ，１５０ｐを封止するために犠牲材料１１９が形成され、後の製造段階で犠牲材料１１９を確実に除去できるようにエッチストップ層１２０が設けられうる。犠牲材料１１９は、実績のある技術に基づいて堆積される、任意の適した材料の形（二酸化シリコンなど）で設けられうる。このような技術としては、準常圧化学気相成長法（ＳＡＣＶＤ）、ＴＥＯＳに基づいた高密度プラズマ化学気相成長法（ＰＥＣＶＤ）などがあり、これは、実績のあるＣＭＯＳ技術の層間絶縁材料の形成にも使用されうる。同様に、エッチストップ層１２０は、場合によっては、所望の種類の固有応力（圧縮応力など）を付与された窒化シリコン材料の形で設けられうる。この層は、周知のように、ＰＥＣＶＤプロセス中に堆積パラメータを適宜選択することによって設けることができる。次に、半導体デバイス１００に対して、例えば、化学機械的研磨（ＣＭＰ）プロセスシーケンスに基づいて、材料を除去するためのプロセスが実施されうる。
図１ｃは、相当するＣＭＰプロセスシーケンス後の、半導体デバイス１００を概略的に示す。このＣＭＰプロセスには、選択的ＣＭＰレシピに基づいて犠牲層１１９の余分の材料が除去される第１のＣＭＰステップが含まれる。その際、エッチストップ層１２０は、材料除去プロセスを高度に制御可能とするためのＣＭＰストップ層として機能することができる。その後、エッチストップ層１２０、犠牲層１１９および金属シリサイド領域１１１の材料に対して選択性が低いか実質的に非選択的な別のＣＭＰステップが実施されうる。この結果、この追加のＣＭＰステップによってゲート電極材料１１２が露出されうる。得られるゲート電極構造の高さは、さほどクリティカルではないことを理解すべきである。この理由は、ゲート電極構造が、従来のゲート電極材料１１２よりも優れた導電性を有する高導電材料によって置換され、たとえゲート電極構造の全体の高さがゲート電極構造１１０の初期の高さよりも低くなっても、導電性が上がるためである。
図１ｄは、製造が更に進んだ段階の半導体デバイス１００を概略的に示す。この図では、エッチマスク１２１が、例えばレジストマスクの形で設けられて、一方のトランジスタ型が覆われる一方で、少なくともゲート電極材料１１２を選択的に除去するために、もう一方のトランジスタ型が選択的エッチング環境１２２に露出されうる。図の実施形態では、トランジスタ１５０ｎが、例えば、犠牲層１１９とスペーサ構造１１４の材料に対してポリシリコン材料を選択的にエッチングするための実績のあるプラズマを使用したレシピに基づいて形成されうるエッチング環境１２２に露出されうる。例えば、二酸化シリコンと窒化シリコンが存在する場合には、シリコン材料を選択的にエッチングする個々のレシピがこの目的に使用されうる。また、エッチング環境１２２は、スペーサ構造１１４の側壁でも、ゲート電極材料１１２を確実に除去できるように、ある程度の等方性を有するように形成されうる。また、プロセス１２２のある程度の等方性により、分離領域などの特定のデバイス領域では、ある程度アンダーエッチとなる。この領域には、図３ａ〜３ｑを参照して後述するように、ゲート電極構造が共有の「ポリライン」として設けられうる。
別の例示的な実施形態では、適切なウェット化学レシピに基づいて、スペーサ構造１１４と犠牲材料１１９の材料に対して所望のエッチング選択性を与えるエッチング環境１２２が形成されてもよい。例えば、例示的な一実施形態では、ＴＭＡＨ（水酸化テトラメチルアンモニウム）を含む溶液が使用されてもよい。ＴＭＡＨは、フォトリトグラフィ現像剤のベースであるが、高濃度かつ高温で与えられた場合には、シリコンをエッチングする。しかし、二酸化シリコンと窒化シリコンは、この溶液に対して高耐性を示す。例えば、約８０℃のＴＭＡＨの２０重量％水溶液により、約２３μｍ／時のシリコンのエッチレートが得られ、その際の酸化物に対する選択性は約９２００：１、窒化物に対する選択性は約３００００：１である。また、ＴＭＡＨは現像剤であるため、レジスト材料を実質的に攻撃せず、エッチマスク１２１がレジストマスクとして設けられている場合であっても、エッチマスク１２１が実質的に攻撃されることがない。
更に、別の場合には、トランジスタ１５０ｐのゲート電極材料１１２を除去するように、トランジスタ１５０ｐが露出されて、トランジスタ１５０ｎが覆われるように、エッチマスク１２１が形成されてもよいことを理解すべきである。プロセス１２２中にどのトランジスタを露出させるかは、ゲート電極材料１１２を置換するために使用する金属のエッチング抵抗性に応じて選択されうる。すなわち、上記したように、個々の作業関数に適合させるため、通常はトランジスタ１５０ｎ，１５０ｐに異なる金属含有材料が設けられており、残ったゲート電極構造１１０のゲート電極材料１１２を除去するためにその後実施するエッチングプロセスは、高いエッチング抵抗性を有する金属含有材料に基づいて実施されうる。例えば、図の実施形態では、トランジスタ１５０ｎに使用する金属含有材料が、トランジスタ１５０ｐに使用する金属よりも、その後のエッチングプロセスにおいて高いエッチング抵抗性を有することが考えられる。次に、プロセス１２２の副生成物または個々のエッチング環境の残渣を除去するために、清浄プロセスが必要に応じて実施されうる。このプロセスは、例えば、過酸化水素と硫酸に基づいて行うことができ、レジストマスク１２１も除去されうる。次に、ゲート誘電材料１１３が適切な選択的エッチングプロセスに基づいて除去され、このプロセスは、例えば、誘電材料１１３が二酸化シリコンを含む場合には、フッ化水素酸を含むウェット化学エッチングレシピを使用して実施されうる。ゲート誘電材料１１３は、適度に低い膜厚（例えば２０〜３０Å）で設けられているため、犠牲層１１９と側壁スペーサ構造１１４の材料の減少はごくわずかとなりうる。
図１ｅは、製造が更に進んだ段階の半導体デバイス１００を概略的に示す。この図では、従来のゲート電極構造１１０を置換するために、ｈｉｇｈ−ｋ誘電材料と金属含有材料が設けられうる。図に示すように、ｈｉｇｈ−ｋ誘電材料の層１２３（上記した材料の１つなど）は、高度なアプリケーションでは、約１５〜２５Åの範囲の適切な膜厚で形成され、従来のゲート電極構造１１０を除去することによって形成されたリセス内に形成されうる。更に、適切な金属含有導電材料層１２４が形成され、先に形成したリセスに埋め込まれうる。上記したように、金属含有材料１２４は、トランジスタ１５０ｎのための所望の低いしきい値を規定するために必要な適切な作業関数を有しうる。例えば、トランジスタ１５０ｎがＮチャネルトランジスタの場合、層１２４に窒化タンタル系の材料を使用することができる。また、多くのｈｉｇｈ−ｋ誘電材料は、シリコン系の材料と直接接触すると、移動度の低下を引き起こすため、例示的な一実施形態では、チャネル領域１１７の半導体材料とｈｉｇｈ−ｋ誘電材料１２３が直接接触するのを実質的に防ぐために、ｈｉｇｈ−ｋ誘電材料１２３とチャネル領域１１７の間に、薄い誘電材料１１３Ａが形成されうる。誘電材料１１３Ａは、例えば、酸化物の形で設けられうるが、従来の誘電材料１１３よりも著しく薄く設けられうる。例えば、誘電材料の膜厚は、約４〜６Åの範囲などである。
図１ｅに示す半導体デバイス１００は、以下のプロセスに基づいて形成することができる。従来のゲート誘電材料１１３を除去した後に、必要に応じて、誘電材料１１３Ａが、実績のある化学物質に基づいて実施されるウェット化学酸化プロセスなどの任意の適した技術に基づいて形成されうる。この化学物質の例として、シリコン材料に対して実質的に自己制御酸化プロセスを与えることができる洗浄用の化学物質などがある。別の例示的な実施形態では、材料１１３を完全に除去せずに層１１３Ａを提供するように、先に行う従来の誘電材料１１３の除去が、高度に制御可能なエッチングプロセスに基づいて実施されてもよい。その後、例えば、高度な原子層堆積（ＡＬＤ）法に基づいて、誘電材料１１３Ａの上にｈｉｇｈ−ｋ誘電材料１２３が堆積されうる。その際、例えば、薄い層を正確な膜厚で積層するために自己制御プロセスが実施され、最終的に、層１２３を所望の総膜厚で得る。次に、例えば、使用する金属の種類に応じて、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、電気化学析出法などにより金属含有材料が堆積されうる。例えば、窒化タンタル系の材料では、実績のあるＰＶＤレシピが使用されうる。
その後、層１２３，１２４の余剰の材料が、例えば、ＣＭＰプロセスに基づいて除去され、その際、犠牲層１１９の材料がストップ層として機能しうる。層１２４の表面の平坦度を更に改善し、その材料の残渣を確実に除去するために、犠牲層１１９に対して選択性が低いか非選択的な別のＣＭＰステップが実行され、金属の残渣が確実に除去されうる。
図１ｆは、上記のプロセスシーケンスの終了後の半導体デバイス１００を概略的に示す。この図では、トランジスタ１５０ｎの置換ゲート電極構造１１０ｎに対してトランジスタ１５０ｐのゲート電極材料１１２を選択的に除去するために、デバイス１００に選択的エッチングプロセス１２５が実施される。このため、エッチングプロセス１２５は、トランジスタ１５０を覆う必要のない自己整合エッチングプロセスである。プロセス１２５は、リソグラフィマスクなしで実施しても、あるいは、図３ａ〜３ｑを参照して後述するように、従来のゲート電極構造を残す他のデバイス領域においてエッチングプロセス１２５の攻撃を阻止する必要がある場合には、既存のマスク形成法を使用してもよいため、複雑なプロセスを簡略化する。
例示的な一実施形態では、選択的エッチングプロセス１２５は、上記したＴＭＨＡの溶液を使用するウェット化学エッチングプロセスとして実施することができ、このプロセスは、置換ゲート構造１５０ｎのｈｉｇｈ−ｋ誘電材料と金属を実質的に除去することがない。このため、ゲート誘電材料１１２が除去され、その後、トランジスタ１５０ｎを参照して前述したように、ゲート誘電材料１１３が除去または薄層化されうる。ゲート誘電材料１１３を除去または薄層化するための相当するプロセスの前または後に、他のデバイス領域に設けられているレジストマスクが、酸素プラズマを使用した実績のあるプラズマエッチングプロセスに基づいて除去されうる。
その後、例えば、必要に応じて、置換ゲート構造１１０ｎの金属含有材料を実質的に攻撃しないオゾン含有水に基づいて、酸化物系の誘電材料が再成長されうる。次に、ｈｉｇｈ−ｋ誘電材料を堆積し、トランジスタ１５０ｐに適した作業関数を有する適切な金属含有材料を堆積するためのプロセスシーケンスが実施されうる。その後、トランジスタ１５０ｎを参照して前述したように、余分な材料が、例えば、ＣＭＰに基づいて除去されうる。
図１ｇは、上記のプロセスシーケンスが終了した後の半導体デバイス１００を概略的に示す。図に示すように、トランジスタ１５０ｎは、ｈｉｇｈ−ｋ誘電材料１２３と、適切な作業関数を有する金属含有材料１２４とを含む置換ゲート電極構造１１０ｎを備え、必要に応じて、ゲート誘電材料１１３Ａが設けられうる。同様に、トランジスタ１５０ｐは、構造１１０ｎと同じ材料または異なる材料であるｈｉｇｈ−ｋ誘電材料１２３と、トランジスタ１５０ｐに適した作業関数を有する金属含有材料１２６（例えば、炭化チタン系の材料など）とを含む置換ゲート構造１１０ｐを備える。この場合も、必要に応じてゲート誘電体１１３Ａが設けられうる。その後、必要に応じて、犠牲材料１１９が除去されトランジスタ１５０ｎ，１５０ｐの上に高応力誘電材料を設けるなど、実績のある技術に基づいてデバイス１００の処理が更に続けられうる。
図１ｈは、更に別の例示的な実施形態に係る半導体デバイス１００を概略的に示す。この図では、例えば、犠牲層１１９の選択的な除去に関して、デバイス１００にその後実施する処理を改善するために、両方のトランジスタ１５０ｎ，１５０ｐに別の高導電材料を堆積することができるように、選択的エッチングプロセス１２７に基づいて置換ゲート構造１５０ｎ，１５０ｐにリセスが形成されうる。その後、置換ゲート構造１５０ｎ，１５０ｐに対して犠牲層１１９を選択的に除去するために適したエッチング化学物質を柔軟に選択できる。すなわち、置換ゲート構造１１０ｎ，１１０ｐのリセスの形成時に、ｈｉｇｈ−ｋ誘電材料１２３もエッチングされうるが、これは、図３ａ〜３ｑを参照して後述するように、共有ゲート電極構造などの他のデバイス領域で有利となりうる。リセスの形成後に、別の金属含有材料または他の任意の高導電材料が形成され、これにより、置換ゲート電極構造１１０ｎ，１１０ｐに対して実質的に同様のエッチング条件とプロセス条件が与えられる。例えば、適切な金属含有材料が堆積され、その後、余分な材料が、例えば、ＣＭＰに基づいて確実に除去されうる。その後、上に記載したように、更に処理が続けられうる。
次に、図２ａ〜２ｄを参照して、別の実施形態を説明する。この実施形態では、あるデバイス領域では、実績のあるプロセス技術に従って形成されたゲート電極構造が基本的に残される、すなわち、そのゲート誘電材料と一部のゲート電極材料とが残されるが、別のデバイス領域では、一種類以上のトランジスタのゲート電極構造が、高度なｈｉｇｈ−ｋ誘電金属ゲートスタックによって置換されうる。
図２ａは、上に半導体層２０２が形成されている基板２０１を含む半導体デバイス２００の断面図を模式的に示す。更に、ゲート電極構造２１０が、後のプロセス段階でｈｉｇｈ−ｋ誘電金属ゲート構造によって置換されるように、低しきい値電圧において個々のトランジスタ素子の高い性能が必要とされうる第１のデバイス領域に、トランジスタ２５０Ｃが形成されている。同様に、トランジスタ２５０Ｄは、個々のゲート電極構造２１０が、トランジスタ２５０Ｄの性能要件を満たすように基本的に適合されているデバイス領域に配置されている一種類以上のトランジスタなどである。この結果、この製造段階において、トランジスタ２５０Ｄのゲート電極構造２１０は、金属シリサイド領域２１１、例えばポリシリコンの形で設けられているゲート電極材料２１２、およびゲート誘電材料２１３を有し、ゲート誘電材料２１３の膜厚２１３Ｔは、トランジスタ２５０Ｄの動作要件に従いうる。すなわち、膜厚２１３Ｔが、トランジスタ２５０Ｃのデバイス領域よりも高い適切な供給電圧で動作するように選択されても、膜厚２１３Ｔが、ある種のメモリ領域などで必要とされるようにリーク電流を所望のレベルに低減させるように選択されても、この両方が行われてもよい。トランジスタ２５０Ｄは、適切な膜厚２１３Ｔの従来のゲート誘電材料２１３を含むゲート電極構造２１０に基づいて動作しうるＰチャネルトランジスタでもＮチャネルトランジスタでもよいことを理解すべきである。更に、トランジスタ２５０Ｃ，２５０Ｄは、ドレインおよびソース領域２１５と、個々の金属シリサイド領域２１６とも有しうる。更に、個々のゲート電極構造２１０の側壁に個々の側壁スペーサ構造２１４が設けられうる。また、エッチストップ層２２０と共に犠牲層２１９も設けられうる。
ここまで説明した構成要素に関しては、トランジスタ２５０Ｄの構成がトランジスタ２５０Ｄの動作に適した特性を有する誘電体２１３を含むという点を除いて、デバイス１００を参照して上記したものと同じ基準が当てはまりうる。このため、上記したものと実質的に同じプロセス戦略を適用することができるが、トランジスタ２５０Ｃのために非常にクリティカルな酸化物系のゲート絶縁層を形成するためのプロセスシーケンスを省略することができる。更に、この製造段階では、上記したように、ＣＭＰプロセスによって犠牲層２１９の余分な材料を除去することによって、デバイス２００の表面形状（topography）が平坦化され、前述のように、エッチストップ層２２０を使用して、ＣＭＰプロセスを確実に止めることができる。
図２ｂは、更に別の例示的な実施形態に係る半導体デバイス２００を概略的に示す。この図では、ゲート電極構造２１０の誘電材料２１２が露出され、トランジスタ２５０Ｃのゲート電極材料２１２を除去するためのエッチングプロセス２２２中に、ゲート電極材料の残りの部分２１２Ａとゲート絶縁層２１３とを保護するために、例えば、レジストマスクの形で設けられたエッチマスク２２１が、トランジスタ２５０Ｄを覆っている。エッチマスク２２１は、下で更に詳細に後述するように、個々のゲート電極材料を残すデバイス領域を少なくとも一時的に覆っていることを理解すべきである。犠牲材料２１９の一部とエッチストップ層２２０のほか、金属シリサイド領域２１１の除去は、前述のように非選択的ＣＭＰプロセスに基づいて実施することができる。その後、所望のデバイス領域（トランジスタ２５０Ｄなど）を覆うために、適切なリソグラフィマスクが使用されうる。犠牲材料２１９とスペーサ構造２１４に対してゲート電極材料２１２を選択的に除去するための任意の選択的なエッチング化学物質に基づいて、エッチングプロセス２２２が実施されうる。別の場合には、この製造段階で、側壁スペーサ構造２１４が設けられていなくても、窒化シリコンなどの適度に薄いエッチストップ材料の形で設けられてもよく、後者は、トランジスタ２５０Ｃの性能を向上させるための応力誘電材料を提供する観点からみて、後の処理に有利となりうることを理解すべきである。例えば、ゲート電極材料２１２が実質的にポリシリコンから形成されている場合には、エッチングプロセス２２２が、窒素および酸素の存在下でシリコンをエッチングするための実績のあるプラズマ支援エッチング化学物質に基づいて実施されうる。別の材料の場合、他の適切なエッチング化学物質が使用されうる。更に、ゲート電極材料２１２を適切に除去するために、上記したように、例えばＴＭＡＨ系などのウェット化学エッチングプロセスが使用されてもよい。ゲート電極材料２１２の除去後に、例えば、エッチマスク２２１が、硫酸と過酸化水素、あるいは他の適した除去プロセス（例えばプラズマベースのプロセスなど）に基づいて除去されうる。次に、膜厚２１３Ｔのゲート誘電材料２１３が、デバイス１００を参照して上記したように、例えば、フッ化水素酸に基づく適切なエッチングプロセスによって除去されるか
、少なくとも薄層化されうる。その後、上記したように後の処理が続行されうる。すなわち、チャネル領域２１７とｈｉｇｈ−ｋ誘電材料を直接接触させることが好ましくない場合には、二酸化シリコンなどの適切な従来の誘電材料を成長させた後に、例えば、ｈｉｇｈ−ｋ誘電材料が堆積されうる。その後、トランジスタ２５０Ｃに適した作業関数を有する適切な金属含有材料が堆積されうる。
図２ｃは、上記のプロセスシーケンスの後で、かつ余分な材料を除去して、平坦化された表面形状（topography）を与えるのに必要な除去プロセス後のデバイス２００を概略的に示す。このため、トランジスタ２５０Ｃは、約４〜８Åの膜厚の再成長または薄層化した従来のゲート誘電材料２１３Ａと（必要な場合）、ｈｉｇｈ−ｋ誘電材料２２３と、トランジスタ２５０Ｃのために必要な低いしきい値電圧を与えるように適合された金属含有材料２２４とを有する置換ゲート電極構造２１０Ｃを備える。一方、トランジスタ２５０Ｄは、ゲート電極構造２１０を有するが、金属シリサイド領域２１１が除去され、部分２１２Ａと最初のゲート誘電体層２１３とを有する。
図２ｄは、ゲート電極構造２１０の上に高導電材料を形成して、ゲート電極構造２１０の最初の金属シリサイド領域２１１を置換するために、ゲート電極構造２１０と置換ゲート電極構造２１０Ｃにリセスを形成するための選択的エッチングプロセス２２７中の半導体デバイス２００を概略的に示す。金属の種類とこの金属の高さとは、ドレインおよびソース領域２１５に金属シリサイド領域２１６を形成するための金属シリサイドプロセスが要求するプロセスマージンに限定されず、ゲート電極構造２１０で所望の高い導電性が得られるように選択されうる。例示的な一実施形態では、エッチングプロセス２２７は、リソグラフィマスクを使用せずに実施でき、このため、金属ゲート構造２１０Ｃの金属と、おそらくｈｉｇｈ−ｋ誘電材料２２３とを除去することができる。この点は、図３ａ〜３ｑを参照して後述するように、共有ゲート電極線などの他のデバイス領域に関して有利となりうる。例えば、従来のポリシリコンエッチング処理と同様に、塩素系のエッチング化学物質が使用され、二酸化シリコンと窒化シリコンに対してポリシリコンが選択的に除去されうる。
この結果、所望の深さの個々のリセスの形成後に、最初のゲート電極材料２１２の一部２１２Ｂと、元から形成されていたゲート誘電体層２１３とを有する高導電性のゲート電極構造２１０を得るために、バリア材料と共に、タンタル、タングステン、銅などの適した導電材料がリセスに埋め込まれうる。その後、例えばＣＭＰによって余分な材料を除去して、誘電材料を堆積してから、後のメタライゼーション層を形成することにより、処理が更に続けられうる。別の場合には、例えば、トランジスタ２５０Ｃの性能を向上させるための高応力材料を堆積できるように、犠牲材料２１９が除去されうる。
このため、図２ａ〜２ｄを参照して示した実施形態においても、従来の戦略との高い互換性を備えた効率的なプロセスシーケンスを確立することができ、高温プロセスの終了後に、ｈｉｇｈ−ｋ金属ゲートが形成されるが、一部のデバイス領域では、元から形成されていたゲート構造の一部が、このプロセスにわたって残されうる。
図３ａ〜３ｑを参照して、更に別の例示的な実施形態を詳細に説明する。この実施形態では、低いしきい値電圧で動作する高性能トランジスタに適した置換ゲート構造を得、同時に、特定のデバイス領域において元から形成されていたゲート電極構造の少なくとも一部を残すために、図１ａ〜１ｄと図２ａ〜２ｃを参照して説明した実施形態のプロセスステップが使用され、これらが組み合わされる。
図３ａは、個々のトランジスタ素子３５０ｎ，３５０ｐ，３５０Ｄが実質的に完成している、すなわち、これらのトランジスタ素子に対して高温処理などが既に実施されている製造段階の半導体デバイス３００を概略的に示す。このため、図中の製造段階では、デバイス３００は、基板３０１と半導体層３０２を有し、一部の実施形態では、埋込み絶縁層３０３が設けられ、ＳＯＩ構成となっていてもよい。上記したように、埋込み絶縁層３０３は、デバイス要件に応じて、省略したり、特定のデバイス領域のみに設けることができる。更に、トランジスタ３５０ｎを形成するために適したベースドーパント濃度を有する能動領域３０５ｎを、トランジスタ３５０ｐを形成するために適したドーパント濃度を有する能動領域３０５ｐから分離するために、任意の適した絶縁材料（二酸化シリコン、窒化シリコンなど）から実質的に形成されているトレンチ分離構造などの分離構造３０４が設けられうる。例えば、トランジスタ３５０ｐがＰチャネルトランジスタであり、トランジスタ３５０ｎがＮチャネルトランジスタなどである。また、図の実施形態では、トランジスタ３５０ｎ，３５０ｐは、能動領域３０５ｎの上から能動領域３０５ｐの上に延びる共有ゲート電極構造３１０Ｓを含む、個々の構成要素またはトランジスタも有しうる。例えば、共有ゲート電極構造３１０Ｓは、ＮチャネルトランジスタおよびＰチャネルトランジスタのためのそれぞれの共有ゲート電極構造であり、ゲート電極構造３１０Ｓは、個々の（respective）トランジスタの幅方向に延びているように図示されている。更に、デバイス３００は、トランジスタ３５０Ｄを有し、トランジスタ３５０Ｄは、トランジスタ３５０Ｄを形成するために適したドーパント濃度を有し、トランジスタ３５０ｎ，３５０ｐとは異なるゲート誘電特性が必要な能動領域３０５Ｄを有する任意の種類のトランジスタであってもよい。例えば、トランジスタ３５０Ｄは高い動作電圧で動作し、このため、個々のゲート誘電材料などの膜厚を厚くする必要がある。例えば、トランジスタ３５０Ｄについて、トランジスタ２５０Ｄを参照して上記したものと同じ基準が当てはまりうる。
このため、この製造段階において、トランジスタ３５０ｎ，３５０ｐ，３５０Ｄのそれぞれは、金属シリサイド領域３１１、従来のゲート電極材料３１２、およびゲート誘電材料３１３（二酸化シリコン系の材料など）を有し、例示的な一実施形態では、トランジスタ２５０Ｄを参照して上で説明したように、膜厚３１３Ｔがトランジスタ３５０Ｄの動作のために適しうる。
また、場合によっては、ゲート電極構造３１０および３１０Ｓの側壁にスペーサ構造３１４が設けられても、別の場合には、スペーサ構造３１４が、個々のドレインおよびソース領域（図示せず）に形成される金属シリサイド領域３１６の形成後に除去されていてもよい。更に、デバイス１００を参照して上記したように、トランジスタ３５０ｎ，３５０ｐの１つ以上に、トランジスタ３５０ｐの個々のチャネル領域の歪みを増大させるための追加の歪み発生機構（例えば半導体合金３１８）が組み込まれていてもよい。しかし、対応する機構が、適切な半導体材料に基づいてトランジスタ３５０ｎのためにも設けられていてもよい。
ここまでに挙げた構成要素に関しては、デバイス１００，２００を参照して上で説明したのと実質的に同じ基準が当てはまることを理解すべきである。このため、デバイス３００は、デバイス１００，２００を参照して前述したようなプロセス技術に基づいて形成することができる。例示的な一実施形態では、ゲート誘電材料３１３の膜厚３１３Ｔが、トランジスタ３５０Ｄの設計厚さすなわち、ターゲット厚さに対応するように選択されうる。この理由は、このトランジスタの誘電材料３１３と個々のゲート電極材料３１２の一部が残されるが、トランジスタ３５０ｎ，３５０ｐのゲート電極構造３１０，３１０Ｓは置換されためである。
図３ｂは、製造が更に進んだ段階の半導体デバイス３００を模式的に示す。この図において、エッチストップ層３２０と共に犠牲層３１９が形成されうる。犠牲層３１９に関しては、上記したものと同じ基準があてはまる。同様に、エッチストップ層３２０は、例えば、約５〜１５μｍの膜厚の高い圧縮応力を有しうる窒化シリコン材料の形で設けられうる。
図３ｃは、例えば、上記したように、選択的ＣＭＰプロセスに基づいて犠牲層３１９の余分な材料を除去した後の半導体デバイス３００を概略的に示し、その際、エッチストップ層３２０がＣＭＰストップ層として機能しうる。その後、ゲート電極構造３１０，３１０Ｓのゲート電極材料３１２を露出させるために、別の実質的に非選択的なＣＭＰプロセスが実施されうる。
図３ｄは、実質的に非選択的なＣＭＰプロセス後の半導体デバイス３００を概略的に示す。非選択的ＣＭＰプロセスは、個々の材料（すなわち、エッチストップ層３２０、犠牲層３１９、側壁スペーサ構造３１４（設けられている場合）、および金属シリサイド領域３１１）を摩滅させることができるため、実質的に平坦な表面形状（topography）を得ることができる。
図３ｅは、トランジスタデバイス（トランジスタ３５０ｎなど）の露出されたゲート電極材料３１２を選択的に除去するように設計された選択的エッチングプロセス３２２中に、トランジスタ３５０ｐ，３５０Ｄを保護するために、トランジスタ３５０ｐ，３５０Ｄに対応するデバイス領域の上にエッチマスク３２１が形成されている半導体デバイス３００を概略的に示す。エッチングプロセス３２２の特性に関しては、エッチングプロセス１２２を参照して上記したものと実質的に同じ基準があてはまる。すなわち、プロセス３２２は、プラズマベースのエッチング環境の選択的なエッチング化学物質に基づいて、露出されているゲート電極構造３１０と共有ゲート電極構造３１０Ｓの露出されている部分とのゲート電極材料３１２を確実に除去する一方で、共有ゲート電極構造３１０Ｓのエッチマスク３２１をアンダーエッチにするような特定のプロセスマージンを与えるような、ある程度の等方性が使用される。別の場合には、例えば、上記したようなＴＭＡＨに基づく選択性の高いウェット化学エッチング化学物質が使用されてもよい。
図３ｆは、例えば、硫酸と過酸化水素を使用するウェット化学レシピに基づいて、あるいは、プラズマ支援アッシングプロセスに基づいてエッチマスク３２１を除去した後の半導体デバイス３００を概略的に示す。更に、一部の例示的な実施形態では、ゲート誘電体層３１３に二酸化シリコン系の材料が使用されている場合には、例えば、フッ化水素酸を使用することにより、適切なエッチングプロセスによって、誘電ゲート材料３１３が、露出された部分において除去されうる。その後、一部の例示的な実施形態では、能動領域３０５ｎの下の半導体材料とｈｉｇｈ−ｋ誘電材料とが直接接触するのが好ましくない場合には、対応する適切な誘電材料３１３Ａが、例えば、酸化、堆積などによって形成されうる。例えば、ＡＰＭ、ＨＰＭなどの化学物質を使用するウェット化学酸化プロセスに基づいて、酸化物が形成され、この結果、能動領域３０５ｎにシリコン系の材料が使用されている場合、高度に制御可能な自然酸化物が得られる。別の場合には、約４〜６Åの膜厚を有する誘電層を得るために、任意の適した堆積または表面処理が使用されてもよい。
図３ｇは、ｈｉｇｈ−ｋ誘電材料３２３と、低いしきい値電圧に関してトランジスタ３５０ｎのしきい値電圧を適切に調整するために適した作業関数を有する適切なゲート金属材料３２４とを含む半導体デバイス３００を概略的に示す。層３２３，３２４は、デバイス１００，２００を参照して上記した個々のプロセス技術に基づいて形成することができる。例えば、トランジスタ３５０ｎがＮチャネルトランジスタの場合、層３２４の材料が、窒化タンタル系の材料の形で設けられうる。更に、トランジスタ３５０ｎがＰチャネルトランジスタの場合、個々の（respective）金属層３２４が、例えば、炭化タンタル材料などの形で設けられうることを理解すべきである。
図３ｈは、層３２４および３２３の余分な材料の除去後の半導体デバイス３００を概略的に示す。これは、酸化物材料などの形で設けられうる犠牲材料３１９を使用する、選択的プロセスとして実施できるＣＭＰプロセスを含む除去プロセスに基づいて実施することができる。その後、追加のＣＭＰステップが追加され、その際、トランジスタ３５０ｎ，３５０ｐ，３５０Ｄの上の材料の残渣を確実に除去するために、実質的に非選択的な挙動が使用されうる。このため、トランジスタ３５０ｎは、ゲート電極構造３１０に対応する個々の置換ゲート電極構造３１０Ｎと、共有ゲート電極構造３１０Ｓに対応する置換ゲート電極構造３１０Ｂとを有する。すなわち、ゲート電極構造３１０Ｂにおいて、能動領域３０５ｎの上に形成された部分は、金属含有材料３２４とｈｉｇｈ−ｋ誘電材料３２３とを含み、能動領域３０５ｐの上の残りの部分は、従来の誘電体３１３と従来のゲート電極材料３１２とを含む。
図３ｉは、例えば、例示的な一実施形態では、トランジスタ３５０Ｄを覆う一方、トランジスタ３５０ｎ，３５０ｐを露出させているレジストマスクの形の、別のエッチマスク３２８が形成されている半導体デバイス３００を概略的に示す。別の例示的な実施形態では、エッチング環境３２５に対する、金属含有材料３２４とｈｉｇｈ−ｋ誘電材料３２３のエッチング選択性が所望の高い値に不十分な場合、エッチマスク３２８がトランジスタ３５０ｎも覆っていてもよい。この場合（すなわち、トランジスタ３５０ｎも覆っている場合）、ゲート電極構造３１０Ｂ，３１０の露出されている部分からゲート電極材料３１２を選択的に除去するために、プロセス３２２を参照して説明したものと同様のエッチング法を使用することができる。図３ｉに示す実施形態では、エッチングプロセス３２５は、マスク３２８、犠牲層３１９および側壁スペーサ構造３１４の材料（設けられている場合）、金属含有材料３２４、ならびにｈｉｇｈ−ｋ誘電材料３２３に対して高い選択性を有するウェットの化学物質溶液に基づいた選択性の高い等方性エッチングプロセスとして設計されうる。例えば、エッチングプロセス１２５を参照して上記したように、プロセス３２５において所望の選択性を得るために、ＴＭＡＨを含有する溶液を使用することができる。その後、例えば、プラズマ支援アッシングプロセスに基づいて、エッチマスク３２８が除去され、二酸化シリコン系の材料が考えられる場合には、フッ化水素酸に基づくウェット化学エッチングプロセスなどの任意の適したプロセスによって、露出されたゲート誘電体層３１３が除去されるか、少なくとも大幅に薄層化されうる。
図３ｊは、上記のプロセスシーケンスの後の半導体デバイス３００を概略的に示す。後述するように、置換ゲート構造３１０Ｎ，３１０Ｂの材料の一部が、後の製造ステップで除去され、別の金属含有材料によって置換されるため、ゲート誘電材料３１３の除去における置換ゲート構造３１０Ｎ，３１０Ｂの材料の除去はさほどクリティカルではなくてもよい。誘電材料３１３を除去するためのエッチング化学物質によっては、置換ゲート電極構造において、ｈｉｇｈ−ｋ誘電層３２３が多少つながった状態で残ることがあることを理解すべきである。その後、例えば、電荷キャリア移動度の低下に関して、能動領域３０５ｐと別のｈｉｇｈ−ｋ誘電材料を直接接触させることが不適切であると考えられる場合、適切な誘電材料が堆積または他の方法で（例えば酸化によって）形成されうる。このために、例えばデバイス２００を参照して説明したように、酸化物が成長されうる。
図３ｋは、製造が更に進んだ段階の半導体デバイス３００を模式的に示す。この図において、上記したように先に形成した誘電材料３１３Ａとおそらく組み合わせて、別のｈｉｇｈ−ｋ誘電材料３２９が堆積されうる。一部の例示的な実施形態では、ｈｉｇｈ−ｋ誘電材料３２９は材料３２３と実質的に同じ材料でもよいが、別の例示的な実施形態では、異なる種類の材料が使用されてもよい。更に、デバイス３００の上に別の金属含有材料３２６が形成され、この材料３２６は、適切にトランジスタ３５０ｐのしきい値電圧を調整するように設計された適切な作業関数を有する。例えば、トランジスタ３５０ｐがＰチャネルトランジスタの場合、炭化タンタル系の材料を使用することができる。ｈｉｇｈ−ｋ誘電層３２９と金属層３２６を形成するための任意のプロセス技術に関しては、デバイス１００を参照して上記したものと同じ基準があてはまる。
図３ｌは、上記のように、ＣＭＰ技術に基づいて実施されうる余分な材料の除去後の半導体デバイス３００を概略的に示す。このため、トランジスタ３５０ｐに置換ゲート構造３１０Ｐが形成され、共有ゲート電極構造３１０Ｂが、部分３２４と材料３２６の一部とを含み、層３２３および／または３２９は、異なる材料が使用されている場合には、部分３２４と部分３２６を電気的に分離している。
図３ｍは、更に別の選択的エッチングプロセス３２７中の半導体デバイス３００を概略的に示し、置換ゲート電極構造３１０Ｎ，３１０Ｐ，３１０Ｂにリセスが形成され、共有ゲート電極構造３１０Ｂの材料層３２３または３２９によって生じた分離も除去される。例示的な一実施形態では、プロセス３２７により、トランジスタ３５０Ｄのゲート電極構造３１０の材料も除去され、ゲート電極構造３１０に高導電金属含有材料を埋め込むことが可能となる。このために、エッチングプロセス３２７は、デバイス２００の製造シーケンスを説明する際にエッチングプロセス２２７を参照して上で説明したように、塩素系の化学物質に基づいて実施することができる。
図３ｎは、高導電性と、デバイス３００にその後実施する処理との高い互換性とを得るために任意の適した高導電材料の形で設けられうる更に別の金属含有材料３３０の堆積の後の、半導体デバイス３００を概略的に示す。例えば、共有ゲート電極構造３１０Ｂ内に導電接続を与え、トランジスタ３５０Ｄのゲート電極構造３１０内に高導電性の金属含有ストリップ（strap）を設けるために、銅材料と組み合わせた窒化チタンまたは窒化チタンバリヤ層、または他の適した材料を使用することができる。更に、高応力誘電材料によって材料３３０を置換することが好ましい場合、材料３３０は、犠牲材料３１９を除去するためのエッチングプロセスに対して望ましい高いエッチング抵抗性を有しうる。材料３３０を形成するために、ＰＶＤ、ＣＶＤ、電気化学析出またはこれらの技術の任意の組み合せなどの、任意の適した堆積法を使用することができる。次に、前述したように、層３３０の余分な材料が、ＣＭＰ技術に基づいて除去されうる。すなわち、犠牲層３１９に基づいて制御できる選択的ＣＭＰステップと、その後実施する、金属の残渣を確実に除去するための非選択的ＣＭＰステップとが使用されうる。
図３ｏは、上記のプロセスシーケンスが終了した後のデバイス３００を概略的に示す。このため、デバイス３００は、個々の置換ゲート電極構造３１０Ｎ，３１０Ｂ，３１０Ｐを有する。共有ゲート電極構造３１０Ｂは、この時点で、金属３３０により、能動領域３０５ｎの上から能動領域３０５ｐの上に延びる高導電性の接続を有し、トランジスタ３５０Ｄは、最初のゲート電極材料３１２の一部３１２Ｂと最初のゲート誘電体層３１３とを含むゲート電極構造３１０を有し、材料３３０は高導電性のゲート電極を与え、前のプロセスシーケンス中に除去された最初の金属シリサイド領域３１１に置き換わっている。
図３ｐは、犠牲層３１９を除去するための選択的エッチングプロセス３３１中の、更に別の例示的な実施形態に係る半導体デバイス３００を概略的に示す。この図において、金属３３０は、プロセス３３１中に所望のエッチング選択性を与えうる。例えば、例示的な一実施形態では、犠牲材料３１９が二酸化シリコン系の材料の形で設けられている場合、このプロセスには、フッ化水素酸に基づいたウェット化学エッチングプロセスが含まれてもよい。プロセス３３１は、エッチストップ層３２０で確実に止まるため、エッチングを高い精度で制御することができる。別のデバイス要件によっては、個々の固有応力を与えることが、このデバイスに対してその後実施する処理に不適切であると考えられる場合、少なくとも特定のデバイス部分から、エッチストップ層３２０が除去されてもよい。例えば、一部の例示的な実施形態（図示せず）では、エッチストップ層３２０が除去され、この製造段階で存在する場合には一部の側壁スペーサ構造３１４も除去されて、トランジスタ３５０ｎ，３５０ｐの個々のチャネル領域の近くに高応力材料を堆積してもよい。別の場合には、側壁スペーサ構造３１４が、この製造段階で存在してれば残され、トランジスタ３５０ｐの上に圧縮応力誘電材料を選択的に形成する（Ｐチャネルトランジスタの場合）ため、または、トランジスタ３５０ｎの上に引張応力誘電材料を選択的に形成する（Ｎチャネルトランジスタの場合）ために、別のプロセスシーケンスが実施されうる。同様に、トランジスタの種類に応じて、適宜、トランジスタ３５０Ｄの上に個々の応力誘電材料が形成されても、別の場合、特定のデバイス領域では外部の応力誘発機構が不適切であると考えられる場合には、トランジスタ３５０Ｄの上に、実質的に応力のない材料が設けられてもよい。
図３ｑは、上記のプロセスシーケンスが終了した後の半導体デバイス３００を概略的に示す。すなわち、トランジスタ３５０ｎの上に適切な応力が印加されている誘電層３３２Ｎが形成されており、この層は、トランジスタの種類に応じて、高い固有の圧縮歪み、または引張歪みを有しうる。同様に、トランジスタ３５０ｐの上には、このトランジスタの性能を向上させるために、適切な固有応力を有する個々の高応力材料３３２Ｐが形成されている一方、トランジスタ３５０Ｄの上には、適切な大きさと種類の固有応力を有する誘電材料３３２Ｄが形成されている。この応力は、トランジスタ３５０Ｄの特性によっては、実質的に中立の応力レベルであってもよい。図３ｑに示すデバイス３００では、個々のトランジスタ素子の上に適切な応力誘電材料を形成するための任意の適したプロセスシーケンスを使用することができる。その際、場合によっては、対応する固有応力が適切であると考えられる場合、最初に堆積したエッチストップ層３２０が特定のデバイス領域の上に残されてもよいことを理解すべきである。更に、トランジスタ３５０ｎ，３５０ｐは、ｈｉｇｈ−ｋ金属ゲート電極と共に、低しきい値電圧において高い駆動電流に基づいて動作する任意の高性能トランジスタであり、トランジスタ３５０Ｄは、最初に形成したゲート電極構造３１０に基づいて動作してもよいことを理解すべきである。この場合、最初に複数の異なるゲート構造が、形成されうる。例えば、個々のエッチマスク３２８（図３ｉを参照）を適切に適応させることによって、上で説明したプロセスシーケンスを、異なる最初の酸化物の膜厚を変える必要のある、さまざまな種類のトランジスタ３５０Ｄに容易に拡張することができるように、ゲート誘電体層３１３に対して２種類の異なる膜厚が設けられていてもよい。
上で説明したように、ここに開示の主題は、ｈｉｇｈ−ｋ金属ゲートの機能を可能にする一方、例えば、高い電圧などでトランジスタを動作させるために、個々のデバイス領域で使用される他のゲート誘電体を残すことができる技術と、対応する半導体デバイスとを提供する。更に、ここに開示のプロセスシーケンスは、トランジスタ構造を形成するための従来のプロセス戦略と高い互換性を有し、任意の望ましい歪み発生機構を組み込むことを可能にする。これには、埋め込み半導体合金、応力記憶技術（すなわち、能動領域が、実質的にアモルファス化され、硬質の被覆層を設けた状態で再成長され、硬質の被覆層などを除去した後も、再成長させた半導体材料に歪み状態を保つ技術）などがある。更に、ここに開示のプロセス技術は、個々のトランジスタ素子の上に適切に応力誘電材料を配置するために、デュアル応力ライナ法などの、実績のあるプロセス技術を、これらのシーケンスを実質的に変更する必要なく、有利に組み合わせることができる。また、一部の例示的な実施形態では、ｈｉｇｈ−ｋ誘電金属ゲート構造による従来のゲート電極構造の置換は、わずかな数のマスク形成ステップのみを追加することによって行うことができる。これは、金属ゲート構造をマスクせずに、ゲート電極構造にリセスを形成するために選択性の高いエッチングプロセスを実行することによって行うことができ、これにより、複雑なプロセスを大幅に簡略化することができる。更に、一部の例示的な実施形態では、ゲートの全体的な高さを低くする一方で、ゲートの導電性を上げることができる。その際、ゲートの高さを低くした結果、ゲート−コンタクト間のキャパシタンスが下がり、これによりトランジスタの性能を更に向上させることができる。
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例は全て本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。

Claims (18)

  1. 第１のデバイス領域（３０５ｎ）の上に第１のゲート電極構造（３１０）を有する第１のトランジスタ（３５０ｎ）を形成するステップと、
    第２のデバイス領域（３０５ｐ）の上に第２のゲート電極構造（３１０）を有する第２のトランジスタ（３５０ｐ）を形成するステップと、
    マスク（３２１）によって前記第２のトランジスタ（３５０ｐ）を覆いながら、ｈｉｇｈ−ｋ誘電材料（３２３）と第１の金属含有ゲート電極材料（３２４）とを含む第１の置換ゲート構造（３１０Ｎ）により、前記第１のゲート電極構造（３１０）を置換するステップと、
    前記第１の置換ゲート電極構造（３１０Ｎ）を選択的エッチングプロセス（３２５）に露出させた状態で、前記選択的エッチングプロセス（３２５）に基づいて前記第２のゲート電極構造（３１０）を除去するステップと、
    ｈｉｇｈ−ｋ材料（３２９）と第２の金属含有ゲート電極材料（３２６）とを含む第２の置換ゲート電極構造（３１０Ｐ）を形成するステップと、を含む方法。
  2. 前記第１および第２のトランジスタの上にエッチストップ層と犠牲層とを形成するステップと、
    前記第１のゲート電極構造を置換する前に前記犠牲層を使用して前記第１および第２のゲート電極構造の一部を除去するステップとを更に含む、請求項１に記載の方法。
  3. 前記第１のゲート電極構造（３１０）を置換するステップは、前記一部の除去後に、誘電ゲート絶縁材料（３１３）を露出させるために、前記第１のゲート電極構造（３１０）の材料（３１２）を選択的にエッチングするための第２の選択的エッチングプロセス（３２２）を実施するステップと、前記誘電ゲート絶縁材料（３１３）を除去し、前記ｈｉｇｈ−ｋ材料（３２３）を含む誘電置換ゲート絶縁材料を形成するステップとを含む、請求項２に記載の方法。
  4. 前記誘電置換ゲート絶縁材料を形成するステップは、第１の誘電材料（３１３Ａ）を形成するステップと、前記第１の誘電材料（３１３Ａ）上に前記ｈｉｇｈ−ｋ材料（３２３）を形成するステップとを含む、請求項３に記載の方法。
  5. 前記第１および第２の置換ゲート電極構造（３１０Ｎ，３１０Ｐ）にリセスを形成するために、前記第１および第２の置換ゲート電極構造（３１０Ｎ，３１０Ｐ）の材料を選択的に除去するステップと、前記リセスに第３の金属含有ゲート電極材料（３３０）を埋め込むステップとを更に含む、請求項１に記載の方法。
  6. 前記第１の金属含有ゲート電極材料（３２４）は第１の作業関数を有し、前記第２の金属含有ゲート電極材料（３２６）は前記第１の作業関数とは異なる第２の作業関数を有する、請求項１に記載の方法。
  7. 第３のデバイス領域（３０５Ｄ）の上に第３のゲート電極構造（３１０）を有する第３のトランジスタ（３５０Ｄ）を形成するステップと、前記第１のゲート電極構造（３１０）を置換し、前記第２のゲート電極構造（３１０）を除去する際に、前記第３のゲート電極構造（３５０Ｄ）のゲート電極材料（３１２）の少なくとも一部を残すステップとを更に含む、請求項１に記載の方法。
  8. 前記第１、第２および第３のトランジスタ（３５０ｎ，３５０ｐ，３５０Ｄ）を形成するステップは、前記第３のトランジスタ（３５０Ｄ）を形成するために必要な特性を有するように前記第１、第２および第３のトランジスタ（３５０ｎ，３５０ｐ，３５０Ｄ）のためのゲート絶縁層（３１３）を形成するステップを含む、請求項７に記載の方法。
  9. 第１のデバイス領域に第１のゲート電極構造（３１０）を形成することを含む第１のトランジスタ（３５０ｎ）を形成するステップと、第２のデバイス領域（３０５Ｄ）に第２のゲート電極構造（３１０）を形成することを含む第２のトランジスタ（３５０Ｄ）とを形成するステップであって、前記第１および第２のゲート電極構造（３１０）は、ゲート絶縁誘電体（３１３）とゲート電極材料（３１２）とを含み、前記ゲート絶縁誘電体（３１３）は、前記第２のゲート電極構造（３１０）の設計厚さに従った第１の膜厚（３１３Ｔ）を有するステップと、
    前記第１および第２のゲート電極構造（３１０）の形成後に、前記第１のゲート電極構造（３１０）を、第１のｈｉｇｈ−ｋ誘電材料（３２３）と第１の導電金属含有材料（３２４）とを含む第１の置換ゲート電極構造（３１０Ｎ）によって置換する一方、前記第２のゲート電極構造（３１０）の前記ゲート絶縁誘電体（３１３）と前記ゲート電極材料（３１２）の一部とを残すステップとを含む、方法。
  10. 前記第１のゲート電極構造（３１０）を置換するステップは、前記ゲート電極材料（３１２）を露出させるために前記第１および第２のゲート電極構造（３１０）の上部分を除去するステップと、前記第２のゲート電極構造（３１０）を覆うためにマスク（３２１）を形成するステップと、前記第１のゲート電極構造（３１０）の前記ゲート電極材料（３１２）と前記ゲート絶縁層（３１３）とを選択的に除去するステップとを含む、請求項９に記載の方法。
  11. 共通のプロセスシーケンスにおいて、前記第１の置換ゲート電極構造（３１０Ｎ）および前記第２のゲート電極構造（３１０）上に導電材料（３３０）を形成するステップを更に含む、請求項１０に記載の方法。
  12. 前記第１のゲート電極構造（３１０）を置換するステップは、前記ゲート絶縁層（３１３）の除去後に誘電材料（３１３Ａ）を形成するステップと、前記誘電材料（３１３Ａ）上に前記第１のｈｉｇｈ−ｋ誘電材料（３２３）を堆積するステップとを更に含む、請求項１０に記載の方法。
  13. 前記第３のデバイス領域（３０５ｎ）の上に第３のトランジスタ（３５０ｐ）の第３のゲート電極構造（３１０Ｓ）を形成するステップと、第２のｈｉｇｈ−ｋ材料（３２９）と第２の導電金属含有ゲート電極材料（３２６）とを含む第２の置換ゲート電極構造（３１０Ｂ）により、前記第３のゲート電極構造（３１０Ｓ）を置換するステップとを更に含む、請求項９に記載の方法。
  14. 前記第３のゲート電極構造（３１０Ｓ）を置換するステップは、前記第１の置換ゲート電極構造（３１０Ｎ）を覆わずに選択的エッチングプロセス（３２５）に基づいて前記第３のゲート電極構造（３１０Ｓ）を除去するステップを含む、請求項１３に記載の方法。
  15. 前記第１のトランジスタ（３５０ｐ）の上に第１の応力発生層（３３２Ｎ）を、前記第３のトランジスタ（３５０ｐ）の上に第２の応力発生層（３３２Ｐ）をそれぞれ形成するステップを更に含み、前記第１および第２の応力発生層（３３２Ｎ，３３２Ｐ）は異なる種類の固有応力を有する、請求項１３に記載の方法。
  16. 第１のｈｉｇｈ−ｋ誘電材料（３２３）と第１の金属含有ゲート電極材料（３２４）とを含む第１のゲート電極構造（３１０Ｎ）を有する第１のトランジスタ（３５０ｎ）と、
    半導体系のゲート電極材料に接続された酸化物系のゲート誘電材料（３１３）を含む第２のゲート電極構造（３１０）を有する第２のトランジスタ（３５０Ｄ）と、
    第２のｈｉｇｈ−ｋ誘電材料（３２９）と第２の金属含有ゲート電極材料（３２６）とを含む第３のゲート電極構造（３１０Ｐ）を有する第３のトランジスタ（３５０ｐ）とを備え、
    前記第１、第２および第３のゲート電極構造（３１０Ｎ，３１０，３１０Ｐ）は第３の金属含有材料（３３０）を更に含む、半導体デバイス（３００）。
  17. 前記第１のトランジスタ（３５０ｎ）の上の第１の応力発生誘電材料（３３２Ｎ）と、前記第３のトランジスタ（３５０ｐ）の上に形成された第２の応力発生誘電材料（３３２Ｐ）とを有し、前記第１の応力発生誘電材料（３３２Ｎ）は、前記第１のトランジスタ（３５０ｎ）のチャネル領域内に第１の種類の歪みを発生させ、前記第２の応力発生誘電材料（３３２Ｐ）は、前記第３のトランジスタ（３５０［］のチャネル領域内に、前記第１の種類の歪みと異なる第２の種類の歪みを発生させる、請求項１６に記載の半導体デバイス（３００）。
  18. 前記第１および第３のトランジスタ（３５０ｎ，３５０ｐ）の少なくとも一方は、ドレインおよびソース領域内に歪み発生半導体材料を有する、請求項１６に記載の半導体デバイス（３００）。
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