KR101252262B1 - 서로 다른 특성들을 갖는 콘택 절연층 실리사이드 영역을형성하는 기술 - Google Patents

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Abstract

P-채널 트랜지스터 및 N-채널 트랜지스터에 대해서 개별적인 금속 실리사이드 형성을 가능케 하는 기술이 제공되는바, 이와 동시에 긴장 유도 매커니즘이 또한 각 유형의 트랜지스터들에 대해 개별적으로 제공된다. 이러한 방식으로, NMOS 트랜지스터(120, 220)의 채널 영역에 대해 감소된 거리를 갖는 코발트 실리사이드(130, 230)가 제공될 수 있으며, 반면에 P-채널 트랜지스터(140, 240)는 고전도도의 니켈 실리사이드(150, 250)를 얻을 수 있는바, 이는 N-채널 트랜지스터(120, 220)의 특성에 부당하게 영향을 주거나 또는 타협하는 일 없이 가능하다.
실리사이드, P 채널, N 채널, 코발트, 니켈

Description

서로 다른 특성들을 갖는 콘택 절연층 실리사이드 영역을 형성하는 기술{TECHNIQUE FOR FORMING CONTACT INSULATION LAYERS SILICIDE REGIONS WITH DIFFERENT CHARACTERISTICS}
일반적으로 본 발명은 집적회로 형성에 관한 것이며, 좀더 상세하게는 NMOS 트랜지스터와 PMOS 트랜지스터의 성능 특징들을 개별적으로 향상시키기 위한 집적 체계(scheme)에 관한 것이다.
집적회로의 제조는, 주어진 회로 영역 상에 특정한 회로 레이아웃에 따라 대단히 많은 수의 회로 소자들을 형성하는 것을 필요로 한다. 일반적으로, 다수의 공정 기술들이 가령, 마이크로프로세서, 저장 칩들, 및 이와 유사한 것들과 같은 복잡한 회로들에 대해서 활용되고 있는데, CMOS 기술이 현재 가장 널리 사용되는 기술이며, 이는 CMOS 기술이 동작 속도 및/또는 파워 소모 및/또는 생산 비용의 관점에서 가장 우수하기 때문이다.
CMOS 기술을 이용하여 복잡한 집적회로들을 형성하는 동안에, 수백만개의 상보적인 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질(crystalline) 반도체 층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 관계없이, MOS 트랜지스터는 소위(so-called) PN 접합을 포함하여 구성된다. 이러한 PN 접합은, 강하게 도핑된 드레인 및 소스 영역과 반대로 도핑된 채널 영역 사이의 인터페이스에 의해서 형성되며, 상기 채널 영역은 드레인 영역 및 소스 영역 사이에 위치하고 있다.
채널 영역의 전도도(conductivity) 즉, 전도성 채널의 전류 구동능력은 채널영역 위에 형성된 게이트 전극에 의해서 제어되며, 상기 게이트 전극은 얇은 절연층(insulating layer)에 의해서 채널영역으로부터 분리된다.
게이트 전극에 적절한 제어 전압이 인가되었기 때문에 전도성 채널이 형성된 경우의 채널 영역의 전도도는, 도판트 농도, 전하 캐리어의 이동도(mobility)에 의존하며, 트랜지스터의 폭 방향으로인 채널 영역의 소정의 확장에 대해서는 소스 및 드레인 영역 사이의 거리에 의존하는바, 이는 또한 채널 길이라고도 지칭된다. 그러므로, 게이트 전극에 제어 전압이 인가되었을때 절연층 아래에서 전도성 채널을 재빠르게 생성하는 능력과 함께, 채널 영역의 전도도는 MOS 트랜지스터의 성능을 실질적으로 결정한다. 따라서, 채널 길이의 감소 및 이와 관련된 채널 저항의 감소는, 채널 길이가 집적회로의 동작속도를 향상시키기 위한 주요한 디자인 척도(criterion)가 되게 한다.
하지만, 트랜지스터 치수의 감소는 이와 관련된 다수의 쟁점들을 야기하고 있으며, MOS 트랜지스터의 채널 길이를 꾸준히 감소시킴으로써 얻어진 여러 장점들을 부당하게 상쇄시키지 않기 위해서, 이들 쟁점들이 해결되어야만 한다. 이점에 있어서 중요한 문제점들 중 하나는, 감소된 피쳐(feature) 사이즈들을 갖는 새로운 세대의 디바이스에 대해서 가령, 트랜지스터의 게이트 전극과 같은 임계치수의 회 로 소자들을 신뢰성 있고 재생가능하게 만들 수 있는 향상된 포토리소그래피 방법 및 식각 방법이다. 더 나아가, 원하는 채널 제어가능성과 함께 낮은 쉬트(sheet) 저항 및 콘택 저항을 제공하기 위해서는, 수평 방향뿐만 아니라 수직 방향으로도 고도로 복잡한 도판트 프로파일들이 드레인 영역 및 소스 영역에서 필요하다. 또한, 게이트 절연층에 대한 PN 접합의 수직적 위치는, 누설 전류 제어라는 관점에서 보면, 임계 디자인 척도(critical design criterion)를 나타낸다. 따라서, 채널 길이를 감소시키기 위해서는, 게이트 절연층 및 채널 영역에 의해 형성된 인터페이스에 대하여 드레인 영역 및 소스 영역의 깊이도 역시 감소되어야만 하는바, 따라서 복잡한 이온주입 기술을 필요로 한다.
이용된 기술적 접근에 관계없이, 고도로 복잡한 도판트 프로파일을 생성하고, 자기 정렬 방식(self-aligned fashion)의 게이트 전극과 소스 및 드레인 영역에서 금속 실리사이드(silicide) 영역을 형성할 때에 마스크로서 사용되기 위해서는, 복잡한 스페이서 기술들을 필요로 한다.
폴리실리콘으로부터 형성될 때, 상기 금속 실리사이드 영역은, 게이트 전극의 전도도 뿐만 아니라 드레인 및 소스 영역의 콘택 저항을 개선하는바, 이는 몇몇 금속 실리사이드는 고도로 도핑된 실리콘에 비하여 향상된 전도도를 나타내기 때문이다. 금속 실리사이드의 위치들 뿐만 아니라 상이한 금속 실리사이드들은, NMOS 트트랜지스터 및 PMOS 트랜지스터 각각의 성능에 상이한 영향을 미치는 것으로 알려졌다. 예를 들어, 금속 실리사이드 영역을 NMOS 트랜지스터의 채널 영역에 좀더 가깝게 위치시키게 되면, NMOS 트랜지스터의 성능을 향상시킬 수 있으며 한편, 자 주 이용되는 물질인 코발트 실리사이드 대신에 니켈 실리사이드를 사용함으로써 PMOS 트랜지스터의 성능을 향상시킬 수도 있다. 하지만, 니켈 실리사이드는 소위(so-called) "파이핑(piping)" 결함(defect)을 형성하는 경향이 있으며, 상기 "piping" 결함은 채널 영역안으로 확장될 수도 있는 실리사이드 쐐기(stinger)를 의미하는바, 상기 니켈 실리사이드는 트랜지스터의 성능에 부당하게 영향을 미치는 일 없이, 채널 영역의 인근에 원하는 만큼 가깝게 위치되는 것이 허용되지 않을 수 있다.
임계치수(가령, 트랜지스터의 게이트 길이)의 계속적인 사이즈 감소는, 앞서 설명된 바와같은 공정 스텝들에 대한 새로운 공정기술의 개발 및 적용을 필요로하기 때문에, 주어진 채널 길이에 대하여 채널 영역에서의 전하 캐리어의 이동도를 향상시킴으로써 트랜지스터 요소의 디바이스 성능을 향상시키는 것이 제안되어 왔다. 기본적으로, 채널 영역에서 전하 캐리어의 이동도를 향상시키기 위해서는, 적어도 2개의 매커니즘들이, 조합되어 또는 개별적으로 사용될 수 있다. 첫번째로, 채널 영역내의 도판트 농도가 감소될 수 있는바, 이에 의해 전하 캐리어들에 대한 산란(scattering) 현상들을 감소시킴으로써 전도도를 향상시킨다. 하지만, 채널 영역내에서 도판트 농도를 감소시키게 되면, 트랜지스터 디바이스의 임계전압에 상당한 영향을 준다. 따라서, 원하는 임계전압을 조절할 수 있는 또 다른 매커니즘이 개발되지 않는 한, 도판트 농도를 감소시키는 것은 그다지 매력적인 접근방법이 아니다. 두번째로, 예를 들면 신장성 긴장(tensile strain) 또는 압축성 긴장(compressive strain)을 생성함으로써 채널 영역내의 격자 구조(lattice structure)가 변형될 수도 있는바, 그 결과, 전자 및 홀의 이동도가 변화된다.
예를 들면, 채널 영역내에서 신장성 긴장을 생성하면 전자들의 이동도가 증가하는데, 신장성 긴장의 크기에 의존하여 20％ 까지 또는 그 이상으로 전자의 이동도가 증가될 수도 있는바, 이는 달리 말하면 전도도의 상응하는 증가를 의미한다. 다른 한편으로, 채널 영역내에서의 압축성 긴장은 홀의 이동도를 증가시킬 수 있으며, 따라서 P-형 트랜지스터의 성능을 향상시킬 수 있는 가능성을 제공한다. 결과적으로, 신장성 또는 압축성 긴장을 생성시키기 위해서, 채널 영역의 안에 또는 아래에 예를 들면, 실리콘/게르마늄층 또는 실리콘/카본층을 도입하는 것이 제안되어 왔다.
다른 유망한 접근방법은 절연층 내에서 응력(stress, 이하 '응력' 또는 '스트레스')을 생성하는 것인바, 상기 절연층은 트랜지스터 요소가 형성된 이후에 상기 트랜지스터를 파묻도록(embed) 형성되며, 상기 절연층은 트랜지스터의 드레인/소스 영역 및 게이트 전극에 전기적 연결을 제공하는 금속 콘택을 받아들인다. 전형적으로, 이러한 절연층은 적어도 하나의 식각정지층(또는 라이너) 및 또 다른 유전층을 포함하는바, 상기 또 다른 유전층은 상기 식각정지층(또는 라이너)에 대하여 선택적으로 식각될 수도 있다. 앞으로, 이러한 절연층은 콘택층으로 지칭될 것이며, 상기 대응 식각정지층은 콘택 라이너층으로 표현될 것이다. 채널 영역내에 긴장을 생성하기 위한, 트랜지스터의 채널 영역으로의 효과적인 응력 전달 매커니즘을 획득하기 위해서, 채널 영역 부근에 위치한 상기 콘택 라이너층은 상기 채널 영역에 매우 가깝게 위치되어야 한다.
고도로 복잡한 측면(lateral) 도판트 프로파일을 획득하기 위한 삼 중(triple) 스페이서 구조를 필요로 하는 진보된 트랜지스터 아키텍쳐 경우에서는, 콘택 라이너층의 긴장 중 상당한 양이 스페이서들에 의해서 흡수되기 때문에, 에피택셜 성장된 스트레스층과 비교했을 때 공정 복잡도 측면에서의 삼중 스페이서 접근방법의 장점들에도 불구하고, 상기 삼중 스페이서 접근방법은, 진보된 트랜지스터의 채널 영역내에서 긴장을 생성하는데 있어서는 그다지 매력적이지 못하다. 이러한 이유로 인하여, 몇몇 접근방법들에서는, 금속 실리사이드가 형성되기 전에 하나 이상의 스페이서들이 제거되는바, 상기 제거공정은 디바이스의 요구사항에 따라서 PMOS 및 NMOS 에 대해서 상이하게 적용될 수도 있다.
결론적으로, 트랜지스터 요소들의 성능을 개별적으로 향상시킬 수도 있는 다수의 매커니즘들이 알려져 있지만 이들 다수의 매커니즘들은, NMOS 트랜지스터 및 PMOS 트랜지스터가 전형적으로 상이한 처리들, 예를 들면, 긴장된 채널 영역들, 금속 실리사이드 영역의 유형 및 위치들 또는 이와 유사한 것들에 관한 서로 상이한 처리들, 을 요구할 수도 있기 때문에, 현재에 이용되고 있는 집적 체계(scheme)와는 호환되지 않을 수도 있다.
이러한 상황에 비추어 볼때, 앞서 언급된 성능 향상 매커니즘들의 일부 또는 모두를 해결하여 향상된 집적 체계를 가능케 하는 진보된 기술에 대한 요구가 존재한다.
후술될 내용은, 본 발명에 대한 간략화된 요약을 제공하는바, 이는 본 발명의 몇몇 개념들에 대한 기본적인 이해를 제공하기 위함이다. 이러한 요약은 본 발명에 대한 철저한 개관은 아니다. 이러한 요약은, 본 발명의 핵심적인 또는 결정적인 구성들을 식별하고자 의도된 것이 아니며, 본 발명의 범위를 한정하고자 한 것이 아니다. 이러한 요약의 순수한 목적은, 후술될 좀더 상세한 설명에 대한 서두로서, 간략화된 형식으로 본 발명의 몇몇 개념들을 제공하고자 함이다.
일반적으로, 본 발명은 가령 P-채널 트랜지스터 및 N-채널 트랜지스터와 같은 서로 상이한 유형의 트랜지스터 요소들의 형성을 가능케하는 기술에 관한 것이다. 본 발명에서는 긴장-생성 매커니즘 및 실리사이드 형성 매커니즘을 조합함으로써 향상된 성능 특성이 얻어지는바, 이들 매커니즘들은 전체적인 시너지 효과를 얻기 위해서, 특정한 트랜지스터 요소에 개별적으로 적용된다.
본 발명의 예시적인 실시예에 따르면, 반도체 디바이스를 제조하는 방법이 제공되는바 상기 방법은, 제 1 폭을 갖는 제 1 사이드월 스페이서 구조를 포함하는 제 1 게이트 전극 구조를 포함하여 구성된 제 1 트랜지스터 요소를 형성하는 단계를 포함한다. 또한 상기 방법은, 상기 제 1 폭과는 다른 제 2 폭을 갖는 제 2 사이드월 스페이서 구조를 포함하는 제 2 게이트 전극 구조를 포함하여 구성된 제 2 트랜지스터 요소를 형성하는 단계를 포함한다. 또한, 상기 제 1 트랜지스터 요소에는 제 1 금속 실리사이드가 형성되며, 상기 제 2 트랜지스터 요소에는 제 2 금속 실리사이드가 형성되는바, 상기 제 1 금속 실리사이드 및 제 2 금속 실리사이드는 물질 조성, 두께, 형성동안에 사용된 공정 조건 중 적어도 하나에 있어서 서로 상이하다. 또한, 상기 제 1 트랜지스터 요소 위에 제 1 콘택 라이너층이 형성되며, 상기 제 2 트랜지스터 요소 위에 제 2 콘택 라이너층이 형성되는바, 상기 제 1 콘택 라이너층 및 제 2 콘택 라이너층은 물질 조성 및 내부 스트레스 중 적어도 하나에 있어서 서로 상이하다.
본 발명의 또 다른 예시적인 실시예에 따르면, 반도체 디바이스가 제공되는바, 상기 반도체 디바이스는 제 1 폭을 갖는 제 1 사이드월 스페이서 구조를 포함하는 제 1 게이트 전극 구조를 갖는 제 1 트랜지스터 요소를 포함하며 상기 제 1 폭과는 다른 제 2 폭을 갖는 제 2 사이드월 스페이서 구조를 포함하는 제 2 게이트 전극 구조를 갖는 제 2 트랜지스터 요소를 포함한다. 또한, 상기 반도체 디바이스는, 제 1 특성을 가지며 상기 제 1 트랜지스터 요소에 형성된 제 1 금속 실리사이드를 포함한다. 또한, 상기 반도체 디바이스는, 상기 제 1 특성과는 다른 제 2 특성을 가지며 상기 제 2 트랜지스터 요소에 형성된 제 2 금속 실리사이드를 포함한다. 또한, 상기 반도체 디바이스는, 제 1 내부 스트레스를 가지며 상기 제 1 트랜지스터 요소 위에 형성된 제 1 콘택 라이너층 및 상기 제 1 내부 스트레스와는 다른 제 2 내부 스트레스를 가지며 상기 제 2 트랜지스터 요소 위에 형성된 제 2 콘택 라이너층을 포함한다.
본 발명은, 첨부된 도면들을 함께 고려하여 후술될 상세한 설명을 참조함으로써 이해될 수 있는바, 도면들에서 유사한 참조번호들은 유사한 구성요소를 나타낸다.
도1a 내지 도1k는, 본 발명의 예시적인 실시예에 따른 다양한 제조 단계들 동안에 2개의 서로 다른 유형의 트랜지스터들을 포함하는 반도체 디바이스의 단면 을 도식적으로 도시한 도면이다.
도2a 내지 도2c는 다양한 공정 단계들 동안에 반도체 디바이스의 단면을 도시한 도면으로, 내부 긴장을 생성하기 위한 에워싸인 반도체 화합물이 또 다른 긴장-생성 매커니즘과 함께 형성되어 있으며, 본 발명의 또 다른 예시적인 실시예에 따른 실리사이드 형성 기술이 도시된 도면들이다.
본 발명에 대한 다양한 변형예들 및 대안 형태들이 가능하지만, 본 발명의 특정 실시예들은 도면에서 단지 예시적인 목적으로만 도시되었으며, 이는 본 명세서에서 상세히 설명될 것이다. 하지만, 특정한 실시에에 대한 상세한 설명은 본 발명을 개시된 특정 형태에 제한되지 않도록 의도되며, 이와는 반대로, 첨부된 청구항에 의해 정의되는 본 발명의 사상 및 범주 내의 모든 변형물, 등가물, 및 대안예들을 커버하도록 이해되어야 한다.
본 발명의 예시적인 실시예들이 다음에서 설명된다. 명확성을 위해서, 실제 구현에서의 모든 특징들이 본 명세서에서 설명되지는 않았다. 이러한 임의의 실제 구현예를 개발하는데 있어서, 구현예별로 달라질 수 있는 개발자들의 특정한 목적(가령, 시스템과 관련된 제한사항 및 사업상의 제한 사항에 부합시키는 것과 같은)을 달성하기 위해, 구현예별로 특정한 많은 사항들이 결정되어야만 한다는 점이 이해되어야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일 수 있지만, 그럼에도 불구하고 본 명세서에서 개시된 내용에 의해 도움을 받는 당업자에게는 이러한 개발 노력이 통상적인 작업일 수도 있음이 이해되어야만 한다.
이제 첨부 도면들을 참조하여 본 발명을 설명한다. 다양한 구조들, 시스템들 및 디바이스들이, 단지 설명의 목적으로 도시되었으며, 당업자들에게 잘 알려진 상세 사항들에 의해 본 발명을 애매하게 하지 않도록 도면에 개략적으로 도시되었다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예시적인 실시예들을 묘사하고 설명하기 위해 포함된 것이다. 여기에서 이용되는 단어들 및 구들은, 관련 업계의 당업자들이 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해 및 해석되어야 한다. 용어 또는 구에 대한 어떠한 특별한 정의, 즉 해당 기술분야의 당업자에 의해 이해되는 보통의 그리고 통상적인 의미와는 다른 어떠한 정의도 본 명세서에서의 용어 또는 구의 일관된 이용에는 포함되는 것으로 의도되지 않는다. 용어 또는 구가 특별한 의미(즉, 당업자에 의해 이해되는 것 이외의 의미)를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 그 용어 또는 구에 대한 특별한 정의를 직접적으로 그리고 명백하게 제공하는 정의 방식으로 명세서에서 명백히 설명될 것이다.
일반적으로, 본 발명은 콘택 라이너층(즉, 콘택 유전층과 조합되어 사용되는 식각정지층)으로부터 각 트랜지스터 요소의 채널 영역으로 긴장을 효율적으로 전달하는 문제점을 해결하는 것에 관한 것인바, 각각의 트랜지스터 요소들에서 적절한 금속 실리사이드 영역들을 형성함에 있어서 향상된 공정 유연성을 제공하면서도, 상기 문제점을 해결하는 것에 관한 것이다. 이러한 목적을 위해서, 채널 영역으로부터의 거리에 대한 각각의 금속 실리사이드 영역의 위치 및/또는 물질의 조성 또는 금속 실리사이드의 또 다른 특성들(이러한 것들은 금속 실리사이드를 형성하는 동안의 공정 조건들에 의해서 결정될 수도 있다)은, 각각의 트랜지스터 요소들에 대해서 적절히 맞춤화될 수도 있는바, 다른 유형의 트랜지스터에서의 금속 실리사이드의 형성에 실질적으로 불리하게 영향을 미치는 일 없이 맞춤화될 수 있다. 따라서, 가령, N-채널 트랜지스터의 채널 영역에서의 신장성 긴장 및 P-채널 트랜지스터의 채널 영역에서의 압축성 긴장과 같이, 상이한 긴장이 각각의 채널 영역들에서 생성될 수도 있는바, 그럼에도 불구하고 각 유형의 트랜지스터의 전체 성능이 더욱 향상되도록 각각의 금속 실리사이드들이 형성될 수 있다.
첨부된 도면들을 참조하여, 이제 본 발명의 예시적인 실시예들이 좀더 상세히 설명될 것이다. 도1a은 기판(101)을 포함하고 있는 반도체 디바이스(100)를 도식적으로 도시한 도면으로, 상기 기판(101)은 실리콘 기반의 트랜지스터 요소들을 형성하기 위한 임의의 적절한 반도체 기판을 나타낼 수 있다. 따라서, 상기 기판(101)은 실리콘 벌크 기판을 나타내거나 또는 각각의 트랜지스터 디바이스들을 형성하기 위한 적절한 실리콘-기반의 결정화 층을 그 위에 구비한 실리콘-온-절연물(SOI) 기판을 나타낼 수도 있다. 도1a에 도시된 실시예에서, 상기 기판(101)은 제 1 트랜지스터 요소(120) 및 제 2 트랜지스터 요소(140)가 그 위에 형성되어 있는 SOI 기판을 나타내며, 이들 트랜지스터들은 격리 구조(103)에 의해 분리될 수 있는바, 격리 구조는 얕은 트렌치 격리(shallow trench isolation)의 형태로 제공될 수 있다. 예시적인 일실시예에서는, 제 1 트랜지스터 요소(120)는 N-채널 트랜지스터일 수도 있으며, 제 1 트랜지스터 요소(120)에서 게이트 전극 구조(121)는 게이트 절연층(129) 상에 형성되는데, 상기 게이트 전극 구조(121)는 강하게 도핑된 폴리실리콘으로 구성될 수 있는바, 이는 금속 실리사이드 영역을 받아들이게 되며, 이에 대해서는 후술될 것이다. 고도로 복잡한 응용예에서, 상기 게이트 전극 구조(121)는, 100nm 및 그 이하의 게이트 길이(즉, 도1a에서 게이트 전극 구조의 수평 치수)를 가질 수도 있으며, 또는 90nm 급 기술에 대응하는 디바이스들에 대해서는 50nm 및 그 이하의 게이트 길이를 가질 수도 있음을 유의해야 한다. 게이트 전극 구조(121)의 측벽에는 측벽 스페이서 구조(122)가 형성되어 있는바, 도1a에 도시된 공정 단계에서 상기 측벽 스페이서 구조(122)는, 적어도 하나의 식각정지층(123) 및 스페이서 요소(124)를 포함하여 이루어질 수 있다. 예를 들면, 상기 식각정지층(123)은 실리콘 이산화물을 포함하여 구성될 수 있으며, 반면에 상기 스페이서 요소(124)는 실리콘 질화물을 포함할 수 있다. 하지만, 다른 구성들 역시 사용될 수도 있는바, 예를 들면, 상기 식각정지층(123)은 실리콘 산화질화물(silicon oxynitride) 또는 실리콘 질화물을 포함할 수 있으며, 상기 스페이서 구조(124)는 실리콘 산화질화물, 실리콘 이산화물 및 이와 유사한 것들을 포함할 수 있다. 더 나아가, 스페이서 구조(122)의 폭(122a)은, 스페이서 요소(124)의 기저부(foot)에서의 수평적 연장(lateral extension)에 의해서 실질적으로 정의되며, 채널 영역(128)에 대하여 드레인/소스 영역(127) 내에 형성된 금속 실리사이드의 수평 거리를 특정하게 결정하도록 선택되는바, 상기 채널 영역(128)은 상기 드레인/소스 영역(127) 사이에 위치한다.
이와 유사하게, 제 2 트랜지스터 요소(140)는 고농도로 도핑된 폴리실리콘을 포함하여 구성된 게이트 전극 구조(141)를 포함할 수 있는바, 이는 게이트 절연층(149) 상에 형성된다. 측벽 스페이서 구조(142)는 게이트 전극 구조(141)의 측벽에 형성되는바, 상기 스페이서 구조(142)는, 대응하는 식각정지층(143) 상에 형성된 적어도 하나의 안쪽(inner) 스페이서 요소(144) 및 각각의 식각정지층(145) 상에 형성된 바깥쪽(outer) 스페이서 요소(146)을 포함하여 구성될 수 있다.
식각정지층(143, 145) 및 스페이서 요소들(144, 146)의 물질 조성에 대해서는, 제 1 트랜지스터 요소(120)의 스페이서 요소(124) 및 식각정지층(123)에 관하여 앞서 설명된 바와같은 동일한 기준(criteria)이 적용된다. 또한, 스페이서 구조(142)의 폭(142a) 즉, 스페이서 구조(142)의 기저부에서의 수평적 연장은, 대응하는 폭(122a)과는 서로 상이한데, 이는 제 2 트랜지스터 요소(140)에서 형성될 금속 실리사이드 영역의 수평 거리는 트랜지스터 요소(140)의 향상된 성능을 위해서 상이한 값을 가질 수도 있기 때문인바, 이는 NMOS 및 PMOS 트랜지스터의 서로 다른 성능들에 대해서 금속 실리사이드를 고려하여 앞서 설명된 바와같다.
또한, 이러한 제조 단계에서, 상기 반도체 디바이스(100)는, 제 2 트랜지스터 요소(140)는 커버하고 제 1 트랜지스터 요소(120)는 식각 분위기(105)에 노출시키는 식각 마스크(104)를 포함한다.
도1a에 도시된 반도체 디바이스(100)는 다음의 공정단계들을 따라서 형성될 수도 있다. 잘 정립된 포토리소그래피, 식각, 증착 및 연마(polish) 기술에 기반하여 트렌치 격리(103)를 형성한 이후에, 예를 들면 향상된 산화 공정 및/또는 증착 공정에 의해서 게이트 절연 물질의 층이 형성되는바, 고도로 진보된 트랜지스터 요소들에서 필요로 하는 물질 조성 및 두께를 제공한다. 예를 들면, 진보된 응용예에있어서는, 실리콘 이산화물 기반의 층이 1.5 내지 5.0 nm 의 두께로 형성될 수 있다. 이후에, 가령, 미리 도핑된 폴리실리콘과 같은, 게이트 전극 물질의 층이 잘 정립된 공정 레시피(recipes)에 의해서 증착될 수 있는바, 이는 예를 들면 저압 화학기상증착(low pressure CVD) 및 이와 유사한 것들을 포함한다. 이후, 잘 정립된 레시피에 따른 진보된 포토리소그래피 기술이 수행될 수 있으며, 그 다음으로, 원하는 게이트 길이를 갖는 게이트 전극 구조들(121, 141)을 형성하기 위한 복잡한 식각 공정들이 후속된다.
이후에, 가령 대응 식각정지층을 증착하고 스페이서 물질을 컨포멀(conformal)하게 증착하는 것과 같은, 잘 정립된 프로세스에 따라서 스페이서 구조(122, 142)가 형성될 수도 있는바, 이후에 스페이서 물질은 이방성으로 식각되어 각각의 스페이서가 얻어진다. 게이트 전극 구조(121, 141)를 형성하기 위한 일련의 프로세스 동안 및 이후에, 드레인 및 소스 영역(127, 147)을 위한 대응 도판프 프로파일을 형성하도록 이온주입 공정이 수행되는바, 여기서 상기 스페이서 구조(122, 142)는 상응하는 제조 단계에서 각각의 이온주입 마스크로서 작용한다. 드레인 및 소스 영역(127, 147)에서의 측면 도판트 프로파일의 복잡성에 의존하여, 한개, 두개, 세개 또는 그 이상의 개별 스페이서 형성 단계가 사용될 수도 있음을 유의해야 한다. 예를 들면, 현재의 진보된 공정에서는, 삼중 스페이서 방식이라고 지칭되는 것이 자주 이용되고 있다. 몇몇 실시예에서는, 스페이서 구조(122, 142)를 형성하기 위한 공정은, 제 1 및 제 2 트랜지스터 요소(120, 140)에 대해서 실질적으로 동일하게 수행될 수도 있는바 여기서, 드레인 및 소스 영역(147)에서 금속 실리사이드를 후속으로 형성하는 것에 대한 요구사항을 실질적으로 만족시키도록, 제 2 트랜지스터 요소의 스페이서 폭(142a)이 선택된다. 예를 들면, 비록, 코발트 실리사이드의 경우에는 스페이서 폭(142a)이 감소할지라도, 코발트 실리사이드 대신에 가령, 니켈 실리사이드와 같은 고 전도도의 금속 실리사이드를 제공함으로써, P-채널 트랜지스터의 트랜지스터 성능이 향상될 수 있다는 점을 실험적인 데이터가 나타내고 있는 듯하다. 코발트 실리사이드와 함께 사용될 수 있는 상기 좁은 폭(142a)은, 니켈 실리사이드에는 적절하지 않을 수도 있는바, 이는 앞서 설명된 니켈 실리사이드의 파이핑 효과(piping) 때문이다. 다른 한편으로, N-채널 트랜지스터의 채널 영역으로부터의 금속 실리사이드의 감소된 측면 거리는, 각 금속 실리사이드의 감소된 전도도에도 불구하고 향상된 성능을 제공할 수도 있는바, 따라서 예를 들면 코발트 실리사이드가 N-채널 트랜지스터와 조합되어 유리하게 사용될 수 있으며, 이는 니켈 실리사이드의 형성은 N-채널 구성에서 요구되는 것과 같은 좁은 스페이서 폭을 허용하지 않을 수도 있기 때문이다. 결과적으로, 원하는 좁은 폭(122a)과 함께 일련의 이온주입 공정 동안에 적절한 마스킹 효과가 얻어질 수 있도록, 안쪽 스페이서 요소(144) 및 스페이서 요소(124)의 치수가 선택될 수 있다. 이러한 목적으로, 예를 들면, 레지스트(resist) 마스크 형태의 식각 마스크(104)가 잘 정립된 포토리소그래피 기술에 의해 형성되어, 가령, 스페이서 요소(146) 및 대응 식각정지층(145)과 같은 바깥쪽 스페이서 요소들의 선택적인 제거를 가능케 하는바, 최종적으로는 제 1 트랜지스터 요소(120)에 대해서 스페이서 구조(122)가 얻어진다. 식각 공정(105)에 대한 레시피(recipe)는 해당 기술분야에서 잘 정립되어 있다.
도1b는 진보된 제조 공정의 후속 단계에서 반도체 디바이스(100)를 도시한 도면이다. 여기서, 예를 들면, 포토레지스트 마스크 형태로 제공된 식각 마스크(106)가, 상기 디바이스(100) 위에 형성되어, 제 1 트랜지스터 요소(120) 위의 하드마스크 층(107)은 노출시키며, 반면에 제 2 트랜지스터 요소(140) 위에 형성된 하드마스크 층(107)은 커버한다. 또한, 노출된 하드마스크 층(107) 부분을 선택적으로 제거하기 위한 선택적 식각 분위기(ambient)(108)에 상기 반도체 디바이스(100)가 노출된다. 잘 정립된 플라즈마 증강(enhanced) CVD 기술에 기초하여, 실리콘 질화물 층, 실리콘 이산화물 층, 실리콘 산화질화물 층 및 이와 유사한 것들의 형태로, 상기 하드마스크 층(107)이 형성될 수 있다. 몇몇 실시예에서는, 하드마스크 층(107)의 형성 이전에 얇은 식각정지층(미도시)이 형성될 수도 있는바, 이는 제 1 트랜지스터 요소(120)의 민감한 영역을 실질적으로 손상시키지 않고 상기 식각 공정을 신뢰성 있게 중단하기 위함이다. 예를 들면, 실리콘 이산화물 층이 증착된 이후에, 하드마스크 층(107)으로서의 실리콘 질화물 층의 증착이 뒤따를 수 있다. 이러한 경우, 식각 공정(108)은 선택적 식각 단계를 또한 포함할 수 있는바, 이는 하드마스크 층(107)을 모두 식각한 이후에 식각정지층을 제거하기 위한 등방성 식각공정으로서 제공될 수 있다.
도1c는 전술한 식각 공정(108)의 완료 및 식각 마스크(106)의 제거가 완료된 이후의 반도체 디바이스(100)를 도시한 도면이다. 결과적으로, 반도체 디바이스(100)는, 제 2 트랜지스터 요소(140)를 커버하지만, 제 1 트랜지스터 요소(120)는 커버하지 않는 하드마스크 층(107a)을 포함한다. 이 상태에서, 제 1 금속 실리사이드가 제 1 트랜지스터 요소(120)에 형성될 수 있는바, 폭(122a)은, 채널 영역(128)으로부터의 각 금속 실리사이드의 측면 거리(lateral distance)를 실질적으로 결정한다. 또한, 제 2 트랜지스터 요소(140)에 실질적으로 악영향을 미치는 일 없이, 임의의 원하는 금속 전구체(precursor)의 선택뿐만 아니라 공정 조건들이 수행될 수도 있는바, 제 2 트랜지스터 요소(140)는 하드마스크 층(107a)에 의해 커버된다.
도1d는 제 1 트랜지스터 요소(120)에서 제 1 금속 실리사이드가 형성된 이후의 반도체 디바이스(100)를 도시한 도면이다. 따라서, 제 1 트랜지스터 요소(120)는, 드레인 및 소스 영역(127)의 내부 및 위에(in and on), 게이트 전극 구조(121)의 내부 및 위에(in and on)에 형성된 각각의 금속 실리사이드 영역(130)을 포함할 수 있다. 예시적인 일실시예에서, 드레인 및 소스 영역(127)의 내부 및 위에 형성되는 적어도 하나의 금속 실리사이드 영역(130)은 코발트 실리사이드로 이루어질 수도 있지만, 반면에 다른 실시예에서는 가령, 티타늄, 텅스텐, 또는 이들의 조합 및 이와 유사한 것들과 같은 내화성(refractory) 금속으로부터 형성된 또 다른 실리사이드가 제공될 수도 있다.
제 1 금속 실리사이드 영역(130)은 다음과 같은 일련의 공정에 의해서 형성될 수 있다. 먼저, 선행된 식각공정 및 레지스트 스트립 공정으로부터의 임의의 오염물 및 잔류물(residue)을 제거하기 위한 세정공정이 수행될 수 있다. 이후에, 코발트 층과 같은 내화성 금속층이, 스퍼터 증착과 같은 잘 정립된 기술에 따라서 특정 두께로 컨포멀하게 증착될 수 있다. 다음으로, 제 1 열처리가 수행되는바, 코발트와 실리콘(게이트 전극 구조(121)와 드레인 및 소스 영역(127)에 함유된) 사이에서 화학 반응이 개시되도록, 제 1 열처리의 공정 온도 및 지속 기간이 적절히 선택된다. 예를 들면, 약 400 내지 600℃ 범위의 온도가 수초 내지 60초 동안 적용될 수도 있는바, 이는 실리사이드 영역(130)의 원하는 두께에 의존한다. 이후에, 하드마스크(107a) 및 가령, 스페이서 구조(122) 및 절연 구조(102)와 같은 다른 유전 영역들(dielectric regions) 상에 형성된 임의의 비반응(non-reacted) 내화성 금속뿐만 아니라, 게이트 전극 구조(121)와 드레인 및 소스 영역(127) 위에 여전히 존재하고 있는 임의의 비반응 내화성 금속이, 선택적 식각 공정에 의해서 제거될 수 있는바, 코발트, 티타늄, 텅스텐 등등과 같은 물질에 대한 잘 정립된 공정 레시피는 해당 기술분야에서 알려져 있다.
다음으로, 제 2 열처리가 수행되는바, 제 2 열처리는, 상기 제 1 열처리 동안에 형성된 코발트 실리사이드를 코발트 디실리사이드(cobalt disilicide)를 상당량 포함하고 있는 고전도도 페이즈(highly conductive phase)로 변환시키기 위해서, 특정한 더 높은 온도에서 및 특정한 기간동안 수행될 수 있다. 제 1 열처리 및/또는 제 2 열처리 동안에 사용되는 공정 조건들(가령, 온도, 열처리 기간, 내화성 금속층의 초기 두께)은, 후속 제조 단계 동안의 영역들(130)의 전기적 성질 및 영역들(130)의 성능에 대해서, 실리사이드 영역들(130)의 특성에 상당한 영향을 미칠 수도 있음을 유의해야 한다. 몇몇 실시예들에서, 제 1 금속 실리사이드 즉, 영역들(130)을 형성하기 위한 공정 조건들은, 후속 공정들, 특히 제 2 트랜지스터 요 소(140)에서 제 2 금속 실리사이드를 형성하기 위한 추가 열처리를 포함하는 후속 공정들을 고려하도록 계획될 수 있다. 예를 들어 만일, 제 2 트랜지스터 요소(140)에 제 2 금속 실리사이드를 형성하는 것이 적당히(moderate) 높은 온도의 열처리를 요구한다면, 실리사이드 영역(130)을 형성하는 동안에 상기 제 2 열처리는 생략될 수도 있으며 또는 짧아질 수도 있다. 이러한 방식으로, 제 2 금속 실리사이드를 형성하는 동안의 상응하는 열처리와 제 1 열처리 전 및 제 1 열처리 동안의(그리고, 만일 제 2 열처리가 수행된다면, 영역(130)을 형성하기 위한 제 2 열처리 동안의) 공정 시퀀스의 결합된 효과는, 원하는 특성을 갖는 제 1 금속 실리사이드를 영역(130) 내에 조합되어 확립할 수도 있다.
또한, 예시적인 일실시예에서는, 각각의 금속 실리사이드 영역들을 형성하는 순서는, 각각의 금속 실리사이드 형성 공정에서 필요로 하는 온도에 따라서 선택될 수도 있는바, 더 높은 열처리 온도를 요구하는 공정이 먼저 수행되도록 선택될 수 있으며, 이에 의해 제 1 및 제 2 금속 실리사이드를 형성하는데 있어서 높은 정도의 디커플링(decoupling)을 얻을 수 있다. 예를 들면, 제 2 트랜지스터 요소(140)에 제 2 금속 실리사이드를 형성하는 것이 제 1 트랜지스터 요소(120)에 금속 실리사이드를 형성하는 것에 비하여 더 높은 열 처리 온도를 요구하는 경우에는, 제 1 트랜지스터 요소(120)는 커버하고 제 2 트랜지스터 요소(140)는 노출시키도록, 하드마스크(107a)가 형성될 수도 있다. 본 발명의 다른 실시예에서는, 제 1 및 제 2 트랜지스터 요소(120, 140)는, 동일한 전구체 금속으로부터 형성된 금속 실리사이드들을 받아들일 수도 있는데, 이 경우 제 1 및 제 2 금속 실리사이드간의 차이점 은 상이한 공정 조건들을 사용함으로써 실질적으로 얻어질 수 있으며, 따라서 제 1 및 제 2 금속 실리사이드를 형성하는 순서는 이러한 공정 조건들에 따라서 선택될 수 있다. 일례로서, 더 높은 열처리 온도를 요구하는 금속 실리사이드가 먼저 형성될 수 있다. 이와 유사하게, 만일 열처리 기간을 가변시킴으로써 공정 조건들에서 차이가 생기는 경우라면, 더 짧은 열처리를 요구하는 금속 실리사이드가 나중에 형성될 수 있다.
도1e는 진보된 후속 제조 단계에서 반도체 디바이스(100)를 도시한 도면이다. 이 단계에서, 제 1 콘택 라이너층(131) 즉, 제 1 및 제 2 트랜지스터(120, 140)를 감싸도록 형성되며 유전층과 조합되어 사용되는 식각정지층이 제 1 트랜지스터 요소(120) 및 제 2 트랜지스터 요소(140) 위에 형성되는바, 제 2 트랜지스터 요소(140)는 하드마스크(107a)에 의해서 여전히 커버된다. 예시적인 일 실시예에서는, 식각정지층(132)이 또한 제 1 콘택 라이너층(131) 상에 형성된다. 예를 들면, 상기 제 1 콘택 라이너층(131)은 임의의 적절한 유전 물질을 포함할 수 있는바, 이는 제 1 트랜지스터 요소(120)에 대해서 긴장 유도층(strain-inducing layer)으로서 작용하도록 특정한 내부 스트레스를 갖게 형성될 수 있다. 예시적인 일실시예에서, 제 1 콘택 라이너층(131)은 실리콘 질화물 또는 실리콘 산화질화물을 포함하여 구성될 수 있는바, 이에 대해서는 플라즈마 증강 CVD 기술에 기반하고 있는 잘 정립된 증착 레시피들이 알려져 있으며, 여기서 제 1 콘택 라이너층(131)의 내부 스트레스는, 가령, 플라즈마 증강 CVD 공정의 압력, 온도, 바이어스 파워, 등등과 같은 하나 이상의 증착 파라미터들을 제어함으로써, 적절히 조절될 수 있다. 예를 들어, 실리콘 질화물은 컨포멀하게 증착될 수 있는바, 약 1.5 GPa 의 압축성 스트레스에서 약 1.5 GPa 의 신장성 스트레스까지 범위의 내부 스트레스를 갖는다. 이와 유사하게, 실리콘 산화질화물은 더 넓은 범위의 압축성 스트레스에서 신장성 스트레스를 갖도록 형성될 수 있다. 제 1 콘택 라이너층(131)의 물질 조성에 따라서, 제 1 콘택 라이너층(131)에 대해서 높은 식각선택비를 갖는 적절한 물질이 식각정지층(132)으로서 선택될 수 있는바, 이는 후속 단계에서 제 2 트랜지스터 요소(140)를 노출시키기 위한 식각 공정 동안에, 제 1 트랜지스터 요소(120) 위의 제 1 콘택 라이너층(131)을 충분히 보호하기 위함이다. 예를 들어, 제 1 콘택 라이너층(131)이 실리콘 질화물을 실질적으로 포함하여 구성된 경우에는, 적절한 식각정지층(132) 물질로서 실리콘 이산화물이 선택될 수 있다. 다른 한편으로, 만일 실리콘 산화질화물이 제 1 콘택 라이너층(131)의 물질이라면, 실리콘 질화물이 식각정지층(132)으로서 사용될 수 있다.
도1f는 제 2 트랜지스터 요소(140)를 노출시키기 위한 식각 공정(109) 동안의 반도체 디바이스(100)를 도시한 도면이다. 따라서, 반도체 디바이스(100) 위에는 식각 마스크(110)가 형성되어 있는바, 이는 레지스트 마스크 형태로 제공될 수 있다. 식각 공정(109) 동안에, (만일, 식각정지층(132)이 형성되었다면) 식각정지층(132)의 노출된 부분은 적절한 식각제(etch chemistry)에 의해서 가장 먼저 제거된다. 이후에, 제 1 콘택 라이너층(131)이 제거되며, 잘 정립된 레시피에 기반하여 하드마스크층(107a)이 마지막으로 식각되어 제거된다. 몇몇 실시예에서는, 앞서 설명된 바와같이, 하드마스크(107a)가 형성되기 전에 추가 식각정지층(미도시)이 제공될 수도 있는바 이 경우, 하드마스크(107a)를 제거하는 동안에 하부에 위치한 제 2 트랜지스터 요소(140)가 과도하게 손상되지 않도록 상기 추가 식각정지층이 이제 사용될 수 있다.
도1g는 식각 공정(109)이 완료되고 식각 마스크(110)가 제거된 이후의 반도체 디바이스(100)를 도시한 도면이다. 따라서, 제 1 트랜지스터 요소(120)는, 제 1 내부 스트레스를 갖는 제 1 콘택 라이너층(131) 및 그 위에 형성된 선택가능한(optional) 식각정지층(132)을 포함하여 이루어진다. 다른 한편으로, 스페이서들(144, 146)을 갖는 제 2 트랜지스터 요소(140)는 노출되어 있으며, 후속 세정 공정이 수행되는바, 이는 앞서 수행된 식각 공정(109)에서 야기된 임의의 오염물 및 잔류물을 제거하기 위함이다.
도1h는, 제 2 트랜지스터 요소(140)에 형성된 금속 실리사이드 영역(150) 형태의 제 2 금속 실리사이드를 구비한 반도체 디바이스(100)를 도시한 도면이다. 드레인 및 소스 영역(127)의 금속 실리사이드 및 게이트 전극 구조(121)의 금속 실리사이드가 별도의 단계로 형성되는 공정 전략이 사용되는 경우에는, 적어도 드레인 및 소스 영역(147)에 형성된 금속 실리사이드 영역(150) 및 드레인 및 소스 영역(127)에 형성된 금속 실리사이드 영역(130)에 관하여, 금속 실리사이드 영역(150)은 각각의 금속 실리사이드 영역(130)의 물질과는 상이한 물질로 구성될 수 있다. 몇몇 실시예에서, 금속 실리사이드들(130, 150)은 서로 다른 두께를 가질 수 있는바, 따라서, 대응 드레인 및 소스 영역들(127, 147) 및/또는 대응 게이트 전극 구조들(121, 141)에서의 깊이도 또한 트랜지스터에 따라 특정한 방식으로 조절될 수 있다. 예시적인 실시예에서, 금속 실리사이드 영역(150)은 니켈 실리사이드로 구성될 수 있으며, 채널 영역(148)에 대한 상기 영역(150)의 측면 거리는, 니켈 실리사이드에서 자주 볼수 있는 파이핑 효과를 감안하여 충분한 안전 마진(safety margin)을 제공하도록, 폭(142a)에 의해서 실질적으로 결정된다. 또 다른 실시예에서, 금속 실리사이드 영역(150)은 가령, 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드 등등과 같은 다른 물질들로 구성될 수도 있다. 하지만, 앞서 설명된 바와같이, 드레인 및 소스 영역(147)에 형성된 상기 영역(150)은, 트랜지스터 요소들(120, 140) 각각에 대해서 개별적인 적응(adaptation) 및 성능 향상을 제공하도록, 적어도 하나의 특성들에 있어서는 대응하는 금속 실리사이드 영역(130)과 상이하다.
제 2 금속 실리사이드 영역(150)은 잘 정립된 공정에 따라서 형성될 수도 있는바, 예를 들면, 내화성 금속층을 증착하고, 디바이스 요구(requirement)에 따라서 하부의 실리콘과 화학 반응을 개시하는데에 필요한 정도로 디바이스(100)를 열처리할 수 있다. 가령, 내화성 금속의 초기층의 두께, 열처리 온도, 열처리 기간 등등과 같은, 제 2 금속 실리사이드 영역(150)을 형성하기 위한 적절한 공정 조건들의 선택에 대해서는, 제 1 금속 실리사이드 영역(130)과 관련하여 앞서 설명된 바와같은 동일한 기준(criteria)이 적용된다. 예시적인 일실시예에서, 니켈 실리사이드는 CVD 유사한 기술에 의해 형성될 수 있는바 가령, 사카르보닐 니켈(nickel tetra carbinyl)(Ni(CO)4)과 같은 가스성 전구체(gaseous precursor)가 약 250-400 ℃ 의 상승된 온도에서 증착 분위기 안으로 제공될 수 있다. 후속으로 추가 어닐 싸이클이 수행되어 영역(150) 내의 금속 실리사이드를 안정화시킬 수 있다. 또 다른 공정 전략에서는, 상기 금속 실리사이드를 고전도도 페이즈(highly conductive phase)로 변환시키기 위한 제 2 어닐 싸이클이 요구될 수 있는바, 이는 사용되는 물질에 달려있다. 예를 들어, 코발트 또는 티타늄이 사용되는 경우, 임의의 비반응 금속을 제거한 이후에 제 2 어닐링 공정이 수행되는데, 이에 의해 고전도도의 금속 실리사이드 페이즈가 생성된다. 앞서 언급된 바와같이 만일, 제 2 금속 실리사이드 영역(150)을 형성하기 위한 공정이 제 1 금속 실리사이드 영역(130)에 상당한 영향을 미친다면, 이는 매우 바람직하지 못한바, 제 1 금속 실리사이드에 비해서 더 낮은 열처리 온도를 요구하도록, 제 2 금속 실리사이드가 선택된다. 예를 들어, 니켈 실리사이드가 영역(150)에 형성되는 예시적인 일실시예의 경우, 요구되는 열처리 온도는 약 250-400℃ 인데 이는, 예를 들어 코발트 실리사이드로 구성되는 제 1 금속 실리사이드 영역(130)을 형성하기 위한 열처리 온도보다 상당히 낮다.
도1i는 제 1 및 제 2 트랜지스터 요소(120, 140) 위에 형성된 제 2 콘택 라이너층(151)을 구비한 반도체 디바이스(100)를 도시한 도면이다. 제 2 콘택 라이너(151)는 특정한 내부 스트레스를 나타낼 수도 있는바, 이는 제 1 콘택 라이너층(131) 각각의 내부 스트레스와는 다르다. 예시적인 실시예들에서, 제 2 콘택 라이너층(151)은 압축성 스트레스를 갖게끔 형성되는바, 이는 트랜지스터(140)의 채널 영역(148) 내에 압축성 긴장(strain)을 제공하기 위함이다. 몇몇 예시적인 실시예들에서, 바깥쪽 스페이서 요소(146) 또는 2개의 스페이서 요소들(144, 146) 모두는, 제 2 콘택 라이너층(151)을 형성하기 전에 제거될 수도 있는바, 이는 스트레스 전달 효율을 향상시키기 위해서이다. 제 1 콘택 라이너층(131)과 관련하여 앞서 설명된 바와같이, 유전층내에서 내부 스트레스를 생성하기에 적절한 공정 레시피는 해당 기술분야에서 잘 정립되어 있으며, 제 2 콘택 라이너층(151)을 형성하는데 있어 효율적으로 이용될 수 있다. 예를 들어, 제 2 콘택 라이너층(151)은 실리콘 질화물, 실리콘 산화질화물 등등으로 형성될 수 있으며, 여기서 제 1 및 제 2 콘택 라이너층(131, 151)은 유사하거나 또는 상이한 물질들로 형성될 수 있는바, 이는 프로세스 및 디바이스 요구사항에 의존한다. 몇몇 실시예들에서는, 원하는 스트레스가 상기 채널 영역(128) 내에서 생성되도록, 제 1 콘택 라이너층(131)의 내부 스트레스는, 제 2 콘택 라이너층(151)과 조합되어 선택될 수도 있다. 즉, 제 1 콘택 라이너층(131)은 신장성 스트레스를 나타내게 형성되고, 반면에 제 2 콘택 라이너층(151)은 압축성 스트레스를 나타내도록 형성된다면, 제 1 콘택 라이너층(131)의 신장성 스트레스는 충분히 높게 선택될 수도 있는바, 이는 상기 제 2 콘택 라이너층(151)의 압축성 스트레스를 상당히 과도보상(over compensate)함으로써, 최종적으로는 채널 영역에 원하는 긴장을 유도하기 위함이다. 다른 실시예들에서는, 제 1 트랜지스터 요소(120) 위에 형성된 제 2 콘택 라이너층(151) 부분의 내부 스트레스는, 상기 층(131)의 내부 스트레스에 대한 임의의 영향을 실질적으로 억제하기 위해서, 수정될 수도 있다.
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도1j는 본 발명의 일실시예에 따른 반도체 디바이스(100)를 도시한 도면으로, 여기서 제 2 콘택 라이너층(151)의 내부 스트레스는, 제 1 트랜지스터 요소(120)에 대한 영향을 감소시키도록, 효과적으로 수정된다. 이를 위한 목적으로, 가령, 레지스트 마스크와 같은 마스크(111)가 형성될 수도 있는바, 상기 마스크(111)는 제 2 트랜지스터 요소(140)를 커버하는 반면에 제 1 트랜지스터 요소(120)는 노출시키고 있다. 디바이스(100)는 처리(treatment)(112)를 받을 수도 있는바, 예시적인 일실시예에서 이러한 처리(112)는 제 2 콘택 라이너층(151)의 노출된 부분을 제거하기 위한 선택적 식각공정을 나타낼 수 있으며, 여기서 상기 식각공정은 식각정지층(132) 내에서 안전하게 중단될 수 있다. 본 발명의 또 다른 예시적인 실시예에서는 상기 처리(112)는, 가령, 크세논(xenon), 아르곤, 게르마늄 등과 같은 적절한 이온 종들로 수행되는 이온 주입공정과 같은 이온 충격(ion bombardment)을 포함할 수도 있는바, 이들 이온 종들은 상기 층(151)의 노출된 부분으로 주입되며, 이에 의해 상기 층(151)의 결정 구조를 심각하게 손상시킴으로써 상기 층(151)의 내부 스트레스를 실질적으로 완화시킬 수 있다. 상기 이온주입 공정의 적절한 공정 파라미터들의 세트는, 제 1 콘택 라이너층(131)이 필요이상으로 침투되는 것을 회피하기 위해서, 시뮬레이션 계산에 근거하여 능히 확립될 수도 있다.
도1k는 상기 처리(112)가 완료된 이후의 반도체 디바이스(100)를 도시한 도면으로, 도시된 실시예에서는, 제 1 트랜지스터 요소(120) 위에 형성된 제 2 콘택 라이너층(151)은, 상기 처리(112)의 결과로서 이미 제거되었다. 따라서, 상기 디바이스(100)는, 영역(130) 형태로 제 1 금속 실리사이드가 그 내부에 형성된 제 1 트랜지스터 요소(120)를 포함할 수 있는바 상기 영역(130)은 채널 영역(128)에 가깝게 형성되기에 적절한 금속 실리사이드를 포함할 수도 있으며, 반면에 제 2 트랜지스터 요소(140)는 영역(150)의 형태로 제 2 금속 실리사이드를 포함하는바 상기 영역(150)은 각 채널 영역(148)으로부터 거리를 두고 수평적으로 이격되어 있으며, 실질적으로는 상기 폭(142a)에 의해 이격되어 있다. 예시적인 실시예들에서, 상기 영역(130)은 코발트 실리사이드를 포함할 수도 있으며, 반면에 상기 영역(150)은 니켈 실리사이드를 포함할 수도 있다. 이에 반하여, 본 발명의 또 다른 실시예에서는, 상기 각 영역(130, 150)들의 특성이 각각의 트랜지스터 요소(120, 140)의 디바이스 요구사항들에 개별적으로 맞춤화되는 한, 임의의 적절한 조합이 선택될 수도 있다. 더 나아가, 제 1 트랜지스터 요소(120)가 N-채널 트랜지스터인 경우, 제 1 콘택 라이너층(131)은 원하는 제 1 긴장(예를 들면, 신장성 긴장)을 채널 영역(128) 내로 유도하며, 반면에 제 2 콘택 라이너층(151)은 제 2 트랜지스터 요소(140)의 디바이스 요구사항들에 따라 각각의 채널 영역(148)에 상이한 간장을 제공한다. 결론적으로, N-채널 트랜지스터들 및 P-채널 트랜지스터들에 대한 트랜지스터 성능은 개별적으로 향상될 수도 있는바, 전술한 바와같은 공정 전략에 따라 금속 실리사이드 영역들 및 각각의 긴장 유도층들(strain-inducing layers)을 형성함에 의해서 개별적으로 향상될 수도 있다. 또한, 이에 의해서, 제 1 및 제 2 금속 실리사이드들을 형성하기 위한 공정들의 부당한 상호작용이 없이도, 높은 정도의 공정 유연성을 유지할 수도 있다. 앞서 설명된 바와같은 예시적인 실시예들에서, 제 1 또는 제 2 콘택 라이너층(131, 151)은, 커버되지 않은 트랜지스터 요소의 각 금속 실리사이드를 형성하는 동안에 마스크로서 사용될 수도 있는바 따라서, 금속 실리사이드 영역들 중 처음 하나를 형성하기 위해서는 전부 다해서 단지 하나의 하드마스크만을 필요로 한다(즉, 도1c의 하드마스크 107a). 다른 실시예들에서는, 만일, 금속 실리사이드를 형성하는 공정 상황(condition)에 제 1 또는 제 2 콘택 라이너층(131, 151)이 노출되는 것이 적절치 못하다고 고려된다면, 개별 금속 실리사이드 영역들을 형성하기 위한 각각의 형성 시퀀스들 이전에, 대응하는 하드마스크가 형성될 수도 있다. 예를 들면, 도1e에서 층(131)은 하드마스크 층으로서 간주될 수도 있는바, 이 층은 제 2 트랜지스터 요소(140)를 노출시키도록 패터닝될 수도 있으며, 이후 금속 실리사이드 영역(150)이 형성된 후에 제거될 수도 있다. 그 다음으로, 임의의 적절한 공정 시퀀스가 수행되어 상이하게 스트레스 받은 제 1 및 제 2 콘택 라이너층이 형성되는바, 이에 의해 통상적인 공정 전략들과 높은 정도로 호환가능한 특성(compatibility)이 제공될 수 있다.
도2a 내지 도2c를 참조하여 본 발명의 또 다른 예시적인 실시예들이 좀더 상세히 설명될 것인바, 여기서는 추가적인 긴장 유도 매커니즘이 적용되어, 트랜지스터 요소들의 전체 성능을 더욱 더 향상시킬 수도 있다 .
도2a에 도시된 초기 제조 단계에서, 반도체 디바이스(200)는 제 1 트랜지스터 요소(220) 및 제 2 트랜지스터 요소(240)를 포함한다. 도시된 실시예에서, 제 1 트랜지스터 요소(220)는 N-채널 트랜지스터를 나타낼 수 있으며, 제 2 트랜지스터 요소(240)는 P-채널 트랜지스터를 나타낼 수 있다. 제 1 트랜지스터 요소(220)는 게이트 전극 구조(221)를 포함하는바, 상기 게이트 전극 구조(221)는 사용후 제거가능한(disposable) 스페이서(260), 캡층(261) 및 하드마스크(262)로 둘러싸여 있 다. 이와 유사하게, 제 2 트랜지스터 요소(240)는, 사용후 제거가능한(disposable) 스페이서(270) 및 캡층(271)을 포함한다. 또한, 이방성 식각공정(214)이 상기 디바이스(200)에 수행되어, 사용후 제거가능한 스페이서(270)에 인접하고 있는 리세스(273)가 형성된다.
도2a에 도시된 디바이스(200)는 잘 정립된 공정에 의해서 형성될 수 있는바, 이는 게이트 전극 구조들(221, 241)을 패터닝하는 공정을 포함하며, 다음으로는 스페이서 형성 공정 및 하드마스크 층을 증착하는 공정이 수행되는바, 하드마스크 층은 포토리소그래피 공정에 의해서 패터닝되며 이방성 식각되어 하드마스크(262)가 형성된다. 그 다음으로, 잘 정립된 식각 기술을 기초로 하여 상기 식각 공정(214)이 수행되는바, 이 경우 하드마스크(262) 뿐만 아니라 사용후제거가능한 스페이서(270), 캡층(271) 역시 식각 마스크로서 작용한다. 다음으로, 임의의 전세정(pre-cleaning) 공정 이후에, 상기 디바이스(200)에는 선택적 에피택셜 성장 공정이 수행된다.
도2b는 선택적 에피택셜 성장 공정(215) 동안의 디바이스(200)를 도시한 도면으로, 선택적 에피택셜 성장 공정(215)은 리세스(273) 내에 반도체 화합물(compound)을 성장시키기 위한 공정이며, 이에 의해 긴장된 매립 반도체 영역(strained embedded semiconductor region)(274)이 생성된다. 제 2 트랜지스터(240)가 P-채널 트랜지스터를 나타내는 예시적인 실시예들에서, 반도체 화합물(274)은 실리콘 및 게르마늄의 혼합물로 구성될 수 있는바, 이에 의해 압축성 스트레스 영역이 형성되며, 이는 압축성 긴장이 게이트 전극 구조(241) 아래에서 효율적으로 생성되도록 한다. 하지만, 디바이스 요구사항에 따라서, 가령 실리콘 및 탄소 및 이와 유사한 것들과 같은 다른 반도체 화합물들이, 각각의 채널 영역내에 원하는 유형의 긴장을 형성하기 위해서, 형성될 수도 있음을 유의해야 한다. 적절한 선택적 에피택셜 성장 공정 레시피는 해당 기술분야에서 잘 정립되어 있으며, 상기 공정(215) 동안에 효율적으로 사용될 수 있다. 그 다음으로, 사용후제거가능한 스페이서(270), 하드마스크(262) 및 사용후제거가능한 스페이서(260)가 제거될 수 있으며, 디바이스(200)에 대한 후속 공정들이 계속될 수 있는바, 이는 도1a 내지 도1k를 참조하여 설명된 바와 유사하다. 즉, 상이한 금속 실리사이드 영역들이 각각의 채널 영역들에 대해서 원하는 거리를 갖는 제 1 및 제 2 트랜지스터 요소 내에 형성될 수 있으며, 상이한 내부 스트레스를 갖는 각각의 콘택 라이너층이 추가적으로 형성될 수도 있다.
도2c는, 도1a 내지 도1k를 참조로하여 앞서 설명된 바와같은 공정 시퀀스가 수행된 이후의 디바이스(200)를 도시한 도면이다. 따라서, 제 1 트랜지스터 요소(220)는, 폭(222a)을 갖는 스페이서 구조(222)를 포함하며, 이 폭(222a)은 채널 영역(228)에 대한 제 1 실리사이드 영역(230)의 측면 거리를 실질적으로 정의한다. 제 1 금속 실리사이드 영역(230)은 티타늄 실리사이드, 코발트 실리사이드 및 다른 물질들을 포함하여 구성될 수도 있으며, 이는 N-채널 트랜지스터의 성능을 향상시키도록 적당히 작은 폭(222a)을 허용할 수 있다. 또한, 트랜지스터(220)는, 가령 신장성 스트레스와 같은 특정한 내부 스트레스를 갖는 제 1 콘택 라이너층(231)을 포함할 수 있는바, 이는 채널 영역(228) 내에 원하는 긴장을 생성하기 위함이다. 이와 유사하게, 제 2 트랜지스터 요소(240)는 폭(242a)을 갖는 스페이서 구조(242)를 포함할 수 있는바, 이 폭(242a)은 폭(222a)과는 상이할 수 있다. 트랜지스터 요소(240)가 P-채널 트랜지스터를 나타내는 예시적인 실시예에서, 상기 폭(242a)은 폭(222a) 보다 클 수 있는바, 이에 의해 니켈 실리사이드 형태의 제 2 금속 실리사이드 영역(250)에 대해서 각 채널 영역(248)으로부터 충분한 거리를 제공할 수 있으며, 따라서 P-채널 트랜지스터의 성능을 향상시킬 수 있다. 금속 실리사이드 영역(250)은, 에피택셜 성장된 매립(embedded) 반도체 영역(274) 내에 형성될 수도 있으며, 상기 매립된 반도체 영역(274)은 채널 영역(248) 내에 증가된 긴장을 또한 제공한다. 따라서, P-채널 트랜지스터의 경우, 상기 영역(274) 내의 실리콘/게르마늄 혼합물은, 채널(248) 내에서 추가적인 압축성 긴장을 생성할 수도 있다. 더 나아가, 특정한 내부 스트레스를 갖는 제 2 콘택 라이너층(251)이 제공될 수도 있는데, 이는 또한 채널 영역(248) 내의 전체 긴장에 상당히 기여할 수 있다.
결론적으로, 상기 디바이스(200)는, 매립된 에피택셜 성장 반도체 영역이 그 안에 형성되어 있는 P-채널 트랜지스터들을 구비한 통상적인 CMOS 디바이스와 비교하여, 향상된 성능 특징들을 나타낼 수 있다. 또한, 니켈 실리사이드의 특징들로 인하여, 상기 영역(250)은 실리콘/게르마늄 영역(274) 내에 효율적으로 형성될 수도 있으며, 이와 동시에 코발트 실리사이드가 영역(230) 내에 형성될 수도 있다.
결과적으로, 본 발명은 상이한 유형의 긴장된 트랜지스터 요소들을 형성하기 위한 향상된 기술을 제공하는바 여기서는, 한층 더 향상된 성능에 관하여 대응하는 금속 실리사이드 영역들이 특정하게 맞춤화된다. 이를 위해서, 상이한 유형의 금속 실리사이드의 형성을 가능케하는 공정 전략이 제공되며, 긴장 유도 매커니즘이 각 각의 트랜지스터 유형에 대해서 개별적으로 여전히 사용될 수 있다. 금속 실리사이드를 형성하는 것은, 금속 실리사이드 영역들이 제 1 및 제 2 트랜지스터 유형에서 상이한 측면 위치를 갖도록 하는 것을 포함할 수 있는바, 따라서 향상된 디자인 유연성이 제공된다. 예를 들면, 금속 실리사이드와 채널 영역 사이에서 짧은 거리를 요구하는 NMOS 트랜지스터들이 PMOS 트랜지스터들과 함께 형성될 수 있다. 이러한 PMOS 트랜지스터는 높은 전도도의 금속 실리사이드를 필요로 하는데, 이는 니켈 실리사이드를 사용함으로서 가능하지만, 반면에 니켈 실리사이드는 금속 실리사이드와 채널 영역 사이에서 상당히 큰 거리를 필요로 한다.
상술한 특정 실시예들은 오직 예시적인 것이며, 본 발명은 상이하지만 대등한 방식으로 변형되거나 실시될 수 있는바, 상기 상이하지만 대등한 방식은 본 명세서에 개시된 가르침의 이점을 가지는 당업자에게는 자명한 것이다. 예컨데, 상술한 공정 단계들은 다른 순서로 수행될 수 있다. 또한 아래의 청구범위에서 설명된 것 이외의 어떠한 것도, 본 명세서에 개시된 구성 또는 디자인의 상세한 내용들을 제한하도록 의도되지 않는다. 따라서, 상술한 특정 실시예들은 변경 또는 수정될 수 있음이 명백하며, 이러한 모든 변경들은 본 발명의 기술적 사상 및 범위에 속하는 것으로 고려된다. 따라서 본 명세서에서 보호받고자 하는 사항은 아래의 청구범위에 나타난 바와 같다.

Claims (13)

  1. 제 1 폭을 갖는 제 1 사이드월 스페이서 구조를 포함하는 제 1 게이트 전극 구조를 포함하여 구성된 제 1 트랜지스터 요소를 형성하는 단계;
    상기 제 1 폭과는 다른 제 2 폭을 갖는 제 2 사이드월 스페이서 구조를 포함하는 제 2 게이트 전극 구조를 포함하여 구성된 제 2 트랜지스터 요소를 형성하는 단계;
    상기 제 1 트랜지스터 요소는 노출시키고 상기 제 2 트랜지스터 요소는 커버하는, 하드마스크를 형성하는 단계;
    상기 하드마스크를 이용하여 제 1 금속 실리사이드를 상기 제 1 트랜지스터 요소에 형성하는 단계;
    상기 제 1 금속 실리사이드를 형성한 이후에 상기 제 1 트랜지스터 요소와 상기 제 2 트랜지스터 요소 위에 제 1 스트레스-유도(stress-inducing) 콘택 라이너 층을 형성하는 단계;
    상기 하드마스크를 이용하여 상기 제 2 트랜지스터 요소 위의 상기 제 1 스트레스-유도 콘택 라이너 층을 선택적으로 제거하는 단계;
    상기 제 2 트랜지스터 요소 위의 상기 하드마스크를 제거하는 단계;
    상기 제 1 스트레스-유도 콘택 라이너 층을 형성한 이후에 제 2 금속 실리사이드를 상기 제 2 트랜지스터 요소에 형성하는 단계; 및
    상기 제 1 및 제 2 트랜지스터 요소 위에 제 2 콘택 라이너 층을 형성하는 단계
    를 포함하며,
    상기 제 1 스트레스-유도 콘택 라이너 층과 상기 제 2 콘택 라이너 층은 물질 조성과 내부 스트레스 중 적어도 하나에 있어서 서로 다른 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 제 1 트랜지스터 요소 및 제 2 트랜지스터 요소를 형성하는 단계는,
    그 각각이 내부 스페이서 요소와 외부 스페이서 요소 중 적어도 하나를 포함하고 있는 상기 제 1 및 제 2 게이트 전극 구조를 형성하는 단계와 그리고 상기 제 1 게이트 전극 구조의 외부 스페이서 요소를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 제 2 금속 실리사이드를 형성한 이후에, 상기 제 2 사이드월 스페이서 구조의 상기 외부 스페이서 요소를 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    상기 제 1 금속 실리사이드를 형성하는 단계는,
    제 2 금속 실리사이드의 형성 이전에 코발트층을 증착하는 단계 및 실리콘과의 화학반응을 개시하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 제 2 금속 실리사이드를 형성하는 단계는,
    상기 제 1 금속 실리사이드를 형성한 이후에 니켈 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 제 1 및 제 2 금속 실리사이드를 형성하는 단계는,
    상기 제 1 및 제 2 금속 실리사이드에 대해서, 내화성 금속의 층두께, 열처리 온도 및 열처리 기간 중 적어도 하나를 상이하게 선택하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서,
    상기 제 2 트랜지스터 요소 위의 상기 하드마스크 및 상기 제 1 스트레스-유도 콘택 라이너층을 선택적으로 제거하는 단계, 상기 제 2 금속 실리사이드를 형성하는 단계, 그리고 상기 제 2 콘택 라이너층을 증착하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 제 2 콘택 라이너층을 증착하기 전에, 식각정지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 제 1 트랜지스터 요소 위의 상기 제 2 콘택 라이너 층을 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서,
    매립된 반도체 화합물 영역을, 상기 제 1 트랜지스터 요소와 상기 제 2 트랜지스터 요소 중 적어도 어느 하나의 드레인 및 소스 영역에 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 매립된 반도체 화합물 영역은 상기 제 2 트랜지스터 요소의 드레인 및 소스 영역에 형성되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 매립된 반도체 화합물 영역은 실리콘/게르마늄 혼합물을 포함하는 것을 특징으로 하는 방법.
  13. 제1항에 있어서,
    상기 제 1 트랜지스터 요소는 N-채널 트랜지스터를 나타내며 그리고 상기 제 1 금속 실리사이드는 코발트 실리사이드를 포함하며, 그리고
    상기 제 2 트랜지스터 요소는 P-채널 트랜지스터를 나타내며 그리고 상기 제 2 금속 실리사이드는 니켈 실리사이드를 포함하는 것을 특징으로 하는 방법.
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