JP5795735B2 - チャネル領域への減少させられたオフセットを有する埋め込みＳｉ／Ｇｅ材質を伴うトランジスタ - Google Patents

チャネル領域への減少させられたオフセットを有する埋め込みＳｉ／Ｇｅ材質を伴うトランジスタ Download PDF

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Description

本開示は概して集積回路の製造に関し、更に特定的にはトランジスタのチャネル領域内での電荷キャリア移動度を高めるようにシリコン／ゲルマニウムのような埋め込み半導体合金を用いることによって歪を与えられたチャネル領域を有するトランジスタに関する。
複雑な集積回路の製造は、複雑な回路のための主要な回路要素を代表する多数のトランジスタ要素の提供を必要としている。例えば現在入手可能な複雑な集積回路においては、数百万のトランジスタが設けられているであろう。概して多くのプロセス技術がこれまでのところ実施されており、マイクロプロセッサ、記憶チップ等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＣＭＯＳ技術が最も有望な手法である。ＣＭＯＳ回路においては、高度に複雑な回路アセンブリ、例えばＣＰＵ、記憶チップ等を設計するために、相補型トランジスタ、即ちｐチャネルトランジスタ及びｎチャネルトランジスタがインバータ及び他の論理ゲートのような回路要素を形成するのに用いられる。ＣＭＯＳ技術を用いる複雑な集積回路の製造においては、トランジスタ、即ちｎチャネルトランジスタ及びｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタ、又は一般的に電界効果トランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ｐｎ接合を備えており、ｐｎ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近傍に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。このようにチャネル長の減少、及びそれに付随するチャネル抵抗の減少は、集積回路の動作速度の向上を達成するための支配的設計基準である。
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、ＭＯＳトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。例えばドレイン及びソース領域においては、低いシート抵抗及び接触抵抗を所望のチャネル可制御性と共に提供するように、垂直方向及び横方向における高度に洗練されたドーパントプロファイルが要求される。また、要求されるチャネル可制御性を維持するために、ゲート誘電体材質もまたチャネル長の減少に適合させられる。しかし、高いチャネル可制御性を維持するための幾つかのメカニズムもまた、トランジスタのチャネル領域内での電荷移動度にネガティブな影響をもたらし得るので、チャネル長の減少により得られる利益を部分的に相殺してしまうかもしれない。
限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とし、また移動度の低下に起因してあまり明白ではない性能向上の一因にもなり得るので、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させ、それにより、大幅に縮小化された限界寸法を必要とする技術標準への進歩と同等の性能改善を可能にする一方で、デバイス縮小化に関連するプロセス適合の多くを回避し又は先送りすることが提案されてきた。
電荷キャリア移動度を高めるための１つの効果的なメカニズムは、例えば対応する歪をチャネル領域内に生じさせるようにチャネル領域の近傍に引張り又は圧縮応力を発生させることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば、能動シリコン材質の標準的な結晶構造、即ち＜１１０＞方向に合わせられたチャネル長を伴う（１００）表面方位に対してチャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性における対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりｐ型トランジスタの性能を高める可能性が提供される。歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、極めて有望な手法である。
そこで、対応する歪をもたらし得る圧縮応力を誘起するように、例えばチャネル領域に隣接してシリコン／ゲルマニウム材質を導入することが提案されてきた。Ｓｉ／Ｇｅ材質を形成する場合、ＰＭＯＳトランジスタのドレイン及びソース領域は選択的に窪まされてキャビティを形成し、一方ＮＭＯＳトランジスタはマスキングされて次いでシリコン／ゲルマニウム材質がエピタキシャル成長によってＰＭＯＳトランジスタのキャビティ内に選択的に形成される。
この技術はｐチャネルトランジスタの性能向上に関して、従ってＣＭＯＳデバイス全体の性能向上に関して顕著な利益をもたらすが、チャネル領域内の歪成分の更なる増大は、ゲート構造の完全性について妥協することなしにチャネル領域に対するシリコン／ゲルマニウム合金の横方向のオフセットを小さくすることによって達成することは困難であろうことが判明しており、シリコン／ゲルマニウム合金を形成するための１つの従来手法をより明確に示すために、このことについて図１ａ乃至１ｅを参照して更に詳細に説明する。
図１ａは早い製造段階における従来の半導体デバイス１００の断面図を模式的に示している。図示されるように、半導体デバイス１００はシリコン基板のような基板１０１を備えており、ＳＯＩ（シリコン・オン・インシュレータ）構造が考えられている場合には、基板１０１の上方には埋め込み絶縁層（図示せず）が形成されているであろう。また、基板１０１の上方にはシリコンベースの半導体層１０２が形成され、半導体層１０２は、その内部及びその上にトランジスタ等の回路要素を形成するための「能動(active)」半導体材質を代表する。図示されるように、半導体層１０２は第１の能動領域１０２ａ及び第２の能動領域１０２ｂを備えており、これらは浅い溝分離(shallow trench isolation)等の分離構造１０３によって分離されている。能動領域１０２ａはその内部及びその上方にｐチャネルトランジスタ１５０ａを形成するための適切にドープされた半導体材質を代表する一方、能動領域１０２ｂはｎチャネルトランジスタ１５０ｂのための基本的な特性をもたらすように適切なドーパント濃度を有しているであろう。図示される製造段階においては、トランジスタ１５０ａ、１５０ｂはゲート電極構造１５１を備えており、ゲート電極構造１５１は、ゲート電極材質１５１ａと、ゲート電極１５１ａの上面上に形成されるキャップ層１５１ｂと、ゲート絶縁層１５１ｃとを含んでいるであろうし、ゲート絶縁層１５１ｃは、対応する能動領域１０２ａ、１０２ｂのチャネル領域１５２からゲート電極材質１５１ａを分離している。また、ｐチャネルトランジスタ１５０ａのゲート電極構造１５１の側壁上には、スペーサ要素１０４ａが場合によってはエッチング停止ライナ１０５と組み合わされて形成されている。一方、ｎチャネルトランジスタ１５０ｂは、場合によってはエッチング停止ライナ１０５と組み合わされるスペーサ層１０４によって覆われている。
半導体デバイス１００は、シリコン／ゲルマニウム合金を提供するための十分に確立された従来の手法に準拠する以下のプロセス技術に従って形成することができる。分離構造１０３を形成しそして基本的ドーパント濃度を確立するために適切な注入シーケンスを実行することによって能動領域１０２ａ、１０２ｂを画定した後、ゲート絶縁層１５１ｃのための適切な材質を設けること及びそれに続くゲート電極材質の堆積によって、ゲート電極構造１５１を形成することができる。また、キャップ層１５１ｂの材質も堆積させられるであろう。この目的のために、必要とされる材質及びその特性に応じて、十分に確立された酸化、表面処理、及び堆積の技術を用いることができる。例えばゲート絶縁層１５１ｃは、洗練された半導体デバイスにおいては概ね１ナノメートル乃至数ナノメートルの厚みを有する例えば二酸化シリコンベースの材質を形成するために、酸化及び／又は堆積又は表面処理によって形成することができる。他の場合には、典型的には１０以上の誘電定数を有しているであろうハフニウム酸化物等の高ｋ誘電体材質が用いられることがあり、それにより、ゲート誘電体材質の所与の物理的な厚みに対してゲート電極材質１５１ａのチャネル領域１５２への容量性結合を高めることができる。その後、ゲート電極１５１ａのための任意の適切な材質が例えば多結晶シリコン等の形態で設けられるであろうし、シリコン窒化物等の形態でもたらされ得るキャップ材質１５１ｂの堆積がそれに続くであろう。これらの材質層の後続のパターニングの間、デバイス１００に対する設計規則に従って望ましいゲート長を伴うゲート電極構造１５１を得るために、洗練されたリソグラフィ技術及びエッチングプロセスを用いることができる。次いで、エッチング停止ライナ１０５を堆積及び／又は酸化によって形成することができ、典型的にはシリコン窒化物材質の形態でもたらされるスペーサ層１０４の堆積がそれに続き、スペーサ層１０４は典型的には、熱的に活性化されたＣＶＤ(化学的気相堆積)レシピ、プラズマ支援プロセス等によって堆積させることができる。スペーサ層１０４を堆積させるとき、その厚みはスペーサ要素１０４ａの望ましい幅１０４ｗを考慮して選択することができ、幅１０４ｗは後の製造段階において能動領域１０２ａ内に形成されることになるシリコン／ゲルマニウム合金のオフセットを次いで決定し得る。洗練された応用においては、シリコン／ゲルマニウム材質によって得られる歪誘起メカニズムを強化するために、幅１０４ｗは望ましくは小さくされる。しかし、トランジスタ１５０ａの性能向上を考慮するとスペーサ層１０４の厚みの減少が望ましいのではあるが、スペーサ層１０４の厚みに対する望ましい値は、歪シリコン／ゲルマニウム合金を設ける更なる処理の間におけるゲート電極材質１５１ａ及びゲート絶縁層１５１ｃの全体的な完全性を維持することを考慮してもたらされる必要があろう。その結果、典型的には１０〜３０ｎｍの厚みが選択されることがあり、それにより後続の製造プロセスを考慮する場合に必要となるプロセス余裕を提供することができる。スペーサ層１０４を形成した後、トランジスタ１５０ｂ及び、スペーサ層１０４の対応する部分を覆うためにフォトリソグラフィ技術に基いてエッチングマスク１０６が設けられる一方、トランジスタ１５０ａはスペーサ層１０４の材質を選択的に除去するように設計されているエッチング環境１０７に曝露され、それによりスペーサ要素１０４ａが形成される。エッチングプロセス１０７は十分に確立されたプラズマ支援異方性エッチング技術に基いて実行することができ、必要であればエッチング停止ライナ１０５に基いてエッチングプロセスの制御が達成され得る。その後、ライナ１０５は除去されるであろうし、そしてスペーサ１０４ａ及び分離構造１０３に対して選択的に能動領域１０２ａ内にまでエッチングするために適切に選択されたエッチングパラメータ及びエッチング薬品に基いて更なるエッチングプロセス又はプロセス１０７の更なるステップが実行され得る。例えば、酸化物及び窒化物に対してシリコンを選択的に除去するための高度に選択的な異方性エッチング技術が当該分野において確立されている。
図１ｂは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、ゲート電極構造１５１及びスペーサ要素１０４ａに隣接して対応するキャビティ１０８が形成され、ここでは先行するプラズマ支援エッチングプロセスの異方的な性質に起因して、実質的に垂直な側壁１０８ｓが得られ、ゲート電極材質１５１ａに対するキャビティ１０８の横方向のオフセット、従って後の製造段階において更に形成されることになる任意のシリコン／ゲルマニウム合金のオフセットは、スペーサ１０４ａの幅１０４ｗによって実質的に決定され、エッチング停止ライナ１０５が設けられている場合には、その厚みと幅１０４ｗの組み合わせによって実質的に決定される。対応するキャビティエッチングプロセスの後、又はそのプロセスに先立ち、エッチングマスク１０６は除去されるであろう。
図１ｃは次の製造段階における半導体デバイス１００を模式的に示しており、その製造段階においては、選択的エピタキシャル成長プロセスを実行するために適した対応するプロセスチャンバ又はプロセス環境１６０内にデバイス１００を運び込む準備をするために、デバイス１００は高温、例えば８００℃以上に加熱されるであろう。
図１ｄはプロセス環境１６０内で実行される熱処理１０９の間における半導体デバイス１００を模式的に示しており、熱処理１０９は、キャビティ１０８の露出させられた表面区域上に形成されていたであろう任意の固有の酸化物を除去するように、例えば８５０℃以上の温度で実行され得る。概ね８００℃以上の高温の間、適度なシリコンのリフローが生じるであろうし、従ってキャビティ１０８の初期形状を「不鮮明にする(blur)」であろう。熱処理１０９の後、全体的なプロセスパラメータ、例えば圧力、先駆体ガス流量、ドーパント種に対する先駆体の割合、等に応じて、プロセス環境１６０内の温度は、概ね７５０℃以下であろう望ましい堆積温度に調節されるであろう。
図１ｅは対応する選択的エピタキシャル成長プロセス１１０の間におけるデバイス１００を模式的に示しており、プロセス１１０の間にシリコン／ゲルマニウム合金１１１をキャビティ１０８内に形成することができ、ここでは、ゲート電極材質１５１ａに対する材質１１１の横方向のオフセットは、前述したように幅１０４ｗによって実質的に規定される。その結果、材質１１１内のゲルマニウム種の所定の割合を用いることによって、対応する大きな程度の内部歪を生成することができるが、チャネル領域１５２内の実際の歪は、材質１１１の横方向のオフセットによって顕著に影響され得る。
スペーサ幅１０４ｗの更なる減少はゲート電極構造１５１内に欠陥を生じさせる高いリスクを伴うであろうから、全体的な製造歩留まり及び製品信頼性を考慮すると、それぞれの手法は望ましくないであろう。
上述した事情に鑑み、本開示は、埋め込み半導体合金をチャネル領域の直近に位置させることができる一方で、上で特定された問題の１つ以上を回避し又は少なくとも低減することができる半導体デバイス及びプロセスに関連している。
概して本開示は、ゲート電極構造に隣接して形成されるべきそれぞれのキャビティを形作ることに関して、そして実際の選択的エピタキシャル成長プロセスに先立ちキャビティの望ましい形状を維持するためにも、高度な柔軟性を得ることができる半導体デバイス及び技術を提供する。ここに開示される幾つかの例示的な側面においては、キャビティは対応するスペーサ構造の下に延びるように形成されてよく、それによりチャネル領域に対して小さい横方向のオフセットを達成することができ、ここでは、アンダーエッチングされた区域の対応する適切な形状は、歪半導体合金を形成するための全体的なプロセスシーケンスを通して維持され得る。このために、昇温された温度にデバイスをさらすのに先立ち、キャビティの露出させられた表面上に保護層が設けられてよく、それによりシリコン材質のリフロー(reflow)を実質的に防ぐことができる。その結果、キャビティの対応する有利な形状、例えば結晶学的に異方性のエッチング手順に基いて得られるであろう「六角形の」形状を維持することができるので、強化された全体的な歪転移メカニズムを提供することができる一方で、対応するオフセットスペーサ構造の適切に選択された厚みによって、ゲート電極構造の完全性を維持することができる。
ここに開示される１つの例示的な方法は、半導体デバイスのトランジスタのゲート電極構造に隣接するシリコン含有結晶性半導体領域内にキャビティを形成することを備えており、ここでゲート電極構造はその側壁上に形成されるオフセットスペーサを備えている。方法は更に、キャビティの露出させられた表面上に保護層を形成することと、昇温された第１の温度でのプロセス環境内に半導体デバイスを導入することとを備えている。方法は更に、プロセス環境が第２のより低い温度を有するように調節することと、第２のより低い温度にあるプロセス環境内で保護層を除去することとを備えている。最後に、第２の温度にあるプロセス環境内でキャビティ内に半導体合金が形成される。
ここに開示される更なる例示的な方法は、プラズマ環境に基く第１のエッチングプロセス及びウエットエッチング薬品に基く第２のエッチングプロセスを実行することによって、トランジスタのゲート電極構造に隣接する結晶性半導体領域内にキャビティを形成することを備えている。方法は更に、キャビティ内に歪誘起半導体合金を形成することと、半導体領域内に及び少なくとも部分的に歪誘起半導体合金内にドレイン及びソース領域を形成することとを備えている。
ここに開示される１つの例示的な半導体デバイスは、基板の上方に形成されるトランジスタを備えている。トランジスタは、結晶性半導体領域の上方に形成されるゲート電極構造と、トランジスタのドレイン側及びソース側で結晶性半導体領域内に形成される歪誘起半導体合金とを備えている。また、歪誘起半導体合金はドレイン側及びソース側の各々に結晶性半導体領域との第１の傾斜界面及び第２の傾斜界面を形成し、ここで第１及び第２の傾斜界面はエッジを形成するように互いに接続される。更にトランジスタは、結晶性半導体領域内に及び少なくとも部分的に半導体合金内に形成されるドレイン及びソース領域を備えている。
本開示の種々の実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
図１ａは従来の戦略に従いｐチャネルトランジスタ内にシリコン／ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図（その１）である。 図１ｂは従来の戦略に従いｐチャネルトランジスタ内にシリコン／ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図（その２）である。 図１ｃは従来の戦略に従いｐチャネルトランジスタ内にシリコン／ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図（その３）である。 図１ｄは従来の戦略に従いｐチャネルトランジスタ内にシリコン／ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図（その４）である。 図１ｅは従来の戦略に従いｐチャネルトランジスタ内にシリコン／ゲルマニウム合金を形成する種々の製造段階の間における従来の半導体デバイスを模式的に示す断面図（その５）である。 図２ａは例示的な実施形態に従い適切なサイズのオフセットスペーサ要素を備えたゲート電極構造に隣接して能動領域内に非長方形のキャビティを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その１）である。 図２ｂは例示的な実施形態に従い適切なサイズのオフセットスペーサ要素を備えたゲート電極構造に隣接して能動領域内に非長方形のキャビティを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その２）である。 図２ｃは更なる例示的な実施形態に従いキャビティの露出させられた表面区域上に保護層を形成するためのプロセスの間における非長方形キャビティを有する半導体デバイスを模式的に示す図である。 図２ｄは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図（その１）であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。 図２ｅは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図（その２）であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。 図２ｆは後続の選択的エピタキシャル成長プロセスのために半導体デバイスを準備する種々の製造段階の間における半導体デバイスを模式的に示す図（その３）であり、ここでは例示的な実施形態に従い、保護層は高温の間にキャビティの高い完全性を提供することができ、また保護層は実際に歪誘起半導体合金を堆積させるのに先立ち除去され得る。 図２ｇは例示的な実施形態に従い極めて進んだ製造段階における半導体デバイスを模式的に示す図である。
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
概して、本開示は半導体デバイス及びそれを形成するための技術を提供し、ここでは、能動領域内のトランジスタのドレイン側及びソース側内に形成される半導体合金の歪誘起メカニズムが増大され得る一方で、キャビティの全体的な形状を設計するための高い柔軟性が提供され得ることにおいて対応するオフセットスペーサの望ましい幅が維持され得る。このために、ここに開示される１つの例示的な側面においては、シリコン含有ベース材質内に形成されるキャビティの安定性は、高められた温度の間、例えば選択的エピタキシャル成長プロセスを実行するための対応する堆積チャンバ内への投入手順の間に、酸化物層、窒化物層等の適切な保護層を形成することによって高めることができ、その保護層は、低下させられた非臨界的な温度で歪誘起半導体合金を実際に堆積させることに先立つその非臨界的な温度でのプロセス環境内で除去され得る。その結果、この手法によると、任意の望ましい形状を有するようにキャビティを形成することができ、例えば対応するエッチングシーケンスの間にアンダーエッチングされた領域を生成することができ、それにより、ゲート電極完全性を維持するのに必要とされる厚みを伴うオフセットスペーサ要素の提供が可能になる一方で、歪誘起半導体合金の横方向のオフセットを小さくすることができる。保護層に起因して、キャビティの対応する初期形状は半導体合金を形成するための全体的なプロセスシーケンスを通して実質的に維持され得るので、半導体合金の所与の組成に対して強化された歪を提供することができる。
他の例示的な側面においては、キャビティを形成するためのプロセスは、プラズマ支援エッチングプロセス及びそれに続くウエット化学的エッチングプロセスに基いていてよく、ウエット化学的エッチングプロセスはチャネル領域に対するキャビティの減少させられた横方向のオフセットをもたらすことができ、幾つかの例示的な実施形態では、ウエット化学的エッチングプロセスは結晶学的に異方性のエッチングプロセスとして実行されてよく、それによりキャビティの十分に画定された形状を得ることができる。例えば、（１１１）結晶方位に対して小さい除去速度をもたらすウエットエッチング薬品を用いることができるので、先行する異方性プラズマ支援エッチングプロセスから得られる実質的に長方形のキャビティを、基本的半導体材質の結晶学的構造によって決定されるように、隣接する半導体領域との傾斜界面を有する「六角形の」又はダイヤモンド形状のキャビティに「変換する」ことができる。幾つかの例示的な実施形態では、キャビティは適切な保護層と共に設けられてよく、それにより、キャビティの対応する初期の非長方形の形状を高温処理の間にも維持することができ、非長方形のキャビティ内に歪誘起半導体合金を形成するための適切なプロセス戦略を選択する場合に、高い柔軟性をも提供することができる。この十分に画定されたキャビティ形状に基いて、歪誘起合金の所与の組成に対して、隣接するチャネル領域内に歪成分の顕著な増大を得ることができ、対応する引張り歪成分が必要な場合には、歪誘起合金は、例えばシリコン／ゲルマニウム合金、シリコン／ゲルマニウム／錫合金、シリコン／錫合金、又はシリコン／炭素合金である。
図２ａ〜２ｇを参照して更なる例示的な実施形態を以下により詳細に説明し、適切である場合には図１ａ〜１ｅも参照する。
図２ａは基板２０１を備えた半導体デバイス２００の断面図を模式的に示しており、基板２０１の上方には半導体層２０２が形成されていてよい。また、デバイス１００を参照して既に論じたように、デバイス２００の少なくとも一部のデバイス領域でＳＯＩ構造が必要である場合には、少なくとも局所的に埋め込み絶縁層（図示せず）が基板２０１とシリコン含有半導体層２０２の間に位置させられていてよい。更に、トランジスタ２５０ａ、２５０ｂのための対応する能動領域２０２ａ、２０２ｂが半導体層２０２内に形成されていてよく、そして分離構造２０３によって分離されていてよい。更に、トランジスタ２５０ａ、２５０ｂは、例えばゲート電極材質２５１ａ、キャップ層２５１ｂ及びゲート絶縁層２５１ｃを備えているゲート電極構造２５１を備えていてよい。また、トランジスタ２５０ａのゲート電極構造２５１の側壁上には、スペーサ構造２０４ａが場合によってはエッチング停止ライナと組み合わされて形成されていてよい。一方、トランジスタ２５０ｂは、場合によってはエッチング停止ライナ２０５と組み合わされるスペーサ層２０４によって覆われていてよい。これまでに説明した構成部分に対しては、半導体デバイス１００の対応する構成部分を参照して前述したのと同じ基準が適用され得ることが理解されるべきである。例えば、スペーサ２０４ａの幅２０４ｗは、前述したようにゲート電極構造２５１の完全性を維持するように選択されてよい一方で、キャビティ２０８の形状は例示的な実施形態に応じて後の製造段階で変化させられ得るのでドレイン側２５３ｄ及びソース側２５３ｓに形成されることになる半導体合金の対応するオフセットはそれほど臨界的ではなくてよい。また、図２ａに示される製造段階においては、トランジスタ２５０ｂの上方にはレジストマスク、ハードマスク材質等のエッチングマスク２０６が形成されてよい一方で、トランジスタ２５０ａはエッチング環境２０７に曝露されてよく、エッチング環境２０７は、半導体デバイス１００を参照して既に論じられたように、実質的に異方性のエッチング挙動を得るために、プラズマ環境に基いて確立されてよい。
図２ａに示される半導体デバイス２００は、デバイス１００を参照して上述したのと同様のプロセス技術に基いて形成することができるが、キャビティ２０８の深さ２０８ｄは、キャビティ２０８の最終的な形状を適切に調節するような更なるエッチングプロセスを実行することが可能になるように選択されてよい。例えば、ゲート電極材質２５１ａに対するキャビティ２０８の横方向のオフセットの対応する減少が望ましい場合には、深さ方向における同程度の材質除去がなお基本的な能動領域２０２ａの十分なテンプレート材質を提供し得るように、初期深さ２０８ｄが調節されてよい。他の例示的な実施形態においては、対応する追加的なエッチングプロセスの間及び後においてキャビティ２０８の適切な深さを規定するために、エッチングプロセス２０７に先立ち又はプロセス２０７の後に、適切なエッチング制御種（図示せず）が能動領域２０２ａ内に導入されてよく、そして望ましい高さレベルに位置させられてよい。例えば、ゲート電極構造２５１を形成するのに先立ち又はそれをパターニングした後に、ｎ型ドーパント種が適切な深さで位置させられてよく、そのｎ型ドーパント種は対応するウエット化学的エッチングプロセスにおいてエッチング停止材質として機能することができ、これについては図２ｂを参照して後で説明する。この場合、初期深さ２０８ｄは、対応するキャビティの最終的に望ましい深さに実質的に対応していてよい。
図２ｂは進んだ製造段階における半導体デバイス２００を模式的に示しており、その製造段階においては、デバイス２００は更なるエッチング環境２０７ａにさらされ、エッチング環境２０７ａは、ゲート電極材質２５１ａに対するキャビティ２０８の横方向のオフセットを局所的に小さくするために、横方向の除去速度を提供する。例えば幾つかの例示的な実施形態では、エッチングプロセス２０７ａは、実質的に等方性のエッチング挙動をもたらすプラズマに基いて実行されてよく、それにより、初期深さ２０８ｄを増大させ得る一方で、キャビティ２０８がスペーサ構造２０４ａの下に延びることができるようにアンダーエッチングされた区域を形成することができる。図２ｂに示される実施形態においては、エッチングプロセス２０７ａはウエット化学的エッチングプロセスとして実行されてよく、それにより、キャビティ２０８のオフセットを小さくするために必要であろうような横方向の除去速度をも得ることができる。１つの例示的な実施形態においては、図示されるように、ウエット化学的エッチングプロセス２０７ａは、結晶学的に異方性のエッチング挙動を追加的にもたらしてよく、その挙動は、少なくとも１つの結晶方位における除去速度が１つ以上の他の結晶方向と比較して著しく小さくさせられ得るエッチング挙動を説明するものとして理解されるべきである。例えば、水酸化カリウムに基くウエットエッチング薬品は、シリコンにおいて＜１１１＞方向に関して著しく小さいエッチング速度を提供することができ、その結果、キャビティ２０８の対応する傾斜させられた側壁面２０８ｓをもたらすことができ、この場合、表面法線２０１ｎに対する傾斜表面２０８ｓの対応する角度は、領域２０２ａの基本的な材質の結晶学的構造によって規定され得る。例えば、領域２０２ａの結晶学的構造は、シリコンベースの半導体デバイスのための標準的な構造に対応していてよく、その構造においては、表面法線２０１ｎは＜１００＞又は物理的に等価な方向に一致していてよい一方で、チャネル長方向、即ち図２ｂの水平方向は＜１１０＞方向に一致していてよい。この場合、表面２０８ｓはシリコン結晶の＜１１１＞面の方位に実質的に一致していてよく、その方位は表面法線２０１ｎに対して概ね３６°の角度を有していてよい。従って、傾斜表面２０８ｓは共通の「頂点」又はエッジ２０８ｅを有することができ、キャビティ２０８間に位置する領域２０２ａの半導体材質は六角形領域と考えられてよく、そしてキャビティ２０８もまた「六角形」キャビティと称されてよいが、分離構造２０３での対応する側壁は、構造２０３の側壁部分の対応する角度に応じて、構造２０３の絶縁材質によって実質的に規定されてよい。
１つの例示的な実施形態では、エッチングプロセス２０７ａはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基いて実行することができ、ＴＭＡＨは典型的にはフォトレジスト材質をエッチングするために用いられ得るウエット化学的薬品であるが、シリコン材質をエッチングするために、高濃度で且つ概ね５０〜１００℃の高温でも用いられ得る。また、ＴＭＡＨは二酸化シリコンに対して及びシリコン窒化物に対して高い選択性を呈することができるので、ＴＭＡＨを用いて実行される場合におけるエッチングプロセス２０７ａの間には、非シリコン表面区域の完全性が維持され得る。ＴＭＡＨを用いることによって、それぞれの結晶学的に異方性のエッチング挙動もまた達成され得る。更に、既に論じられたように、幾つかの場合には、キャビティ２０８の深さを更に顕著に大きくすることなしに、エッジ２０８ｅをチャネル領域２５２に更に向かって「駆動する(drive)」ように、垂直エッチング速度を横方向のエッチング速度から「分離する(decouple)」ことが望ましいであろう。この場合、ＴＭＡＨのエッチング速度はｎドープのシリコン材質内で顕著に減少させられるであろうから、半導体領域２０２ａ内に特定の深さまで組み込まれたｎ型ドーパント種との組み合わせにおいてＴＭＡＨを有利に用いることができる。従って、幾つかの例示的な実施形態では、全体的なプロセス戦略に応じて、例えばエッチングプロセス２０７に先立ち且つウエット化学的エッチングプロセス２０７ａを形成するのに先立ち、ヒ素のような対応するドーパント種が領域２０２ａ内に組み込まれてよい。
図２ｃは更に進んだ製造段階における半導体デバイス２００を模式的に示しており、その製造段階においては、キャビティ２０８の少なくとも露出させられた表面上に保護層２１２が形成されてよい。例えば、保護層２１２は、選択的エピタキシャル成長プロセスを実行するために用いられる堆積チャンバ内に確立されるエッチング環境において除去することができる任意の適切な材質から構成されてよい。１つの例示的な実施形態では、保護層２１２は酸化環境２１３に基いて形成することができ、酸化環境２１３は炉内のガス雰囲気等に基いて確立することができ、ここでは、対応する温度は、キャビティ２０８の基本的形状の任意の改変を回避するように適切に選択されてよい。例えば、炉プロセスは概ね７００℃以下の温度での酸化環境内で実行されてよく、それにより、露出させられたシリコン表面上に保護層２１２を高度に制御可能な様態で形成することができる。典型的にはシリコン材質がある程度リフローするであろう任意の高温処理の間、従って先行して実行されたエッチングプロセス２０７ａ（図２ｂ参照）によって得られたキャビティ２０８の形状の不所望な損失をもたらすことがある任意の高温処理の間に、保護層２１２は十分な安定性をもたらすように適切な厚みで形成されてよい。例えば、適度に高密度な二酸化シリコン材質に対しては、全体的なプロセス及びデバイスの要求に応じて、２〜１０ｎｍの厚みが選択されてよい。また、酸化プロセスにより得られる二酸化シリコン材質の形態で保護層２１２を設けることによって、更なるシリコン材質が「消費させられる(consumed)」であろうから、更に進んだ製造段階における保護層２１２の除去の後に最終的に得られるキャビティ２０８のオフセットを更に小さくする可能性がもたらされ得る。保護層２１２の除去の後にもテンプレート材質の対応する部分が維持され得るようにキャビティ２０８の適切な深さを選択する場合、酸化によって得られる酸化物材質から構成される保護層２１２の対応する厚みも考慮されてよいことが理解されるべきである。他の例示的な実施形態においては、例えば水とオゾンの組み合わせを用いて、又は制御可能な様態でシリコンを酸化させるのに適した他のウエット化学的溶液を用いることによって、ウエット化学的酸化プロセスを実行することにより、酸化された材質の形態で保護層２１２が設けられてよい。
図２ｄは製造フローの更なる段階における半導体デバイス２００を模式的に示しており、その段階においては、デバイス２００をプロセス環境２６０内に導入するために必要であろうように、デバイス２００は、例えば概ね８００℃以上の高温にさらされてよく、プロセス環境２６０は例えば、選択的エピタキシャル成長プロセスを実行するのに適する堆積チャンバであり、そして堆積チャンバ内では、非臨界的な全体のプロセス温度が達成されている場合に、保護層２１２を除去するような対応する反応環境もまた確立されてよい。
図２ｅはシリコンが安定であり続けることができる温度でのプロセス環境２６０内で確立される反応環境２１４に曝露される半導体デバイス２００を模式的に示している。例えば、反応環境２１４は、概ね７５０℃未満の温度に基いて確立されてよく、また保護層２１２を除去するために任意の適切なエッチング薬品を含んでいてよく、保護層２１２は、図２ｄに示されるプロセス環境２６０内への導入のような先行する高温プロセスの間におけるキャビティ２０８の完全性のために設けられたものである。例えば、環境２１４は、二酸化シリコンが除去されることになる場合には、塩素ベースのエッチング薬品に基いて確立されてよい。既に示したように、除去プロセス２１４の間、キャビティ２０８の最終的なオフセット２０８ｏが更に減少させられてよい。例えば、図２ｅに示される六角形のキャビティ２０８に対しては、オフセット２０８ｏは、エッジ２０８ｅとゲート電極材質２５１ａ、即ち対応するキャビティに横方向に最も近いその対応する側壁２５１との横方向の距離として定義されてよい。エッジ２０８ｅがゲート電極材質２５１ａの下に延びていてよい場合には、オフセット２０８ｏは「重なり(overlap)」を代表してもよいことが理解されるべきである。
幾つかの例示的な実施形態では、保護層２１２を除去した後の任意の更なる高温処理は省略されてよく、それにより保護層２１２の除去の後に得られるキャビティ２０８の形状を維持することができる。
図２ｆはプロセス環境２６０内での堆積環境２１０にさらされるときの半導体デバイス２００を模式的に示している。プロセス２１０の間、シリコン／ゲルマニウム、シリコン／ゲルマニウム／錫、シリコン／錫のような適切な半導体合金が、シリコン安定性に関して非臨界的な温度で、例えば概ね７５０℃以下の温度で、十分に確立されたプロセスパラメータを用いて堆積させられてよい。従って、上述の具体的な半導体合金に対しては、トランジスタ２５０ａのチャネル領域２５２内に対応する圧縮歪を得ることができ、ここでは、半導体合金２１１の所与の組成に対して、前述したようなキャビティ２０８の特定の形状に起因して、前述したような従来の戦略と比較して増大された大きさを得ることができる。このように、半導体合金２１１は領域２０２ａの残留シリコン材質との対応する界面２１１ｓを形成することができ、界面２１１ｓは、スペーサ２０４ａの幅２０４ｗと比較して小さくなったオフセットを少なくとも部分的に有することができる。幾つかの例示的な実施形態では、界面２１１ｓは傾斜面を代表してよく、これらの傾斜面は、キャビティ２０８（図２ｂ参照）を参照して既に説明したように対応するエッジ２１１ｅで合流してよく、従って対応する「六角形の」半導体合金２１１がもたらされ得る。従ってこの場合、材質２１１の十分に画定され且つ制御可能な構造を得ることができる一方で、例えば従来のデバイス１００を参照して上述したような実質的に「長方形の」キャビティと比較して顕著に大きな歪をも得ることができる。
他の例示的な実施形態においては、半導体合金２１１はシリコン／炭素合金の形態で設けられてよく、トランジスタ２５０ａがｎチャネルトランジスタを代表してよい場合には、シリコン／炭素合金は従って、チャネル領域２５２内に引張り歪成分をもたらすことができることが理解されるべきである。他の例示的な実施形態においては、両方のトランジスタ２５０ａ、２５０ｂ内にそれぞれのキャビティが形成されてよく、そしてこれらのキャビティは異なる半導体合金で充填されてよい。例えば、先行する製造シーケンスにおいて、対応するキャビティがトランジスタ２５０ｂ内にも形成されてよい一方で、そのキャビティの任意の表面区域を対応する保護層が覆ってもよい。また、これらのキャビティの形状は、対応する保護層に基いて維持されてよい。更に、トランジスタ２５０ａ内に材質２１１を設けるためのエピタキシャル成長プロセス２１０の間、対応する保護層は成長マスクとして機能することができ、そしてその保護層は次いで材質２１１に対して選択的に除去されてよく、それにより、材質２１１が圧縮歪誘起材質として設けられる場合には、シリコン／炭素材質のような更なる半導体合金の堆積に対してデバイス２００を準備することができる。
図２ｇは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、トランジスタ２５０ａ、２５０ｂはドレイン及びソース領域２５３を備えていてよく、ドレイン及びソース領域２５３は少なくとも部分的にトランジスタ２５０ａにおける歪半導体合金２１１内に形成されてよい。図示される実施形態では、トランジスタ２５０ｂは歪誘起半導体合金を伴わずに形成されているが、他の場合（図示せず）には、適切な半導体合金が少なくとも部分的にドレイン及びソース領域２５３内に設けられてもよい。また、ゲート電極構造２５１の側壁上には側壁スペーサ構造２１６が形成されてよく、ここでは、スペーサ構造２１６は、全体的なプロセス戦略及びトランジスタ２５０ａ、２５０ｂの要求に応じて任意の適切な構造を有していてよい。更に、必要に応じて対応する金属シリサイド領域２１５がドレイン及びソース領域２５３内並びにゲート電極材質２５１ａ内に形成されてよい。
図２ｇに示される半導体デバイス２００は以下のプロセスに基いて形成することができる。少なくとも半導体材質２１１（図２ｆ参照）を設けた後、スペーサ２０４ａ及びマスク層２０４がライナ２０５（図２ｆ参照）と共に除去されてよく、そしてその後、スペーサ構造２１６又は少なくともその一部分が、ドレイン及びソース領域２５３の少なくとも一部分がイオン注入プロセスに基いて形成されることになるときに注入マスクとして機能するように形成されてよい。他の場合には、少なくともドレイン及びソース領域２５３はまた、堆積の間に材質２１１内に組み込まれてよいドーパント種に基いて形成されてもよい。ドレイン及びソース領域２５３を形成した後、場合によってはトランジスタ２５０ａ及びトランジスタ２５０ｂの両方に対するイオン注入技術に基いて、ドーパント種を活性化させまた注入誘起の損傷を再結晶化させるために、適切な焼鈍プロセスが実行されてよい。次いで、十分に確立された技術に基いて金属シリサイド領域２１５が形成されてよい。続いて、例えばトランジスタ２５０ａ、２５０ｂの少なくとも一方の上方に高い応力を与えられた誘電体材質を設ける形態で任意の更なる歪誘起メカニズムが実装されてよく、適切な層間誘電体材質の堆積がそれに続いてよい。
結果として、本開示は、対応するキャビティを適切に形作りそして全体の製造シーケンスを通してその形を維持することによって、歪誘起半導体合金を形成する際の高度な柔軟性を得ることができる半導体デバイス及び技術を提供する。この目的のために、１つの例示的な実施形態では、プラズマ支援エッチングプロセス及びそれに続くウエット化学的エッチングステップに基いてキャビティが形成されてよく、ウエット化学的エッチングプロセスは結晶学的に異方性のエッチング挙動を有しているであろうから、そのサイズ及び形状が高度に制御可能であり得る望ましい程度のアンダーエッチングをもたらすことができる。その後、後続の高温処理の間にキャビティ形状を維持するように保護層が設けられてよい。その後、非臨界的な温度に基く選択的エピタキシャル成長技術に基いて歪誘起半導体材質が堆積させられてよく、それにより半導体合金の十分に画定された形状を得ることができ、従って、隣接チャネル領域内に大きな歪がもたらされ得る一方で、全体的なプロセスシーケンスの間におけるゲート電極の完全性が提供され得る。
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、また本開示を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。

Claims (17)

  1. 半導体デバイスのトランジスタのゲート電極構造に隣接するシリコン含有結晶性半導体領域内にキャビティを形成するステップであって、前記ゲート電極構造はその側壁に隣接して形成されるオフセットスペーサを備えており、前記キャビティは少なくとも前記オフセットスペーサの下に延びるアンダーエッチングされた領域を備えているところのステップと、
    前記アンダーエッチングされた領域を備えている前記キャビティを形成した後に、前記キャビティの露出させられた全ての表面上に保護層を形成するステップと、
    前記保護層を形成した後に、昇温された第１の温度で前記半導体デバイスを処理するステップと、
    前記昇温された第１の温度より低い第２の温度を有するプロセス環境に前記半導体デバイスを導入するステップと、
    前記プロセス環境内で前記保護層を除去するステップと、
    前記第２の温度にある前記プロセス環境内で前記キャビティ内に半導体合金を形成するステップとを備えた方法。
  2. 前記キャビティを形成するステップは、プラズマ環境を備えている第１のエッチングプロセスを実行することと、ウエットエッチング薬品を備えている第２のエッチングプロセスを実行することとを備えている、請求項１の方法。
  3. 前記ウエットエッチング薬品は結晶学的に異方性の除去速度を有している、請求項２の方法。
  4. 前記ウエットエッチング薬品はテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）を備えている、請求項３の方法。
  5. 前記保護層を形成することは前記キャビティの前記露出させられた表面上に酸化物層を形成することを備えている、請求項１の方法。
  6. 前記酸化物層は概ね７００℃未満の温度の酸化性ガス雰囲気内で形成される、請求項５の方法。
  7. 前記酸化物層はウエット化学的酸化プロセスを実行することによって形成される、請求項５の方法。
  8. 前記半導体合金内に少なくとも部分的にドレイン及びソース領域を形成するステップを更に備えた、請求項１の方法。
  9. 前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起するように形成される、請求項１の方法。
  10. 前記半導体合金はシリコン及びゲルマニウムから構成される、請求項９の方法。
  11. 前記昇温された第１の温度は概ね８００℃以上である、請求項１の方法。
  12. プラズマ環境を備えている第１のエッチングプロセス及びウエットエッチング薬品を備えている第２のエッチングプロセスを実行することによってトランジスタのゲート電極構造に対して横方向にオフセットされるキャビティを結晶性半導体領域内に形成するステップであって、前記キャビティは少なくとも前記ゲート電極構造の側壁スペーサ構造の下に延びるアンダーエッチングされた領域を備えているところのステップと、
    前記キャビティの露出させられた全ての表面上に保護層を形成するステップと、
    前記保護層を形成した後に、昇温された第１の温度で前記結晶性半導体領域を処理するステップと、
    前記保護層を形成した後に、前記昇温された第１の温度より低い第２の温度を有するプロセス環境であって、歪誘起半導体合金を形成するために用いられるプロセス環境内に前記トランジスタを導入するステップと、
    前記プロセス環境内で前記保護層を除去するステップと、
    前記キャビティ内に前記歪誘起半導体合金を形成するステップと、
    前記半導体領域内にドレイン及びソース領域を形成するステップとを備えた方法。
  13. 前記保護層を除去するのに先立ち前記プロセス環境内の堆積温度を確立することを更に備えた、請求項１２の方法。
  14. 前記堆積温度は概ね７５０℃以下である、請求項１３の方法。
  15. 前記保護層は二酸化シリコン材質として形成される、請求項１２の方法。
  16. 前記第２のエッチングプロセスの前記ウエットエッチング薬品は結晶学的に異方性のエッチング挙動を有している、請求項１２の方法。
  17. 前記半導体合金はゲルマニウム及び錫の少なくとも一方を備えている、請求項１２の方法。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011004474A1 (ja) * 2009-07-08 2011-01-13 株式会社 東芝 半導体装置及びその製造方法
US8299564B1 (en) * 2009-09-14 2012-10-30 Xilinx, Inc. Diffusion regions having different depths
US8405160B2 (en) * 2010-05-26 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-strained source/drain structures
DE102010029532B4 (de) 2010-05-31 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
US8492234B2 (en) * 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
DE102010063292B4 (de) * 2010-12-16 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung gering diffundierter Drain- und Sourcegebiete in CMOS-Transistoren für Anwendungen mit hoher Leistungsfähigkeit und geringer Leistung
KR20120073727A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템
DE102010064284B4 (de) * 2010-12-28 2016-03-31 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Transistors mit einer eingebetteten Sigma-förmigen Halbleiterlegierung mit erhöhter Gleichmäßigkeit
US8946064B2 (en) * 2011-06-16 2015-02-03 International Business Machines Corporation Transistor with buried silicon germanium for improved proximity control and optimized recess shape
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8524563B2 (en) 2012-01-06 2013-09-03 GlobalFoundries, Inc. Semiconductor device with strain-inducing regions and method thereof
US8866230B2 (en) * 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8674447B2 (en) 2012-04-27 2014-03-18 International Business Machines Corporation Transistor with improved sigma-shaped embedded stressor and method of formation
KR101986534B1 (ko) 2012-06-04 2019-06-07 삼성전자주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
KR101909204B1 (ko) 2012-06-25 2018-10-17 삼성전자 주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
CN103594370B (zh) * 2012-08-16 2016-07-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US8541281B1 (en) 2012-08-17 2013-09-24 Globalfoundries Inc. Replacement gate process flow for highly scaled semiconductor devices
US8969190B2 (en) 2012-08-24 2015-03-03 Globalfoundries Inc. Methods of forming a layer of silicon on a layer of silicon/germanium
KR20140039544A (ko) 2012-09-24 2014-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9029919B2 (en) 2013-02-01 2015-05-12 Globalfoundries Inc. Methods of forming silicon/germanium protection layer above source/drain regions of a transistor and a device having such a protection layer
US9040394B2 (en) 2013-03-12 2015-05-26 Samsung Electronics Co., Ltd. Method for fabricating a semiconductor device
DE102013105705B4 (de) * 2013-03-13 2020-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und dessen Herstellung
US8951877B2 (en) * 2013-03-13 2015-02-10 Globalfoundries Inc. Transistor with embedded strain-inducing material formed in cavities based on an amorphization process and a heat treatment
US20150048422A1 (en) * 2013-08-16 2015-02-19 International Business Machines Corporation A method for forming a crystalline compound iii-v material on a single element substrate
US9054217B2 (en) 2013-09-17 2015-06-09 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device having an embedded source/drain
CN104517901B (zh) * 2013-09-29 2017-09-22 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的形成方法
US9691898B2 (en) * 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain
US9831341B2 (en) * 2014-06-16 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for integrated circuit
US10084063B2 (en) 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10026837B2 (en) * 2015-09-03 2018-07-17 Texas Instruments Incorporated Embedded SiGe process for multi-threshold PMOS transistors
US20170141228A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor and manufacturing method thereof
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
CN113611736B (zh) * 2020-05-29 2022-11-22 联芯集成电路制造(厦门)有限公司 半导体元件及其制作方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0135147B1 (ko) * 1994-07-21 1998-04-22 문정환 트랜지스터 제조방법
JP2701803B2 (ja) * 1995-08-28 1998-01-21 日本電気株式会社 半導体装置の製造方法
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
JP3424667B2 (ja) * 2000-10-13 2003-07-07 株式会社デンソー 半導体基板の製造方法
US6812103B2 (en) * 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
CN1303672C (zh) * 2003-11-11 2007-03-07 旺宏电子股份有限公司 氮化物只读存储器的制造方法
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
JP4797358B2 (ja) * 2004-10-01 2011-10-19 富士電機株式会社 半導体装置の製造方法
US20060115949A1 (en) 2004-12-01 2006-06-01 Freescale Semiconductor, Inc. Semiconductor fabrication process including source/drain recessing and filling
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2006196910A (ja) 2005-01-14 2006-07-27 Samsung Electronics Co Ltd 半導体基板のインサイチュ洗浄方法及びこれを採用する半導体素子の製造方法
US7078285B1 (en) 2005-01-21 2006-07-18 Sony Corporation SiGe nickel barrier structure employed in a CMOS device to prevent excess diffusion of nickel used in the silicide material
JP5055771B2 (ja) 2005-02-28 2012-10-24 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7544576B2 (en) * 2005-07-29 2009-06-09 Freescale Semiconductor, Inc. Diffusion barrier for nickel silicides in a semiconductor fabrication process
WO2007049510A1 (ja) * 2005-10-27 2007-05-03 Tokyo Electron Limited 処理方法及び記録媒体
US7422950B2 (en) * 2005-12-14 2008-09-09 Intel Corporation Strained silicon MOS device with box layer between the source and drain regions
US7525160B2 (en) 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
JP4410195B2 (ja) * 2006-01-06 2010-02-03 株式会社東芝 半導体装置及びその製造方法
JP5119604B2 (ja) * 2006-03-16 2013-01-16 ソニー株式会社 半導体装置の製造方法
US7528072B2 (en) 2006-04-20 2009-05-05 Texas Instruments Incorporated Crystallographic preferential etch to define a recessed-region for epitaxial growth
JP2007305730A (ja) * 2006-05-10 2007-11-22 Hitachi Kokusai Electric Inc 半導体装置の製造方法
DE102006030268B4 (de) 2006-06-30 2008-12-18 Advanced Micro Devices Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, insbesondere eines FETs
US20080220579A1 (en) * 2007-03-07 2008-09-11 Advanced Micro Devices, Inc. Stress enhanced mos transistor and methods for its fabrication
US7691752B2 (en) 2007-03-30 2010-04-06 Intel Corporation Methods of forming improved EPI fill on narrow isolation bounded source/drain regions and structures formed thereby
DE102007063229B4 (de) * 2007-12-31 2013-01-24 Advanced Micro Devices, Inc. Verfahren und Teststruktur zur Überwachung von Prozesseigenschaften für die Herstellung eingebetteter Halbleiterlegierungen in Drain/Source-Gebieten
KR100971414B1 (ko) * 2008-04-18 2010-07-21 주식회사 하이닉스반도체 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법
US7838372B2 (en) * 2008-05-22 2010-11-23 Infineon Technologies Ag Methods of manufacturing semiconductor devices and structures thereof

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