JP2012504327A5 - - Google Patents

Claims (17)

1. 半導体デバイスのトランジスタのゲート電極構造に隣接するシリコン含有結晶性半導体領域内にキャビティを形成するステップであって、前記ゲート電極構造はその側壁に隣接して形成されるオフセットスペーサを備えており、前記キャビティは少なくとも前記オフセットスペーサの下に延びるアンダーエッチングされた領域を備えているところのステップと、
   前記アンダーエッチングされた領域を備えている前記キャビティを形成した後に、前記キャビティの露出させられた全ての表面上に保護層を形成するステップと、
   前記保護層を形成した後に、昇温された第１の温度でのプロセス環境内に前記半導体デバイスを導入するステップと、
   前記プロセス環境がより低い第２の温度を有するように調節するステップと、
   前記プロセス環境内で前記保護層を除去するステップと、
   前記第２の温度にある前記プロセス環境内で前記キャビティ内に半導体合金を形成するステップとを備えた方法。
2. 前記キャビティを形成するステップは、プラズマ環境を備えている第１のエッチングプロセスを実行することと、ウエットエッチング薬品を備えている第２のエッチングプロセスを実行することとを備えている、請求項１の方法。
3. 前記ウエットエッチング薬品は結晶学的に異方性の除去速度を有している、請求項２の方法。
4. 前記ウエットエッチング薬品はテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）を備えている、請求項３の方法。
5. 前記保護層を形成することは前記キャビティの前記露出させられた表面上に酸化物層を形成することを備えている、請求項１の方法。
6. 前記酸化物層は概ね７５０℃未満の温度の酸化性ガス雰囲気内で形成される、請求項５の方法。
7. 前記酸化物層はウエット化学的酸化プロセスを実行することによって形成される、請求項５の方法。
8. 前記半導体合金内に少なくとも部分的にドレイン及びソース領域を形成するステップを更に備えた、請求項１の方法。
9. 前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起するように形成される、請求項１の方法。
10. 前記半導体合金はシリコン及びゲルマニウムから構成される、請求項９の方法。
11. 前記昇温された第１の温度は概ね８００℃以上である、請求項１の方法。
12. プラズマ環境を備えている第１のエッチングプロセス及びウエットエッチング薬品を備えている第２のエッチングプロセスを実行することによってトランジスタのゲート電極構造に対して横方向にオフセットされるキャビティを結晶性半導体領域内に形成するステップであって、前記キャビティは少なくとも前記ゲート電極構造の側壁スペーサ構造の下に延びるアンダーエッチングされた領域を備えているところのステップと、
    前記キャビティの露出させられた全ての表面上に保護層を形成するステップと、
    前記保護層を形成した後に、歪誘起半導体合金を形成するために用いられるプロセス環境内に前記トランジスタを導入するステップと、
    前記プロセス環境内で前記保護層を除去するステップと、
    前記キャビティ内に前記歪誘起半導体合金を形成するステップと、
    前記半導体領域内にドレイン及びソース領域を形成するステップとを備えた方法。
13. 前記保護層を除去するのに先立ち前記プロセス環境内の堆積温度を確立することを更に備えた、請求項１２の方法。
14. 前記堆積温度は概ね７５０℃以下である、請求項１３の方法。
15. 前記保護層は二酸化シリコン材質として形成される、請求項１２の方法。
16. 前記第２のエッチングプロセスの前記ウエットエッチング薬品は結晶学的に異方性のエッチング挙動を有している、請求項１２の方法。
17. 前記半導体合金はゲルマニウム及び錫の少なくとも一方を備えている、請求項１２の方法。