KR20120073727A - 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템 - Google Patents

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신경섭
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한제우
김형용
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Abstract

기판 상에 게이트 패턴이 형성된다. 상기 게이트 패턴의 양 측면에 해당하는 상기 기판 내에 4족 또는 8족의 도펀트를 주입하여 비정질 실리콘 영역이 형성된다. 상기 게이트 패턴의 측벽에 게이트 스페이서가 형성된다. 상기 비정질 실리콘 영역 및 상기 기판을 제1식각하여, 제1캐비티가 형성된다. 상기 기판을 제2식각하여, 상기 제1캐비티의 프로파일을 횡 방향과 종 방향에서 더 확장시킨 제2캐비티가 형성된다. 상기 제2캐비티에 스트레인드 반도체 영역이 형성된다.

Description

스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템{Semiconductor devices Including strained semiconductor regions and methods of fabricating the same, and an electronic system including the same}
본 발명은 스트레인드 반도체 영역을 포함하는 반도체 소자 및 그 제조방법과, 상기 반도체 소자를 포함하는 전자 시스템에 관한 것이다.
일반적으로, 모스 전계 효과 트랜지스터(MOSFET)가 고집적화 및 고속화 됨에 따른 한계를 극복하면서 보다 우수한 성능을 가진 트랜지스터를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능의 트랜지스터를 구현하기 위하여 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 많이 개발되고 있다.
전자 또는 정공의 이동도를 증가시키는 방법으로는 채널 영역에 물리적인 스트레스(stress)를 가하여 채널 영역의 에너지 밴드(energy band) 구조를 변경시키는 방법이 있다. 예를 들어, NMOS 트랜지스터는 채널에 인장 스트레스(tensile stress)를 가하는 경우 성능이 향상되며, PMOS 트랜지스터는 채널에 압축 스트레스(compressive stress)를 가하는 경우 성능이 향상된다.
본 발명이 해결하고자 하는 과제는 스트레인드 반도체 영역을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 반도체 소자를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 형성하는 다양한 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴의 양 측면에 해당하는 상기 기판 내에 4족 또는 8족의 도펀트를 주입하여 비정질 실리콘 영역을 형성하며, 상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하며, 상기 비정질 실리콘 영역 및 상기 기판을 제1식각하여, 제1캐비티를 형성하며, 상기 기판을 제2식각하여, 상기 제1캐비티의 프로파일을 횡 방향과 종 방향에서 더 확장시킨 제2캐비티를 형성하고, 상기 제2캐비티에 스트레인드 반도체 영역을 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법은, 기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴의 측벽 상에 제1오프셋 스페이서를 형성하며, 상기 기판 내에 상기 제1오프셋 스페이서의 측벽과 수직 정렬되는 제1비정질 실리콘 영역을 형성하며, 상기 제1오프셋 스페이서 상에 제2오프셋 스페이서를 형성하며, 상기 기판 내에 상기 제2오프셋 스페이서의 측벽과 수직 정렬되는 제2비정질 실리콘 영역을 형성하고, 상기 제2오프셋 스페이서 상에 게이트 스페이서를 형성하며, 상기 제1비정질 실리콘 영역 및 상기 제2비정질 실리콘 영역을 제1식각하여, 역 아치 형태의 종단면을 가지는 제1캐비티를 형성하며, 상기 제1캐비티를 제2식각하여, 더블 시그마 형태의 종단면을 가지는 제2캐비티를 형성하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법은, 기판 상에 게이트 패턴을 형성하고, 상기 기판 및 상기 게이트 패턴 상에 오프셋 스페이서 절연막을 형성하고, 상기 기판 내에 상기 오프셋 스페이서 절연막의 수직 측벽과 정렬되는 도우프트 영역을 형성하며, 상기 오프셋 스페이서 상에 게이트 스페이서 절연막을 증착하며, 상기 게이트 스페이서 절연막 및 상기 오프셋 스페이서 절연막을 전면 식각하여, 상기 도우프트 영역의 표면을 노출시키는 게이트 스페이서를 형성하고, 상기 도우프트 영역을 식각하여 제1캐비티를 형성하되, 상기 제1캐비티는 상기 도우프트 영역과 횡 방향에서 폭이 실질적으로 일치하며, 상기 제1캐비티를 식각하여 제2캐비티를 형성하되, 상기 제2캐비티는 횡 방향에서 더 확장되는 팁을 포함하며, 상기 제2캐비티 내에 반도체 물질막을 선택적 에피택셜 성장시켜, 상기 반도체 물질막이 상기 기판 내에 임베디드 되는 것을 포함할 수 있다.
본 발명의 기술적 사상에 의하면, 다음과 같은 효과가 기대될 수 있다.
첫째, 비정질 실리콘 영역은 4족 또는 8족의 도펀트를 이용하여 형성되기 때문에, 기판의 전기적 특성에 변화가 없고, 물성적 특성에만 변화가 생겨, 식각 산포가 개선된다. 가령, 더블 시그마 형태의 스트레인드 반도체 영역을 임베디드 함에 있어서, 종 방향과 횡 방향에서 팁(Tip)의 산포가 개선된 시그마 형태의 프로파일이 형성될 수 있고, 팁의 산포가 개선됨에 따라 트랜지스터의 성능이 향상될 수 있다.
둘째, 비정질 실리콘 영역의 경계면이 식각 정지막의 역할을 수행하게 됨으로써, 식각 산포가 작아진다. 특히, 비정질 실리콘 영역은 횡 방향과 종 방향에서 모두 식각 산포를 감소시키기는 하지만, 1차 이온 주입 공정을 통하여 형성된 셸로우 비정질 실리콘 영역은 주로 횡 방향에서 식각 산포를 감소시키고, 2차 이온 주입 공정을 통하여 형성된 두꺼운 비정질 실리콘 영역은 주로 종 방향에서 식각 산포를 감소시킨다.
셋째, 등방성 건식 식각 방법에 화학적 건식 식각 방법을 적용함으로써, 식각 선택비가 증가하고, 식각 균일성이 높아진다. 반응 가스는 염소(Cl2)와 플루오린(F) 수가 작은 식각 가스가 조합되어 사용되는데, 예를 들면 플루오린 수가 작은 삼불화질소를 반응 가스로 사용하고, 바이어스 전압을 인가하지 않음으로써, 식각 선택비가 2배 이상 증가하고, 식각 균일성이 더 높아진다.
도 1은 본 발명의 기술적 사상에 의한 반도체 소자의 구성을 나타내는 종단면도이다.
도 2a 내지 도 2h는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다.
도 3a 내지 도 3g는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다.
도 4는 본 발명에 의한 도우프트 물질의 식각 선택비를 나타내는 그래프이다.
도 5의 (a)는 본 발명에 의한 동종 물질 영역을 완전 식각(full etch)하는 경우 식각 산포를 나타내고, (b)는 동종 물질 영역을 부분 식각(partial etch)하는 경우 식각 산포를 나타내며, (c)는 이종 물질 영역을 완전 식각(full etch)하는 경우 식각 산포를 개략적으로 나타내는 종단면도이다.
도 6a는 본 발명에 의한 종 방향에서 식각 선택비와 식각 산포의 관계를 나타내고, 도 6b는 횡 방향에서 식각 선택비와 식각 산포의 관계를 나타내는 그래프이다.
도 7a는 본 발명에 의한 반응 가스와 식각 선택비의 관계를 나타내고, 7b는 반응 가스와 식각율의 관계를 나타내는 그래프이다.
도 8a는 본 발명에 의한 제1비정질 실리콘 영역이 형성되지 않은 경우 식각 산포를 나타내고, 도 8b는 제2비정질 실리콘 영역이 형성되지 않은 경우 식각 산포를 나타내는 부분 종단면도이다.
도 9는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을 포함하는 메모리 시스템의 블록 다이어그램이다.
이하, 본 발명의 기술적 사상에 의한 반도체 소자의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 1을 참조하면, 본 발명의 반도체 소자(100)는, 기판(110), 채널 영역(102), 게이트 패턴(120), 스트레인드 반도체 영역(170), 및 소스 및 드레인 영역(180)을 포함할 수 있다. 게이트 패턴(120)은, 기판(110) 상에 차례로 적층된 게이트 절연막(122), 게이트 전극(124), 및 게이트 캡핑막(126)과, 이들 측벽에 형성된 오프셋 스페이서(130) 및 게이트 스페이서(150)를 포함할 수 있다. 반도체 소자(100)는 PMOS 전계 효과 트랜지스터로 이해될 수 있다.
기판(110)은, 실리콘 기판, 실리콘-저마늄 기판, SOI(silicon on insulator) 기판, 혹은 GOI(germanium on insulator) 기판을 포함할 수 있다. 채널 영역(102)은, 기판(110)의 일부로서 기판(110)과 동일한 물질로 구성될 수 있다. 기판(110)은, n형 도펀트를 포함할 수 있다. 채널 영역(102)은, 게이트 절연막(122)에 의하여 게이트 전극(124)과 절연될 수 있다. 게이트 절연막(122)은, 고 유전율을 가지는 절연성 물질을 포함할 수 있다. 게이트 절연막(122)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 혹은 절연성 금속산화물을 포함할 수 있다. 게이트 전극(124)은, 도전성 물질을 포함할 수 있다. 게이트 전극(124)은, 도우프트 폴리실리콘, 금속, 도전성 금속질화물, 도전성 금속산화물, 혹은 금속 실리사이드물을 포함할 수 있다. 게이트 캡핑막(126)은, 기판(110) 혹은 게이트 전극(124)에 대하여 식각 선택비를 가지는 절연성 물질을 포함할 수 있다. 게이트 캡핑막(126)은, 실리콘 질화물, 실리콘 산화물 혹은 실리콘 산질화물을 포함할 수 있다. 오프셋 스페이서(130)는, 기판(110)에 대하여 식각 선택비를 가지는 절연성 물질을 포함할 수 있다. 오프셋 스페이서(130)는, 게이트 패턴(120)의 도펀트가 외부로 확산되거나 혹은 외부의 도펀트가 게이트 패턴(120) 내부로 침투하는 것을 방지할 수 있다. 오프셋 스페이서(130)는, 30Å ? 80Å의 두께로 형성될 수 있다. 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 게이트 스페이서(150)는, 기판(110)에 대하여 식각 선택비를 가지는 절연성 물질을 포함할 수 있다. 게이트 스페이서(150)는, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
스트레인드 반도체 영역(strained semiconductor region: 170)은, 채널 영역(102)이 인접한 기판(110)에 소정 깊이와 형상으로 형성되는 임베디드 타입(embedded-type)일 수 있다. 상기한 소정 형상은, 더블 시그마 형태(double sigma-type: Σ)일 수 있다. 상기한 소정 깊이는, 소스 및 드레인 영역(180)의 정션 깊이보다 얕을 수 있다. 소스 및 드레인 영역(180)의 정션은 스트레인드 반도체 영역(170)을 포위할 수 있다. 기판(110)이 실리콘 기판을 포함하는 경우, 스트레인드 반도체 영역(170)은 실리콘(Si)보다 결정 격자가 크고, 본딩 길이가 긴 실리콘 저마늄막(SiGe) 혹은 저마늄막(Ge)을 포함할 수 있다.
PMOS 전계 효과 트랜지스터의 채널 영역(102)에 인접하여 형성된 스트레인드 반도체 영역(170)이 실리콘 저마늄(SiGe)을 포함할 때, 실리콘 저마늄(SiGe)은 기판(110)의 실리콘(Si) 격자 구조와 동일한 구조를 갖지만, 격자 상수는 실리콘(Si)보다 크다. 따라서, 스트레인드 반도체 영역(170)에서 실리콘 저마늄(SiGe)의 원자 사이즈는 채널 영역(102)에서 실리콘(Si)의 원자 사이즈보다 크기 때문에, PMOS 전계 효과 트랜지스터의 채널 영역(102)에 압축 스트레스(compressive stress)가 가해지고, 채널 영역(102)에서 유효 질량이 증가되며, 정공의 이동도가 높아질 수 있다. 스트레인드 반도체 영역(170)이 저마늄(Ge)을 포함할 때, 저마늄(Ge)의 비율은 100%가 되겠지만, 스트레인드 반도체 영역(170)이 실리콘 저마늄(SiGe)을 포함하면, 저마늄(Ge)의 비율은 적어도 5% 이상 되어, 채널 영역(102)에 압축력을 제공할 수 있다.
팁(T)은 시그마 형태의 스트레인드 반도체 영역(170)에서 횡 방향으로 돌출되는 구조이기 때문에, 게이트 패턴(120)과의 근접성이 가장 높다. 이러한 팁(T)의 위치는 채널 영역(102)에서 정공의 이동도(hole mobility)에 직접적인 영향을 줄 수 있다. 또한, 스트레인드 반도체 영역(170)의 프로파일(profile)은 전체적으로 규칙적일 수 있다. 프로파일이 불규칙하면, 채널 영역(102)에 압축 스트레스(compressive stress)를 주는 정도가 달라질 수 있다. 결과적으로 채널 영역(102)에서 정공의 이동도가 불규칙해질 수 있다.
스트레인드 반도체 영역(170)의 제1식각 정지점(Q)은 오프셋 스페이서(130)의 외부 측벽과 수직으로 정렬되기 때문에, 오프셋 스페이서(130)의 두께에 따라 제1식각 정지점(Q)의 위치가 달라질 수 있다. 또한, 제1식각 정지점(Q)의 위치에 따라 팁(T)의 위치가 변경될 수 있다. 가령, 제1식각 정지점(Q)의 위치가 횡 방향에서 채널 영역(102)으로부터 멀어지면 팁(T)의 위치도 함께 멀어질 수 있다. 따라서, 오프셋 스페이서(130)의 두께를 조절함으로써, 팁(T)의 위치를 제어할 수 있고, 결과적으로 게이트 패턴(120)과 팁(T) 사이의 근접성(proximity)도 제어할 수 있다.
소스 및 드레인 영역(180)은, 콘택 구조체(도시되지 않음)와 접촉하는 영역일 수 있다. 소스 및 드레인 영역(180)은, 스트레인드 반도체 영역(170)에 p형 도펀트를 이온 주입하여 형성될 수 있다. 소스 및 드레인 영역(180)의 정션은 스트레인드 반도체 영역(170)의 경계면(boundary)보다 깊게 형성될 수 있다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 제조방법을 첨부 도면을 참조하여 상세하게 설명하기로 한다.
< 제1실시예 >
도 2a 내지 도 2h는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다.
도 2a를 참조하면, 기판(110) 상에 게이트 패턴(120)이 형성될 수 있다. 기판(110) 전체면(entire surface)에 제1절연층, 도전층, 및 제2절연층을 차례로 증착 한 후, 이를 패턴닝 함으로써, 다수의 게이트 절연막(122), 게이트 전극(124), 및 게이트 캡핑막(126)이 형성될 수 있다. 기판(110)은, 단결정 실리콘 기판을 포함할 수 있다. 제1절연층은, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 혹은 절연성 금속산화막을 포함할 수 있다. 제1절연층은, 산화 방법(oxidation) 또는 산화물 증착 방법(oxide deposition)을 사용하여 형성될 수 있다. 도전층은, 도우프트 폴리실리콘막, 금속막, 도전성 금속질화막, 도전성 금속산화막, 금속실리사이드막, 혹은 이들의 적층막을 포함할 수 있다. 도전층은, 증착 방법(deposition)을 사용하여 형성될 수 있다. 또는 도전층에 p형 도펀트을 도핑하는 이온 주입 공정이 더 수행될 수 있다. 제2절연층은, 실리콘 질화막, 실리콘 산화막 혹은 실리콘 산질화막을 포함할 수 있다. 제2절연층은, 증착 방법(deposition)을 사용하여 형성될 수 있다. 제2절연층은, 도전층의 식각 마스크로 사용될 수 있다. 가령, 포토 리소그라피 공정을 이용하여 게이트 캡핑막(126)을 형성하고, 게이트 캡핑막(126)을 식각 마스크로 사용하여 도전층을 식각함으로써, 게이트 전극(124) 및 게이트 절연막(122)이 형성될 수 있다. 또한, 제2절연층은, 후속의 식각 공정시 게이트 전극(124)의 상부가 손상되는 것을 방지할 수 있다. 전술한 패턴닝 공정을 통하여, 게이트 절연막(122), 게이트 전극(124), 및 게이트 캡핑막(126)이 게이트 패턴(120)을 구성할 수 있다.
도 2b를 참조하면, 기판(110) 전체면(entire surface)에 오프셋 스페이서 절연막(130a)이 형성될 수 있다. 오프셋 스페이서 절연막(130a)은, 증착 방법(deposition)을 이용하여 기판(110)과 게이트 패턴(120)의 프로파일을 따라 연속적으로 형성될 수 있다. 오프셋 스페이서 절연막(130a)은, 30Å ? 80Å의 두께로 콘포멀하게 증착될 수 있다. 오프셋 스페이서 절연막(130a)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 2c를 참조하면, 기판(110)에 도펀트를 주입하여 기판(110)의 물성을 변화시키는 이온 주입 공정(IIP)이 수행될 수 있다. 4족 또는 8족의 도펀트를 기판(110)에 주입함으로써, 기판(110)의 전기적 특성은 변화되지 않으면서, 물성적 특성만 변화될 수 있다. 실리콘(Si)이 도펀트로 사용되면, 도우즈(dose)는 1E15/cm2 이상 주입될 수 있다. 저마늄(Ge)이 도펀트로 사용되면, 도우즈(dose)는 4E14/cm2 이상 주입될 수 있다. 또한, 8족의 도펀트를 이용하여 이온 주입 공정이 수행될 수 있다. 가령, 아르곤(Ar), 크세논(Xe) 혹은 크립톤(Kr)의 도펀트가 이용될 수 있다. 이와 같이, 도펀트가 기판(110)에 임계 도우즈(dose) 이상으로 도우프되면, 기판(110)은 단결정 실리콘(single crystalline silicon)에서 비정질 실리콘(amorphous silicon)으로 그 결정성이 변경될 수 있다. 이온 주입 공정(IIP)에 의하여, 기판(110)에 게이트 패턴(120) 사이로 도우프트 영역이 형성될 수 있다. 도우프트 영역은 비정질 실리콘 영역(140)을 포함할 수 있다.
도 4는, 도우프트 물질의 식각 선택비를 나타내는 그래프이다. 도 4에 도시된 바와 같이, 실리콘(Si) 혹은 저마늄(Ge)이 도펀트로 사용되어 기판(110)에 주입되면, 도우프트 물질 영역은 언도우프트 물질 영역에 대하여 식각 선택비(selectivity)가 1.0에서 1.4 내지 1.6 정도로 커질 수 있다. (RTA 공정이 실시되기 전의 참조부호 ●, ○ 참고) 즉, 단결정 실리콘(c-Si) 영역에 대한 비정질 실리콘(a-Si) 영역의 식각 선택비는 실리콘(Si)과 저마늄(Ge) 모두에서 높아질 수 있다. 한편, 도펀트를 확산시키는 고속 열처리(rapidly thermal anneal) 공정은 실시되지 않는다. 가령, 600℃ 이상에서 RTA 공정이 실시되면, 화살표로 표시된 것처럼 비정질 실리콘(a-Si) 영역이 다시 재결정화되면서 단결정 실리콘(c-Si) 영역으로 변경되고, 식각 선택비가 감소될 수 있다. (RTA 공정이 실시된 후의 참조부호 ★, ☆ 참고) 따라서, 도펀트가 주입된 후 도펀트를 활성화시키는 확산(diffusion) 공정은 생략될 수 있다.
도 5의 (a)는 동종 물질 영역을 완전 식각(full etch)하는 경우 식각 산포를 나타내고, (b)는 동종 물질 영역을 부분 식각(partial etch)하는 경우 식각 산포를 나타내며, (c)는 이종 물질 영역을 완전 식각(full etch)하는 경우 식각 산포를 나타내는 종단면도이다. 도 2c에 도시된 바와 같이, 기판(110)과 비정질 실리콘 영역(140)의 경계면(boundary)은 후속의 리세스 공정에서 식각 정지막(etch stopping later)으로 기능할 수 있다. 가령, 도 5의 (a)에서 동종 물질(homo material) 영역을 완전 식각하는 경우 혹은 이종 물질(hetero material) 영역을 부분 식각하는 경우는, 이종 물질(hetero material) 영역을 완전 식각하는 경우와 비교하여 산포(variation)가 클 수 있다. 동종 물질 영역은, 언도우프트 물질(c-Si) 영역만을 포함하거나 혹은 도우프트 물질(a-Si) 영역만을 포함할 수 있다. 이종 물질 영역은, 상부(혹은 내부)에 형성된 도우프트 물질(a-Si) 영역과, 하부(혹은 외부)에 형성된 언도우프트 물질(c-Si) 영역을 포함할 수 있다. 기판(110)은 언도우프트 물질(c-Si) 영역으로 이해될 수 있고, 비정질 실리콘 영역(140)은 도우프트 물질(a-Si) 영역으로 이해될 수 있다. 가령, 도 5의 (a) 및 (b)와 같이, 동종 물질 영역만을 리세스하는 경우 도우프트 물질(a-Si) 영역이든 언도우프트 물질(c-Si) 영역이든 상관 없이 평균값을 기준으로 과소 식각 발생 범위와 과대 식각 발생 범위가 일치할 수 있다. 그러나, 도 5의 (c)와 같이, 상부(혹은 내부)에 위치한 도우프트 물질(a-Si) 영역의 식각율이 하부(혹은 외부)에 위치한 언도우프트 물질(c-Si) 영역의 식각율보다 빠르기 때문에, 식각 선택비가 다른 이종 물질 영역을 리세스하는 경우, 평균값을 기준으로 과대 식각 발생 범위가 과소 식각 발생 범위 보다 더 작을 수 있다. 따라서, 이종 물질 영역을 리세스하는 경우 과대 식각(over etch)이 발생할 확률은 이종 물질 영역을 리세스하는 경우보다 작을 수 있다. 이로써, 이종 물질 영역의 경계면이 리세스 공정시 식각 정지막(etch stopping layer)의 역할을 수행할 수 있고, (b)와 같이 부분 식각(partial etch)을 하는 것보다 (c)와 같이 완전 식각(full etch)을 하는 경우에 산포(variation)가 작아질 수 있다.
도 6a는, 종 방향에서 식각 선택비와 식각 산포의 관계를 나타내는 그래프이고, 도 6b는 횡 방향에서 식각 선택비와 식각 산포의 관계를 나타내는 그래프이다. 도 6a 및 도 6b에 도시된 바와 같이, 식각 선택비(selectivity)가 커질수록 식각 산포(variation)가 작아지고, 그 만큼 이후 식각 공정에서 제1캐비티(도 2f의 160)의 프로파일의 균일도가 개선될 수 있다. 식각 선택비가 1.0에서 2.0으로 변화할 때, 도 6a에 도시된 바와 같이 종 방향(vertical direction)에서 식각 산포는 60Å에서 37Å으로 대략 2nm 만큼 작아지고, 도 6b에 도시된 바와 같이 횡 방향(lateral direction)에서 식각 산포는 30Å에서 18Å으로 대략 1nm 만큼 작아질 수 있다.
계속해서, 도 2c를 참고하면, 낮은 이온 주입 에너지(low ion implantation energy)의 셸로우 이온 주입(shallow ion implant) 공정이 사용됨으로써, 비정질 실리콘 영역(140)은 그 깊이(depth)가 150Å 정도를 넘지 않을 수 있다. 따라서, 제1비정질 실리콘 영역(140)이, 셸로우 포켓 구조로 형성될 수 있다. 이온 주입 공정(IIP)에 의하면, 도펀트가 이온화 된 후 높은 운동 에너지로 가속되어 기판(110)의 표면에 강제 주입되기 때문에, 도펀트의 양이나 이온 주입 에너지의 크기에 따라 이온 주입의 깊이나 정도가 달라질 수 있다. 즉, 가속 전압을 조절함으로써, 이온 주입 피크가 미세하게 변경될 수 있고, 도펀트가 주입되는 주사 범위(project range)가 자유롭게 조절될 수 있다. 가령, 100Å ? 150Å의 범위에서 주사 범위의 깊이가 정밀하게 제어될 수 있다. 또한, 비정질 실리콘 영역(140)은, 오프셋 스페이서 절연막(130a)의 측벽 외부에 수직 정렬될 수 있다. 따라서, 오프셋 스페이서 절연막(130a)의 두께에 따라 주사 범위 즉, 비정질 실리콘 영역(140)의 폭(width)이 결정될 수 있다. 따라서, 본 발명에 의하면, 비정질 실리콘 영역(140)의 깊이와 폭이 이온 주입에 의하여 정밀하게 제어됨으로써, 비정질 실리콘 영역(140)이 후속 식각 공정에서 식각 정지막으로 작용하고, 식각 산포가 개선되고, 제1캐비티(도 2f의 160)의 프로파일이 일정해질 수 있다.
도 2d를 참조하면, 오프셋 스페이서 절연막(130a) 상에 게이트 스페이서 절연막(150a)이 형성될 수 있다. 게이트 스페이서 절연막(150a)은, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 게이트 스페이서 절연막(150a)은, 증착 방법을 이용하여 형성될 수 있다.
도 2e를 참조하면, 게이트 패턴(120)의 측벽에 오프셋 스페이서(offset spacer: 130)와 게이트 스페이서(gate spacer: 150)가 형성될 수 있다. 오프셋 스페이서(130)와 게이트 스페이서(150)는, 건식 식각(dry etch) 혹은 습식 식각(wet etch) 공정을 이용하여 형성될 수 있다. 이때, 게이트 스페이서 절연막(150a)의 증착 공정과 식각 공정은 600℃ 이하의 저온에서 수행될 수 있다. 전술한 바와 같이, 600℃ 이상의 고온에서 증착 공정 혹은 식각 공정을 수행하면, 열처리(RTA)에 의하여 비정질 실리콘(a-Si)이 재결정화되어(re-crystallization) 단결정 실리콘(c-Si)으로 회복될 수 있고, 식각 선택비가 가소할 수 있다.
도 2f를 참조하면, 제1캐비티(160)를 형성하는 1차 리세스 공정(1st recess process)이 수행될 수 있다. 1차 리세스 공정은, 화학적 건식 식각(chemical dry etch) 공정일 수 있다. 식각 가스는, 불소계 가스 중 플루오린(F)의 수가 작은 삼불화질소(NF3) 및/또는 염소(Cl2)의 반응 가스, 그리고 헬륨(He)의 비활성 가스를 포함할 수 있다. 화학적 건식 식각 공정은, 기판(110)의 종 방향(vertical direction)과 횡 방향(lateral direction)에서 리세스가 동시에 진행되는 등방성 건식 식각(isotropic dry etch) 공정이 될 수 있도록, 백 바이어스 전압(back bias voltage)을 인가하지 않는 저 에너지(low energy) 조건에서 수행될 수 있다. 가령, 등방성 건식 식각 공정에 의하면, 식각 공정 초기에 게이트 스페이서(150)에 의하여 기판(110)의 종 방향(vertical direction)으로만 식각이 진행되지만, 기판(150)의 측면이 노출되면서 종 방향(vertical direction) 및 횡 방향(lateral direction)에서 동시에 식각이 진행될 수 있다. 게이트 스페이서(150)의 하부에는 언더 컷(under cut)이 형성될 수 있다. 언더 컷의 정도는, 비정질 실리콘 영역(140)의 폭 또는 게이트 스페이서(150)의 수평 두께와 관련될 수 있다. 종 방향(vertical direction)의 식각률(vertical etch rate)과 횡 방향(lateral direction)의 식각률(later etch rate)이 2:1이 되는 등방석 건식 식각 공정에 의하면, 노출되는 비정질 실리콘 영역(140)의 중앙에서 실리콘의 식각율이 노출되지 않는 비정질 실리콘 영역(140)의 주변에서 실리콘의 식각율보다 크기 때문에, 중앙에서 그 깊이가 주변보다 깊어질 수 있다. 따라서, 역 아치 형태 혹은 그릇 형태의 종단면 구조를 가지는 제1캐비티(160)가 형성될 수 있다. 다만, 언더 컷에 의하여 제1캐비티(160)의 폭이 확장되더라도, 비정질 실리콘 영역(140)의 경계면 중에서 포켓 상단 가장자리의 제1식각 정지점(Q)부터 횡 방향의 식각 정지막의 역할을 수행하기 때문에, 제1캐비티(160)의 폭은 비정질 실리콘 영역(140)의 폭과 일치할 수 있다.
도 7a는 반응 가스와 식각 선택비의 관계를 나타내는 그래프이고, 도 7b는 반응 가스와 식각율의 관계를 나타내는 그래프이다. 도 7a에 도시된 바와 같이, 반응 가스가 SF6에서 NF3로 변경되어 플루오린(F)의 수가 적어지면, 식각 선택비(etch selectivity)가 커질 수 있다. 이는 도 7b에 도시된 바와 같이, 육불화황(SF6)이 삼불화질소(NF3)로 대체되면 단결정 실리콘(c-Si)의 식각률(etch rate)은 감소하나, 비정질 실리콘(a-Si)의 식각률(etch rate)은 증가할 수 있다. 따라서, 로우 플루오린(low fluorine)의 조건에서 식각 선택비가 높아질 수 있다. 가령, 반응 가스가 SF6에서 NF3로 변경되면, 실리콘(Si)과 저마늄(Ge) 모두에서 식각 선택비가 1.4로부터 2.0으로 증가될 수 있다. 특히, 실리콘(Si)을 도펀트로 이용하여 비정질 실리콘(a-Si)이 형성되는 경우, 비정질 실리콘(a-Si)의 식각 선택비가 2.4까지 높아질 수 있다. 한편, 반응 가스로 Cl2만 사용되는 경우에도 식각 선택비가 높아질 수 있다. 반면, 반응 가스로 Cl2만 사용되는 경우, NF3와 함께 사용되는 경우와 비교하여 식각률(etch rate)이 낮아지기 때문에, 공정 속도가 저하될 수 있다.
계속해서 도 2f를 참고하면, 1차 리세스 공정은, 게이트 패턴(120)과, 게이트 스페이서(150)를 식각 마스크로 사용하는 전면 식각(blanket etch) 공정을 포함할 수 있다. 또한, 1차 리세스 공정은, 기판(110)의 일부를 제거하는 것이기 때문에 부분 식각(partial etch)이지만, 비정질 실리콘 영역(140)의 경계면을 식각 정지막으로 사용하기 때문에 완전 식각(full etch) 공정일 수 있다. 1차 리세스 공정은, 게이트 스페이서 절연막(150a)의 식각 공정과 인시츄(in-situ) 혹은 엑시츄(ex-situ)로 진행될 수 있다. 가령, 인시츄(in-situ)로 진행되는 경우, 게이트 스페이서 절연막(150a)의 식각 공정과 건식 식각 공정이 동일한 공정 챔버 내에서 연속적으로 수행될 수 있다. 엑시 츄(ex-situ)로 진행되는 경우, 게이트 스페이서 절연막(150a)의 식각 공정과 건식 식각 공정이 별개의 공정 챔버에서 비연속적으로 수행될 수 있다.
도 2g를 참조하면, 제2캐비티(162)를 형성하는 2차 리세스 공정(2nd recess process)이 수행될 수 있다. 2차 리세스 공정은, 습식 식각 공정을 포함할 수 있다. 습식 식각 공정은, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 순수(H2O)의 혼합 용액을 제공할 수 있다. 습식 식각 공정에 의하여, 역 아치 형태의 종단면 구조를 가지는 제1캐비티(160)는 더블 시그마 형태의 종단면 구조를 가지는 제2캐비티(162)로 변경될 수 있다. 습식 식각 공정에 의하면, 실리콘(Si) 혹은 실리콘 저마늄(SiGe)은 종 방향(vertical direction)과 횡 방향(lateral direction)으로 제거될 수 있다. 그러나, 사선 방향으로는 제거될 수 없다. 가령, 제1캐비티(160)의 <110>의 결정면 방향과 <001>의 결정면 방향으로 식각이 진행될 수 있지만, <111>의 결정면 방향으로는 식각이 진행될 수 없다. 따라서, 접선이 기판(110)의 표면으로부터 약 54.74˚가 되는 제2식각 정지점(S)에서 식각이 진행되지 않는다. 제1식각 정지점(Q)과 제2식각 정지점(S)의 접선이 수직으로 교차하는 팁(tip: T)까지 식각이 진행될 수 있다. 따라서, 제2캐비티(162)는 종단면이 더블 시그마(Σ) 형태가 될 수 있다. 팁(T)은 횡 방향으로 돌출되는 구조를 가지기 때문에, 게이트 패턴(120)과 근접성(proximity)이 가장 높을 수 있다. 때문에, 팁(T)의 돌출 정도는 정공의 이동도(hole mobility)에 영향력을 가장 많이 줄 수 있다. 모든 PMOS 트랜지스터에서 팁(T)의 근접성에 변화가 없고 산포가 균일할 때 트랜지스터의 성능이 일정하게 유지될 수 있다. 제1식각 정지점(Q)과 제2식각 정지점(S)의 산포가 작아지면, 제1식각 정지점(Q)과 제2식각 정지점(S)에 의하여 결정되는 팁(T)의 산포 또한 작아질 수 있고, 트랜지스터의 성능은 개선될 수 있다.
도 2h를 참조하면, 제2캐비티(162)를 매립하는 스트레인드 반도체 영역(170)이 형성될 수 있다. 스트레인드 반도체 영역(170)은 언도우프트 반도체 패턴을 포함할 수 있다. 스트레인드 반도체 영역(170)은, 비정질(amorphous) 구조 또는 다결정(poly crystalline) 구조로 형성될 수 있다. 예컨대, 스트레인드 반도체 영역(170)을 형성하는 것은, CVD를 이용하여 제2캐비티(162)를 매립하는 비정질 구조 또는 다결정 구조의 반도체 물질막을 증착하고, 반도체 물질막이 제2캐비티(162)에 잔존하도록 반도체 물질막의 일부를 에치백하는 것을 포함할 수 있다. 여기서, 반도체 물질막은 실리콘 저마늄막(SiGe) 또는 저마늄막(Ge)을 포함할 수 있다. 또 다른 경우, 스트레인드 반도체 영역(170)은, 단결정(single crystalline) 구조로 형성될 수 있다. 예컨대, 스트레인드 반도체 영역(170)은 제2캐비티(162)로부터 선택적 에피택셜 성장되어 제2캐비티(162)를 매립하는 실리콘 저마늄막(SiGe) 또는 저마늄막(Ge)의 반도체 물질막을 포함할 수 있다. 선택적 에피택셜 성장(selective epitaxial growth: SEG)은, 화학 기상 증착(CVD), 감압 화학 기상 증착(reduced pressure chemical vapor deposition: RPCVD) 또는 초고 진공 화학 기상 증착(ultra high vacuum chemical vapor deposition) 공정을 포함하고, 에피택셜 성장에 의하여 실리콘(Si)이 드러난 영역에서만 실리콘 저마늄막(SiGe)이 선택적으로 에피택셜 성장하여, 스트레인드 반도체 영역(170)이 형성될 수 있다. 실리콘 저마늄막(SiGe)은, 저마늄(Ge) 및 실리콘(Si)의 서로 다른 격자 상수(lattice constant)로 인하여, 스트레인드(strained) 구조를 갖는다. 에피택셜 성장시, 실리콘(Si)의 소스 가스는 Si2H6, SiH4, SiH2Cl2, 또는 SiHCl3, SiCl4이 사용될 수 있고, 저마늄(Ge)의 소스 가스는 GeH4가 사용될 수 있다. 또한, 실리콘 저마늄(SiGe)의 소스 가스는 실리콘(Si)의 소스 가스와 저마늄(Ge)의 소스 가스가 함께 사용될 수 있다. 그 밖에, 게이트 스페이서(150)에는 에피택셜 성장이 되지 않도록 이를 저지하는 HCl 혹은 Cl2의 식각 가스가 사용될 수 있다.
이와 같이, 실리콘 저마늄막(SiGe) 또는 저마늄막(Ge)과 같은 반도체 물질막을 제2캐비티(162)에 매립하면, 기판(110)의 횡 방향(lateral direction)으로 압축 스트레스(compressive stress)가 발생되고, 압축 스트레스를 받는 층이 채널 영역(도 1의 102)에 형성될 수 있다. 채널 영역(102)에서의 유효 질량이 증가하게 됨으로써, 전공의 이동도(hole mobility)가 증가될 수 있다. 가령, 기판(110) 상에 에피택셜 성장된 실리콘 저마늄막(SiGe)은 실리콘(Si)에 비하여 격자 상수가 크고, 본딩 길이가 길기 때문에 측면(기판의 횡 방향)으로 신장하려는 성질이 있다. 채널 영역(102)은 실리콘 저마늄막(SiGe) 사이에서 압축 스트레스(compressive stress)를 받게 된다. 이와 같이 스트레인드 실리콘 저마늄막(SiGe)에 의하여 압축 스트레스를 받는 실리콘은 일반적인 실리콘보다 더 높은 전공의 이동도(hole mobility)를 가질 수 있고, 반도체 소자의 속도를 향상시킬 수 있다. 또한, 제2캐비티(162)에서 실리콘의 프로파일이 일정하게 형성되면, 실리콘 저마늄막(SiGe)이 에피택셜 성장할 때, 실리콘의 프로파일 전체에서 실리콘 저마늄막(SiGe)의 성장 속도가 일정하게 유지됨으로써, 로딩 현상(loading effect)이 방지되거나 억제될 수 있다. 제2캐비티(162)에서 실리콘의 프로파일이 불규칙하게 되면, 각 프로파일에서 실리콘 저마늄막(SiGe)의 성장 속도가 달라지고, 로딩 현상(loading effect)이 발생할 수 있다.
도 1을 참조하면, 언도우프트 스트레인드 반도체 영역(170)에 도펀트를 주입하여 소스 및 드레인 영역(180)이 형성될 수 있다. 스트레인드 반도체 영역(170) 상에 도펀트를 주입하고, 이를 활성화하여 소스 및 드레인 영역(180)이 형성될 수 있다. 소스 및 드레인 영역(180)의 정션은 스트레인드 반도체 영역(170)의 깊이 이상의 깊이로 형성될 수 있다. 따라서, 소스 및 드레인 영역(180)은, 스트레인드 반도체 영역(170)을 포위할 수 있다. 이때, 게이트 스페이서(150)를 이온 주입 마스크로 이용하여 n형 기판(110)에 p형 도펀트가 주입될 수 있다. P형 도펀트는 붕소(B)를 포함할 수 있다. 도펀트의 주입은 인시츄(in-situ)로 수행될 수 있다.
< 제2실시예 >
도 3a 내지 도 3g는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다.
도 3a를 참조하면, 기판(210) 상에 게이트 패턴(220)이 형성될 수 있다. 게이트 패턴(220)은, 기판(210) 상에 차례로 적층되는 게이트 절연막(222), 게이트 전극(224), 및 게이트 캡핑막(226)을 포함할 수 있다. 기판(210) 전체면(entire surface)에 증착 방법(deposition)을 이용하여 제1오프셋 스페이서 절연막(230a)이 형성될 수 있다. 제1오프셋 스페이서 절연막(230a)은, 기판(210)과 게이트 패턴(220)의 프로파일을 따라 30Å ? 80Å의 두께로 콘포멀하게 증착될 수 있다. 기판(210)에 실리콘(Si) 혹은 저마늄(Ge)을 포함하는 4족의 도펀트, 또는 아르곤(Ar), 크세논(Xe) 혹은 크립톤(Kr)을 포함하는 8족의 도펀트를 주입하는 1차 이온 주입 공정(IIP)에 의하여 비정질 실리콘 영역(240)이 형성될 수 있다. 제1오프셋 스페이서 절연막(230a)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 3b를 참조하면, 기판(210)에 전체면(entire surface)에 제2오프셋 스페이서 절연막(232a)이 증착 방법(deposition)을 이용하여 형성될 수 있다. 제2오프셋 스페이서 절연막(232a)은, 제1오프셋 스페이서 절연막(230a) 상에 기판(210)과 게이트 패턴(220)의 프로파일을 따라 30Å ? 80Å의 두께로 콘포멀하게 증착될 수 있다. 제2오프셋 스페이서 절연막(232a)은 제1오프셋 스페이서 절연막(230a)과 동일한 물질을 포함할 수 있다.
도 3c를 참조하면, 기판(210)에 도펀트를 주입하여 기판(210)의 물성을 변화시키는 2차 이온 주입 공정(IIP)이 수행될 수 있다. 마찬가지로, 실리콘(Si) 혹은 저마늄(Ge) 기타 4족의 도펀트 또는 아르곤(Ar), 크세논(Xe) 혹은 크립톤(Kr) 기타 8족의 도펀트를 기판(210)에 주입함으로써, 기판(210)의 전기적 특성은 변화되지 않으면서, 물성적 특성만 변화될 수 있다. 단결정 실리콘(single crystalline silicon)에서 비정질 실리콘(amorphous silicon)으로 그 결정성을 변경시키는 2차 이온 주입 공정(IIP)에 의하여, 제2비정질 실리콘 영역(242)이 형성될 수 있다. 상기 제1비정질 실리콘 영역(240)이, 100Å ? 150Å 깊이의 셸로우 포켓 구조로 형성된다면, 제2비정질 실리콘 영역(242)은, 제1비정질 실리콘 영역(240)보다 폭은 좁고 깊이는 깊은 두꺼운 포켓 구조로 형성될 수 있다.
도 3d를 참고하면, 제2오프셋 스페이서 절연막(232a) 상에 증착 방법을 이용하여 게이트 스페이서 절연막(250a)이 형성될 수 있다. 게이트 스페이서 절연막(250a)은, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
도 3e를 참고하면, 건식 식각 혹은 습식 식각을 이용하여 게이트 패턴(220)의 측벽에 제1오프셋 스페이서(230), 제2오프셋 스페이서(232), 및 게이트 스페이서(250)가 형성될 수 있다. 게이트 스페이서(250)를 식각 마스크로 사용하는 1차 리세스 공정(1st recess process)에 의하여 제1캐비티(260)가 형성될 수 있다. 1차 리세스 공정은, 삼불화질소(NF3) 및/또는 염소(Cl2)를 반응 가스로 사용하는 화학적 건식 식각(chemical dry etch) 공정일 수 있다. 1차 리세스 공정은, 백 바이어스 전압(back bias voltage)을 인가하지 않는 등방성 건식 식각(isotropic dry etch) 공정일 수 있다. 등방석 건식 식각 공정에 의하면, 종 방향의 식각률(vertical etch rate)과 횡 방향의 식각률(later etch rate)이 2:1이 되기 때문에, 노출되는 제2비정질 실리콘 영역(242)의 중앙에서 실리콘의 식각율이 노출되지 않는 비정질 실리콘 영역(242)의 주변에서 실리콘의 식각율보다 크기 때문에, 중앙에서 그 깊이가 주변보다 깊어질 수 있다. 따라서, 역 아치 형태 혹은 그릇 형태의 종단면 구조를 가지는 제1캐비티(260)가 형성될 수 있다. 언더 컷에 의하여 제1캐비티(260)의 폭이 확장되더라도, 제1비정질 실리콘 영역(240)의 경계면 중 포켓 상단의 제1식각 정지점(Q)부터 횡 방향에서 식각 정지막의 역할을 수행하기 때문에, 제1캐비티(260)의 폭은 제1비정질 실리콘 영역(240)의 폭과 실질적으로 일치할 수 있다. 또한, 제2비정질 실리콘 영역(242)의 경계면 중 포켓 하단의 제2식각 정지점(S)부터 종 방향에서 식각 정지막의 역할을 수행하기 때문에, 제1캐비티(260)의 깊이는 제2비정질 실리콘 영역(242)의 깊이에 의하여 조절될 수 있다. 특히, 제2오프셋 스페이서(232)의 측벽과 수직으로 정렬되는 부분에서 제1캐비티(260)의 깊이는 제2비정질 실리콘 영역(242)의 깊이와 실질적으로 일치할 수 있다. 제1비정질 실리콘 영역(240)은 제1캐비티(260)의 폭을 제어하고, 제2비정질 실리콘 영역(242)은 제1캐비티(260)의 깊이를 제어할 수 있다.
도 3f를 참조하면, 제1캐비티(260)를 확장시키는 2차 리세스 공정(2nd recess process)에 의하여 제2캐비티(262)가 형성될 수 있다. 2차 리세스 공정은, 습식 식각 공정을 포함할 수 있다. 습식 식각 공정에 의하여, 역 아치 형태의 종단면 구조를 가지는 제1캐비티(260)는 더블 시그마 형태의 종단면 구조를 가지는 제2캐비티(262)로 변경될 수 있다. 습식 식각 공정에 의하면, 제1캐비티(260)의 <110>의 결정면 방향과 <001>의 결정면 방향으로 식각이 진행될 수 있지만, <111>의 결정면 방향으로는 식각이 진행될 수 없기 때문에, 접선이 기판(210)의 표면으로부터 약 54.74˚가 되는 제2식각 정지점(S)에서 식각이 진행되지 않는다. 제1식각 정지점(Q)의 접선과 제2식각 정지점(S)의 접선이 수직으로 교차하는 팁(T)까지 식각이 진행됨으로써, 제2캐비티(262)는 더블 시그마 형태의 종단면 구조를 가질 수 있다. 팁(T)은 돌출되기 때문에, 게이트 패턴(220)과 근접성(proximity)이 가장 높고, 팁(T)의 돌출 정도는 정공의 이동도에 최대의 영향력을 줄 수 있다. 모든 PMOS 트랜지스터에서 팁(T)의 근접성에 변화가 없을 때 트랜지스터의 성능이 일정하게 유지될 수 있다. 제1식각 정지점(Q)과 제2식각 정지점(S)의 산포가 작아지면, 제1식각 정지점(Q)과 제2식각 정지점(S)에 의하여 결정되는 팁(T)의 산포 또한 작아질 수 있다.
도 8a는 제1비정질 실리콘 영역이 형성되지 않은 경우 식각 산포를 나타내고, 도 8b는 제2비정질 실리콘 영역이 형성되지 않은 경우 식각 산포를 나타내는 부분 종단면도들이다. 도 8a에 도시된 바와 같이, 제1비정질 실리콘 영역(240)이 형성되지 않는 경우, 제1식각 정지점(Q, Q', Q")이 횡 방향에서 변화를 가질 수 있다. 이러한 상태에서, 1차 및 2차 리세스 공정을 거치게 되면, 팁(T, T', T")의 산포가 커질 수 있다. 특히, 횡 방향에서 산포가 증가될 수 있다. 도 8b에 도시된 바와 같이, 제2비정질 실리콘(242)이 형성되지 않은 경우, 제2식각 정지점(S, S', S")이 횡 방향 및 종 방향에서 변화를 가질 수 있다. 이러한 상태에서, 1차 및 2차 리세스 공정을 거치게 되면, 팁(T, T', T")의 산포가 커질 수 있다. 특히, 횡 방향과 종 방향에서 모두 산포가 증가될 수 있다.
도 3g를 참조하면, 실리콘 저마늄막(SiGe) 또는 저마늄막(Ge)을 제2캐비티(262)에 매립하여 스트레인드 반도체 영역(270)이 형성될 수 있다. 스트레인드 반도체 영역(270)은, 비정질(amorphous) 구조 또는 다결정(poly crystalline) 구조로 형성되거나, 혹은 에피택셜 성장된 단결정(single crystalline) 구조로 형성될 수 있다. 이와 같이, 실리콘 저마늄막(SiGe) 또는 저마늄막(Ge)을 제2캐비티(262)에 매립하면, 기판(210)의 횡 방향(lateral direction)으로 압축 스트레스(compressive stress)가 발생되고, 전공의 이동도(hole mobility)가 증가하게 될 수 있다.
< 응용예 >
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 9를 참조하면, 본 발명에 따른 메모리 시스템(300)은 가변저항 메모리 소자(310) 및 메모리 컨트롤러(320)로 구성되는 반도체 메모리 소자(330), 시스템 버스(340)에 전기적으로 연결된 중앙처리장치(350), 사용자 인터페이스(360), 및 전원 공급 장치(370)를 포함할 수 있다. 가변저항 메모리 소자(310), 및 메모리 컨트롤러(320)는, 본 발명의 실시예에 따른 반도체 소자(100)를 적어도 하나 이상 포함할 수 있다. 가변저항 메모리 소자(310)에는 사용자 인터페이스(360)를 통해서 제공되거나 또는, 중앙처리장치(350)에 의해서 처리된 데이터가 메모리 컨트롤러(320)를 통해 저장될 수 있다. 가변 저항 메모리 소자(310)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(300)의 쓰기 속도가 획기적으로 빨라질 수 있다. 도면에는 도시되어 있지 않지만, 본 발명에 따른 메모리 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 메모리 시스템(300)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다. 나아가, 본 발명에 따른 가변 저항 메모리 소자(310) 또는 메모리 시스템(300)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 가변 저항 메모리 소자(310) 또는 메모리 시스템(300)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상에서 살펴본 바와 같이, 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
100 : 반도체 소자 102 : 채널 영역
110 : 기판 120 : 게이트 패턴
122 : 게이트 절연막 124 : 게이트 전극
126 : 게이트 캡핑막 130a : 오프셋 스페이서 절연막
130 : 오프셋 스페이서 140 : 비정질 실리콘 영역
150a : 게이트 스페이서 절연막 150 : 게이트 스페이서
160 : 제1캐비티 162 : 제2캐비티
170 : 스트레인드 반도체 영역 180 : 소스 및 드레인 영역
Q : 제1식각 정지점 S : 제2식각 정지점
T : 팁

Claims (10)

  1. 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴의 양 측면에 해당하는 상기 기판 내에 4족 또는 8족의 도펀트를 주입하여 비정질 실리콘 영역을 형성하며,
    상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하며,
    상기 비정질 실리콘 영역 및 상기 기판을 제1식각하여, 제1캐비티를 형성하며,
    상기 기판을 제2식각하여, 상기 제1캐비티의 프로파일을 횡 방향과 종 방향에서 더 확장시킨 제2캐비티를 형성하고,
    상기 제2캐비티에 스트레인드 반도체 영역을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1식각은, 삼불화질소(NF3) 및 염소(Cl2)를 포함하는 반응 가스를 이용하는 화학적 건식 식각(chemical dry etch)을 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1식각은, 바이어스 전압을 인가하지 않고 수행되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도펀트를 주입하는 것은, 저마늄(Ge)을 4E14/cm2 이상의 도우즈로 주입하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 도펀트를 주입하는 것은, 실리콘(Si)을 1E15/cm2 이상의 도우즈로 주입하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트 스페이서를 형성하는 것은, 600℃ 이하의 저온에서 수행되는 것을 포함하는 반도체 소자의 제조 방법.
  7. 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측벽 상에 제1오프셋 스페이서를 형성하며,
    상기 기판 내에 상기 제1오프셋 스페이서의 측벽과 수직 정렬되는 제1비정질 실리콘 영역을 형성하며,
    상기 제1오프셋 스페이서 상에 제2오프셋 스페이서를 형성하며,
    상기 기판 내에 상기 제2오프셋 스페이서의 측벽과 수직 정렬되는 제2비정질 실리콘 영역을 형성하고,
    상기 제2오프셋 스페이서 상에 게이트 스페이서를 형성하며,
    상기 제1비정질 실리콘 영역 및 상기 제2비정질 실리콘 영역을 제1식각하여, 역 아치 형태의 종단면을 가지는 제1캐비티를 형성하며,
    상기 제1캐비티를 제2식각하여, 더블 시그마 형태의 종단면을 가지는 제2캐비티를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1 및 제2비정질 실리콘 영역은, 상기 기판에 실리콘, 저마늄 아르곤, 크세논 혹은 크립톤의 도펀트를 주입하여 형성됨으로써, 상기 기판에 대하여 식각 선택비를 가지며, 상기 식각 선택비는 1.4 내지 2.4 정도가 되는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1비정질 실리콘 영역은, 100Å ? 150Å의 깊이의 셸로우 포켓 구조로 형성되어, 상기 제1캐비티의 폭을 제어하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제2비정질 실리콘 영역은, 상기 제1비정질 실리콘 영역보다 폭이 좁으나 깊이는 깊은 두꺼운 포켓 구조로 형성되어, 상기 제1캐비티의 깊이를 제어하는 반도체 소자의 제조 방법.
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