JP5484052B2

JP5484052B2 - 半導体構造、半導体デバイス、半導体構造製造方法、半導体デバイス製造方法

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Publication number: JP5484052B2
Application number: JP2009524824A
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Inventors: ラーナデー、プシュカー
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Description

本発明の分野は半導体構造である。

過去数十年の間、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の半導体デバイスは、チャネル領域等の活性領域にはドープ結晶性シリコンを、ゲート誘電層等の誘電領域にはアモルファス二酸化シリコンを用いて製造されてきた。シリコン／二酸化シリコンのペアを用いる利点は、酸素存在下で基板を加熱することで、二酸化シリコンを結晶性シリコン基板の表面に直接形成することができることである。このプロセスは制御性が非常に高く、２〜３単分子層ほどの厚さを有する二酸化シリコン膜を確実に提供することができる。

しかしながら、半導体デバイスに対する次第に速くなる動作速度の要求から、結晶性シリコン以外のチャネル材料を利用することが望まれている。結晶性シリコン／二酸化シリコンのペアのように、アモルファス酸化層表面に適合可能に形成できるその他の半導体材料は、たとえあったとしてもごく僅かであることに注意されたい。このことが、シリコン以外のチャネル材料を利用することを困難にしている。従って、誘電層に適合可能な活性領域を形成する方法、及びその方法によって得られる構造を記載する。

本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有する半導体構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有する半導体構造を示す断面図である。

本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図である。

本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートＭＯＳ−ＦＥＴの構造を示す断面図である。本発明の１つの実施形態に準じた、誘電層に適合可能な活性領域を有するトライゲートＭＯＳ−ＦＥＴの構造を示す断面図である。

半導体デバイスを製造するプロセス、及びそのプロセスで得られるデバイスについて述べる。以下の記載において、本発明における十分な理解を提供する目的で、特定の寸法及び化学的状態等の多くの特定の詳細を提示する。これらの特定の詳細無しでも、当業者であれば本発明を実施することができることは明らかであろう。他の例では、パターニング工程又はウェットケミカルクリーニング等の周知のプロセスについては、本発明を不必要に不明瞭にしないために詳細には述べていない。更に、図面で示した多種の実施形態は、説明のための例示に過ぎず、必ずしも原寸に比例したものではない。

誘電層に適合可能な活性領域を有する半導体構造、及びこれを形成する方法をここに開示する。酸化プロセスにおける半導体基板の上表面の消費による、熱制御酸化物成長又は酸化物自然成長は、信頼性の高い誘電層を提供することができる。しかしながら、信頼性の高い誘電層を保持することが望ましいので、信頼性の高い誘電層直下の半導体基板の一部を異なる半導体材料に置き換えても良い。後工程で、誘電層直下において半導体基板の一部を異なる半導体材料に置き換えることによって、信頼性の高い誘電層と共に、新しい活性領域を形成することができる。従って、第１の半導体材料の酸化物を含む誘電層が異なる第２の半導体材料の直上に保持される構造を形成しても良い。このプロセス及びこのプロセスによって得られる構造は、第２の半導体材料の酸化物が第１の半導体材料の酸化物よりも劣った特性を有しているにもかかわらず、第２の半導体材料の利用が望まれる場合に特に有効である。更に、第２の半導体材料の格子構造に一軸性ひずみを与える目的で、第２の半導体材料の一部を、第３の半導体材料に置き換えても良い。活性領域を形成すべく最適な半導体材料を取り入れて組み合わせること、及び活性領域に一軸性ひずみを与えることにより、半導体デバイスのチャネル領域における電荷キャリア移動度を大きくすることができる。このため、高性能半導体デバイスの最適化が達成できる。

酸化プロセスによる半導体基板の上表面の消費を制御することによって、基板の表面に信頼性の高い（すなわち厚さが均一であり、安定した組成を有す）誘電層を提供することができる。例えば、結晶性シリコン基板の表面に二酸化シリコンを熱成長又は自然成長させることによって、３〜１０オングストローム（すなわち１〜３単分子層）ほどの薄さの信頼性の高い誘電層を提供することができる。得られた酸化層は、半導体デバイスのゲート誘電層又はゲート誘電層の構成要素として用いられても良い。本発明の１つの実施形態によれば、酸素、水又はオゾン等の酸化剤の存在下で結晶性シリコン基板を加熱することで、二酸化シリコン層を結晶性シリコン基板の表面に形成する。本発明の別の実施形態によれば、結晶性シリコン基板を原子層堆積（ＡＬＤ）チャンバ内でウォーターパルスにさらすことによって、二酸化シリコン自然層を形成する。二酸化シリコン自然層の直上に高誘電材料の層を堆積することによって二層誘電層を形成しても良い。

幾つかの用途においては、結晶性シリコン半導体基板は、半導体デバイスの活性領域（例えば、チャネル領域）の使用に最適な材料ではない場合もある。例えば、本発明の１つの実施形態によれば、Ｐ型デバイスのチャネル材料としてゲルマニウムを使用して、Ｎ型デバイスのチャネル材料としてＩＩＩ−Ｖ族材料を使用することが望ましい。別の実施形態においては、ゲルマニウム又はＩＩＩ−Ｖ族材料の１つが、Ｐ型デバイス及びＮ型デバイスの両方に用いられる。そのようなデバイスにこれらのチャネル材料を取り入れることによって、正孔移動度及び電子移動度のそれぞれを、デバイス特性を改善すべく最適化することができる。しかしながら、ゲルマニウム及びＩＩＩ−Ｖ族材料の表面酸化においては、酸化層は不安定、及び／又は厚さ又は組成が不均一となる傾向がある。そのため、半導体材料と、異なる半導体材料の酸化層とを組み合わせることが望ましい。従って、本発明の１つの実施形態においては、そのままでは特性の劣った酸化層を提供するような半導体材料に、異なる半導体材料の酸化物であり信頼性の高い酸化層を組み合わせても良い。

第１の半導体材料の酸化層と共に第２の半導体材料を含む半導体構造を提供する目的で、置換手法を利用しても良い。実際には、第１の半導体材料の上に酸化層を形成して、酸化層と第１の半導体材料との間にトレンチを形成すべく第１の半導体材料の一部をその後に除去しても良い。次に、第２の半導体材料をトレンチ内に形成しても良い。このように、本発明の１つの実施形態においては、前もって形成された酸化層と半導体基板との直間において、第１の半導体材料を含む半導体基板の一部を第２の半導体材料（すなわち活性領域）に置き換えても良い。

半導体領域の格子定数が結晶性半導体材料の格子定数と異なっている場合には、結晶性半導体材料上又は結晶性半導体材料内に形成された半導体領域は、結晶性半導体材料にひずみを与えるので、ひずみ誘発半導体領域として機能することができる。格子定数は、半導体領域及び結晶性半導体材料のそれぞれの中の原子空間及び単一セルの配向性に基づく。従って、結晶性半導体材料とは異なる種類の格子形成原子を含む半導体領域は、結晶性半導体材料にひずみを与えることができる。例えば、本発明の１つの実施形態によれば、シリコン格子形成原子だけを含む半導体領域は、ゲルマニウム格子形成原子を含む結晶性半導体材料にひずみを与えることができる。更に、結晶性半導体材料と同一種の格子形成原子を含む半導体領域であっても、異なる化学量論濃度の格子形成原子を半導体領域が含む場合には、結晶性半導体領域にひずみを与えることができる。例えば、本発明の１つの実施形態においては、ＳｉｘＧｅ１‐Ｘ格子形成原子（０＜ｘ＜１）を含む半導体領域は、ＳｉｙＧｅ１‐ｙ格子形成原子（０＜ｙ＜１且つＸ≠ｙ）を含む結晶性半導体材料にひずみを与える。

本発明の１つの実施形態の例として、図１Ａ−１Ｂに、誘電層に適合可能な活性領域を有する半導体構造を示す断面図を示す。図１Ａに示すとおり、半導体構造１００は基板１０２を含み、基板１０２は第１の半導体材料を含む。活性領域１０４は基板１０２の上に設けられ、活性領域は第２の半導体材料を含む。本発明の１つの実施形態においては、第２の半導体材料の組成（すなわち原子組成）は第１の半導体材料の組成とは異なる。誘電層１０６は活性領域１０４の直上にあり、第１の半導体材料の酸化物層を含んでも良い。導電領域１０８は、誘電層１０６の上にあり、誘電層１０６は導電領域１０８を活性領域１０４から絶縁する。

基板１０２は、製造プロセスに耐え得る如何なる半導体材料を含んでも良い。１つの実施形態においては、基板１０２は、これらに限定されないが、リン、砒素、ホウ素又はそれらの組み合わせ等の電荷キャリアをドープした結晶性シリコン又はシリコン・ゲルマニウム層を含む。１つの実施形態においては、基板１０２におけるシリコン原子濃度は９７％より大きくても良い。別の実施形態においては、基板１０２は、例えばボロンをドープしたシリコンバルク単結晶性基板の上に成長させたシリコンエピタキシャル層等、別個の結晶性基板の上に成長させたエピタキシャル層を含んでも良い。基板１０２は、例えば、ＳＯＩ基板を形成する目的で、バルク結晶性基板とエピタキシャル層との間に絶縁層を含んでも良い。１つの実施形態においては、絶縁層は、二酸化シリコン、シリコン窒化物、シリコン酸窒化物、又は高誘電率誘電層を含むグループの中から選択される材料を含む。

活性領域１０４は、その中で電荷が移動できる如何なる半導体材料を含んでも良い。１つの実施形態においては、これらに限定されないが、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン又はそれらの組み合わせ等のＩＩＩ−Ｖ族材料を含む。別の実施形態においては、活性領域１０４は、ゲルマニウム、又は、ゲルマニウム原子の原子濃度が５％より大きいシリコン・ゲルマニウムを含む。活性領域１０４は、電荷キャリアドーパント不純物原子を含んでも良い。１つの実施形態においては、活性領域１０４は、化学量論ＳｉｘＧｅ１‐Ｘ（０≦ｘ≦１）の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域１０４は、ＩＩＩ−Ｖ族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。

誘電層１０６は、導電領域１０８を活性領域１０４から絶縁するのに適した如何なる誘電材料を含んでも良い。更に、誘電層１０６は、活性領域１０４の半導体材料の酸化層とは異なる半導体材料の酸化層を含んでも良い。１つの実施形態においては、誘電層１０６は、半導体材料の酸化物を含んでも良い。１つの実施形態においては、誘電層１０６は、二酸化シリコン又はシリコン酸窒化物を含む。１つの実施形態においては、誘電層１０６は、基板１０２の半導体材料の酸化層を含む。１つの特定の実施形態においては、基板１０２はシリコンを含み、誘電層１０６は二酸化シリコン又はシリコン酸窒化物を含む。１つの実施形態においては、誘電層１０６は、活性領域１０４の直上に酸化層を含む。１つの実施形態においては、誘電層１０６は、基板１０２の半導体材料の酸化層を含み、活性領域１０４は、基板１０２の半導体材料とは異なる半導体材料を含み、誘電層１０６の酸化層は、活性領域１０４の上表面に直接設けられる。１つの特定の実施形態においては、誘電層１０６は、二酸化シリコン又はシリコン酸窒化物を含み、基板１０２はシリコンを含み、活性領域１０４はゲルマニウム又はＩＩＩ−Ｖ族材料を含む。代わりに、誘電層１０６は高誘電率誘電層を含んでも良い。１つの実施形態においては、高誘電率誘電層は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される。

導電領域１０８は、電流を伝導するのに適した如何なる材料を含んでも良い。１つの実施形態においては、導電領域１０８は、ドープ多結晶性シリコンを含む。別の実施形態においては、導電領域１０８は、これらには限定されないが、金属窒化物、金属炭化物、金属シリサイド、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、ルテニウム、パラジウム、白金、コバルト、ニッケル、又は、酸化ルテニウム等の導電金属酸化物等の金属層を含む。

図１Ｂに示すとおり、半導体構造１００に対して、半導体デバイス１１０の製造に有用な追加の特徴を取り入れても良い。一対の先端拡張部１１２が活性領域１０４に形成され、一対の先端拡張部１１２は、活性領域１０４の一部を含むチャネル領域１１４によって分断される。導電領域１０８はゲート電極であっても良く、ゲート電極の上表面は、ゲート電極保護層１１６によって保護されても良い。ゲート電極の側壁は、一対のゲート絶縁スペーサ１１８によって保護されても良い。一対のゲート絶縁スペーサ１１６は、一対の先端拡張部１１２の上に設けられる。一対のソース／ドレイン領域１２０は、活性領域１０４内のゲート絶縁スペーサ１１８のそれぞれの側に形成される。図１Ｂに示すとおり、一対のソース／ドレイン領域１２０は、活性領域１０４の上表面より隆起しても良い。誘電層１０６は、ゲート誘電層であっても良く、図１Ｂに示すとおり、２つの別個の誘電層である下側層１０６Ａ及び上側層１０６Ｂを含んでも良い。

一対の先端拡張部１１２は、電荷キャリアドーパント不純物原子を取り込んだ活性領域１０４の一部を含んでも良い。１つの実施形態においては、活性領域１０４は、化学量論ＳｉｘＧｅ１‐Ｘ（０≦ｘ≦１）の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域１０４は、ＩＩＩ−Ｖ族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。

ゲート電極保護層１１６及び一対のゲート絶縁スペーサ１１８は、ゲート電極を絶縁するのに適した如何なる材料を含んでも良い。しかしながら、同種の材料をゲート電極保護層１１６及びゲート絶縁スペーサ１１８の両方に用いる必要は無い。１つの実施形態においては、ゲート電極保護層１１６及びゲート絶縁スペーサ１１８は、絶縁材料を含んでも良い。１つの特定の実施形態においては、ゲート電極保護層１１６及びゲート絶縁スペーサ１１８は、二酸化シリコン、シリコン酸窒化物、カーボン添加酸化シリコン、シリコン窒化物、カーボン添加シリコン窒化物、又はそれらの組み合わせを含むグループの中から選択される材料を含んでも良い。

一対のソース／ドレイン領域１２０は、電荷キャリアドーパント不純物原子を取り込んだ活性領域１０４の一部を含んでも良い。１つの実施形態においては、活性領域１０４は、化学量論ＳｉｘＧｅ１‐Ｘ（０≦ｘ≦１）の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域１０４は、ＩＩＩ−Ｖ族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。別の形態として、一対のソース／ドレイン領域１２０は、活性領域１０４の半導体材料とは異なる半導体材料を含んでも良い。１つの実施形態においては、ソース／ドレイン領域の半導体材料の格子定数は、活性領域１０４の半導体材料の格子定数と異なる。このため、一対のソース／ドレイン領域１２０は、一対の一軸性ひずみ誘発ソース／ドレイン領域となる。１つの実施形態においては、活性領域１０４はＳｉｘＧｅ１‐ｘを含み、一対のソース／ドレイン領域１２０はＳｉｙＧｅ１‐ｙを含む（０≦ｘ、ｙ≦１且つＸ≠ｙ）。別の実施形態においては、活性領域１０４は、ＡｌｘＧa１‐ｘＡｓ、ＩｎｘＧa１‐ｘＡｓ、ＩｎｘＧa１‐ｘＰ、又はＡｌｘＩｎ１‐ｘＳｂを含み、一対のソース／ドレイン領域１２０は、ＡｌｙＧa１‐ｙＡｓ、ＩｎｙＧa１‐ｙＡｓ、ＩｎｙＧa１‐ｙＰ、又はＡｌｙＩｎ１‐ｙＳｂをそれぞれ含む（０≦ｘ、ｙ≦１且つＸ≠ｙ）。

誘電層１０６は、２つの別個の誘電層である下側層１０６Ａ及び上側層１０６Ｂを含んでも良い。１つの実施形態においては、下側層１０６Ａは半導体材料の酸化物を含む。１つの実施形態においては、下側層１０６Ａは、二酸化シリコン又はシリコン酸窒化物を含む。１つの実施形態においては、下側層１０６Ａは、基板１０２の半導体材料の酸化層を含む。１つの特定の実施形態においては、基板１０２はシリコンを含み、下側層１０６Ａは、二酸化シリコン又はシリコン酸窒化物を含む。１つの実施形態においては、下側層１０６Ａは、活性領域１０４の直上に設けられる酸化層を含む。１つの実施形態においては、下側層１０６Ａは、基板１０２の半導体材料の酸化層を含み、活性領域１０４は、基板１０２の半導体材料とは異なる半導体材料を含み、下側層１０６Ａは、活性領域１０４の上表面に直接設けられる。１つの特定の実施形態においては、下側層１０６Ａは、二酸化シリコン又はシリコン酸窒化物を含み、基板１０２はシリコンを含み、活性領域１０４はゲルマニウム又はＩＩＩ−Ｖ族材料を含む。１つの実施形態においては、上側層１０６Ｂは二酸化シリコン又はシリコン酸窒化物を含む。別の実施形態においては、上側層１０６Ｂは高誘電率誘電層を含む。１つの実施形態においては、高誘電率誘電層は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される。１つの特定の実施形態においては、半導体基板１０２はシリコンを含み、下側層１０６Ａは二酸化シリコン又はシリコン酸窒化物を含み、上側層１０６Ｂは高誘電率誘電層を含む。

誘電層に適合可能な活性領域を有する半導体構造は、半導体デバイスを形成するために用いることができる。１つの実施形態においては、半導体デバイスは、プレーナ型ＭＯＳ−ＦＥＴ、メモリトランジスタ又はマイクロエレクトロニクスマシン（ＭＥＭ）である。別の実施形態においては、半導体デバイスは、トライゲートトランジスタ、ＦＩＮ−ＦＥＴトランジスタ、単独アクセス可能ダブルゲートＭＯＳ−ＦＥＴ、又は、ナノワイヤチャネルを有するゲートオールアラウンドＭＯＳ−ＦＥＴ等の非平面型デバイスである。図２Ａ（１）−２Ｎに、本発明の１つ実施形態に準じた、誘電層に適合可能な活性領域を有するプレーナ型ＭＯＳ−ＦＥＴの構造を示す断面図を示す。１つの実施形態においては、そのようなプロセスによって、通常は高品質の酸化物を生成できない半導体材料を含む活性領域（すなわち第２の置き換え半導体材料）上に高品質の（第１の半導体材料の酸化物を含む）誘電層を形成することができる。通常の集積回路から分かるとおり、ＣＭＯＳ集積回路を形成する目的で、Ｎチャネル型トランジスタ及びＰチャネル形トランジスタの両方を１つの基板又はエピタキシャル層に形成しても良い。

図２Ａ（１）に示すとおり、ゲート誘電層２０６が基板２０２の上に形成される。基板２０２は、図１Ａ−１Ｂの基板１０２に関連して述べた如何なる材料を含んでも良い。同様に、ゲート誘電層２０６は、図１Ａの誘電層１０６に関連して述べた如何なる材料を含んでも良い。基板２０２の上表面に信頼性の高い（すなわち組成と厚さが均一である）誘電層を提供するのに適した如何なる技術によって、ゲート誘電層２０６を基板２０２の酸化物から形成しても良い。本発明の１つの実施形態においては、ゲート誘電層２０６は、基板２０２の上表面の一部を消費することによって形成される。１つの実施形態においては、基板２０２の半導体材料の酸化物を含む酸化層を形成する目的で、基板２０２の上表面を酸化することによってゲート誘電層２０６が形成される。１つの特定の実施形態においては、ゲート誘電層２０６は、酸素、水又はオゾン等の酸化剤の存在下で基板２０２を所望の厚さの酸化層が形成されるまで加熱することで形成される。１つの特定の実施形態においては、基板２０２はシリコンを含み、ゲート誘電層２０６は二酸化シリコン層を含み、二酸化シリコン層の形成は、摂氏６００〜８００度の温度範囲で、1分〜１時間の範囲で継続処理することによって行なわれる。二酸化シリコン層は、５〜１５オングストロームの範囲の厚さで形成される。別の実施形態においては、基板２０２の半導体材料の酸素窒化物を含む酸素窒化層を形成する目的で、窒素を含むガスの存在下で、基板２０２の上表面を酸化することによってゲート誘電層２０６が形成される。１つの特定の実施形態においては、酸素、水又はオゾン等の酸化剤及びアンモニアの存在下で基板２０２を所望の厚さの酸素窒化物層が形成されるまで加熱することによってゲート誘電層２０６が形成される。１つの特定の実施形態においては、基板２０２はシリコンを含み、ゲート誘電層２０６はシリコン酸窒化物を含み、シリコン酸窒化物層の形成は、摂氏６００〜８００度の温度範囲で、1分〜１時間の範囲で継続処理することによって行なわれる。シリコン酸窒化物層は、５〜１５オングストロームの範囲の厚さで形成される。別の実施形態においては、ゲート誘電層２０６は、堆積プロセスによって形成される。１つの実施形態においては、堆積プロセスは、化学気相堆積プロセス、原子層堆積プロセス又は物理的気相堆積プロセスを含むグループの中から選択される。

図２Ａ（２）に示すとおり、ゲート誘電層２０６は、２つの別個の誘電層である下側層２０６Ａ及び上側層２０６Ｂを含んでも良い。ゲート誘電層２０６の下側層２０６Ａ及び上側層２０６Ｂは、図１Ｂの下側層１０６Ａ及び上側層１０６Ｂに関連して述べた如何なる材料を含んでも良い。本発明の１つの実施形態においては、（上記のとおり）酸化物又は酸素窒化物層を含む下側層２０６Ａを基板２０２の上に形成した後で、上側層２０６Ｂを下側層２０６Ａの上に形成しても良い。上側層２０６Ｂは、下側層２０６Ａの上表面に信頼性の高い（すなわち組成と厚さが均一である）誘電層を提供するのに適した如何なる技術によって形成されても良い。１つの実施形態においては、上側層２０６Ｂは堆積プロセスによって形成される。１つの実施形態においては、堆積プロセスは、化学気相堆積プロセス、原子層堆積プロセス又は物理的気相堆積プロセスを含むグループの中から選択される。別の実施形態においては、２つの別個の誘電層である下側層２０６Ａ及び上側層２０６Ｂを含むゲート誘電層２０６は、単一のプロセス工程によって（すなわち基板２０２を反応チャンバに複数回入れることをせずに単一の反応チャンバにおいて）形成されても良い。１つの実施形態においては、基板２０２を原子層堆積（ＡＬＤ）チャンバ内でウォーターパルスにさらすことによって、自然酸化層（すなわち下側層２０６Ａ）が形成される。次に、ＡＬＤチャンバに誘電性先駆物質を連続的に導入することによって、誘電材料の上側層２０６Ｂを自然酸化層の上に堆積しても良い。１つの特定の実施形態においては、基板２０２はシリコンを含み、下側層２０６Ａは、３〜１０オングストロームの範囲の厚さを有する二酸化シリコン自然層である。上側層２０６Ｂは、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩又はそれらの組み合わせを含むグループの中から選択される高誘電率誘電層である。

次に、図２Ｂに示すとおり、ゲート電極２０８がゲート誘電層２０６の上に形成されても良い。例証目的として、（図２Ａ（１）に示したとおり）ゲート誘電層２０６は、単一層膜として描かれているが、図２Ａ（２）に関連して説明したとおり、ゲート誘電層２０６が２つ以上の層を含んでも良いことは明らかであろう。ゲート電極２０８は、図１Ａ−１Ｂの導電領域１０８に関連して述べた如何なる材料を含んでも良い。ゲート誘電層２０６に悪影響を与えることなく、ゲート誘電層２０６の上表面に導電領域を提供するのに適した如何なる技術によって、ゲート電極２０８は形成されても良い。本発明の１つの実施形態においては、所望の形状及び寸法を有する導電構造を形成する目的で、被覆膜を堆積して、その後に被覆膜をパターニングすることによって、ゲート電極２０８を形成しても良い。１つの実施形態においては、図２Ｂに示すとおり、基板２０２の上表面を露出する目的で、ゲート誘電層２０６もまた、ゲート電極２０８のパターニングをしている間にパターニングされても良い。１つの特定の実施形態においては、ゲート誘電層２０６は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含むウェットケミカルクリーニングプロセス工程を用いてパターニングされても良い。同じく図２Ｂに示すとおり、ゲート電極保護層２１６を、ゲート電極２０８の上に形成しても良い。ゲート電極保護層２１６は、図１Ｂのゲート電極保護層１１６に関連して述べた如何なる材料を含んでも良い。本発明の１つの実施形態においては、ゲート電極保護層２１６は、ゲート電極２０８のために使用したパターニングプロセス工程から作り出される。別の実施形態においては、ゲート電極絶縁層２１６は、化学気相堆積プロセスによって、ゲート電極２０８上に更なるパターニングをすることによって形成される。

図２Ｃ（１）に示すとおり、一対の犠牲ゲート絶縁スペーサ２２２を、ゲート電極２０８の側壁に隣接して形成しても良い。犠牲ゲート絶縁スペーサ２２２は、図１Ｂのゲート絶縁スペーサ１１８に関連して述べた如何なる材料を含んでも良い。本発明の１つの実施形態においては、犠牲ゲート絶縁スペーサ２２２は、以下に述べる以後の基板エッチング工程の間、ゲート電極２０８を保護するために用いられる。このため、別の実施形態によれば、ゲート電極２０８が基板エッチング工程に対して堅固であれば、一対の犠牲ゲート絶縁スペーサ２２２は必要としない。一対の犠牲ゲート絶縁スペーサ２２２は、ゲート電極２０８の側壁の全面を覆うのに適した如何なる技術によって形成されても良い。１つの実施形態においては、犠牲ゲート絶縁スペーサ２２２は、被覆誘電膜を堆積して、その後に被覆
誘電膜を異方的にエッチングすることによって形成されても良い。別の実施形態においては、犠牲ゲート絶縁スペーサ２２２は、酸化プロセスにおいてゲート電極２０８の一部を消費／不動態化することによって形成される。

図２Ｃ（１）は、図２Ｃ（２）に示した上面から見た図のＡ−Ａ´断面図である。図示したように、浅トレンチ絶縁領域２２４及び２２６が、基板２０２内に形成されても良い。本発明の１つの実施形態においては、ゲート電極２０８、及びその下にあるゲート誘電層２０６を以後の基板エッチング工程の間保持する目的で、浅トレンチ絶縁領域２２６が設けられる。絶縁されたデバイスには、浅トレンチ絶縁領域２２４も含まれ、例証の目的で、以後もこの特徴が含まれたものを説明する。しかしながら、入れ子構造について言えば、浅トレンチ絶縁領域２２４を設ける必要は無く、図２Ｃ（２）に示したとおり破線に沿って基板２０２を延長させても良いことは理解できるであろう。当業者であれば明らかなとおり、浅トレンチ絶縁領域２２４及び２２６は通常、誘電層２０６を形成する前に、基板２０２内に形成される。例えば、本発明の１つの実施形態においては、浅トレンチ絶縁領域２２４及び２２６は、化学気相堆積プロセスによって二酸化シリコン材料等を堆積することによって基板２０２内に作られたトレンチを誘電材料で満たすことによって形成される。

図２Ｄ（１）に示すとおり、基板２０２、ゲート誘電層２０６、及び浅トレンチ絶縁領域２２４の直間にトレンチ２２８を形成する目的で、基板２０２の一部は取り除かれても良い。ゲート誘電層２０６、ゲート電極２０８、犠牲ゲート絶縁スペーサ２２２及びゲート電極保護層２１６の一部は、トレンチ２２８の上に浮いた状態になるが、（図２Ｃ（２）に示したとおり、）破線で示したとおり、これらの構造の別の部分は、浅トレンチ絶縁領域２２６に固定される。トレンチ２２８は、ドライエッチング又はウェットエッチングプロセス等の、ゲート誘電層２０６又はゲート電極２０８に大きな影響を与えることなく基板２０２の一部を選択的に取り除くのに適した如何なる技術によって形成されても良い。本発明の１つの実施形態によると、トレンチ２２８を形成する間、ゲート電極保護層２１６及び犠牲ゲート絶縁スペーサ２２２はゲート電極２０８を保護する。１つの実施形態においては、トレンチ２２８は、ＮＦ３、ＨＢｒ、ＳＦ６／Ｃｌ又はＣｌ２を含むグループの中から選択されるガスを利用したドライプラズマエッチング工程によって形成される。１つの特定の実施形態においては、図２Ｄ（１）に示すとおり、基板２０２の一部は均一に取り除かれ、トレンチ２２８は全ての場所において同じ深さを有す。別の実施形態においては、トレンチ２２８を形成する目的で、ＮＨ４ＯＨ又はテトラメチルアンモニウム水酸化物水溶液を利用したウェットエッチング工程が用いられる。１つの実施形態においては、これらのウェットエッチングは、基板２０２の高密度面（すなわちシリコン基板の＜１１１＞面）によって妨げられるので、図２Ｄ（２）に示すとおり、トレンチ２２８はテーパ形状を有するであろう。１つの特定の実施形態においては、１０〜３０％の範囲の濃度であり、摂氏２０〜３５度の範囲温度であるＮＨ４ＯＨ水溶液を、結晶性シリコンを含んだ基板２０２に当てることで、テーパ形状が５５度の表面角度を有するトレンチ２２８が形成される。しかしながら、例証としては、以後の工程において、図２Ｄ（１）に示した均一のトレンチ２２８を示す。以下に示すとおり、トレンチ２２８は、基板２０２から全てのチャネル活動を取り去るのに十分な深さ、及び／又は、異なる半導体材料を含むソース／ドレイン領域を収容するのに十分な深さで形成されても良い。１つの実施形態においては、トレンチ２２８は、８００〜１２００オングストロームの範囲の深さで形成される。

図２Ｅに示すとおり、活性領域２０４は、トレンチ２２８内において、基板２０２及びゲート誘電層２０６の直間に形成される。活性領域２０４は、図１Ａ−１Ｂの活性領域１０４に関連して述べた如何なる材料を含んでも良い。更に、活性領域２０４は、電荷キャリアドーパント不純物原子を含んでも良い。１つの実施形態においては、活性領域２０４は、化学量論ＳｉｘＧｅ１‐ｘ（０≦ｘ≦１）の結晶性シリコン・ゲルマニウム活性領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、活性領域２０４は、ＩＩＩ−Ｖ族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。本発明の１つの実施形態においては、活性領域２０４は、基板２０２の半導体材料とは異なる組成を有する半導体材料を含んでおり、誘電層２０６と適合可能である。

活性領域２０４は、極めて均一な（すなわち、例えば、活性領域２０４の表面において、１０6 転位／平方センチメートル未満である低表面欠陥密度の）結晶性層を形成するのに適した如何なる技術によって形成されても良い。１つの実施形態においては、活性領域２０４は、均一なエピタキシャル層である。他の実施形態においては、活性領域２０４は傾斜エピタキシャル層であり、傾斜プロセスにより表面欠陥を最小限にすることができる。他の実施形態によれば、基板２０２の界面における活性領域２０４の欠陥密度は、１０８転位／平方センチメートルより大きいが、活性領域２０４の上表面においては、１０５転位／平方センチメートル未満となる。１つの実施形態においては、活性領域２０４は、化学気相エピタキシー、分子線エピタキシー又はレーザーアボリションエピタキシー（ｌａｓｅｒ−ａｂｏｌｉｔｉｏｎｅｐｉｔａｘｙ）を含むグループの中から選択されるプロセスによって堆積される。１つの実施形態においては、活性領域２０４を堆積する直前にウェットケミカルクリーニングが実行される。１つの特定の実施形態においては、ウェットケミカルクリーニングプロセス工程は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含む。

犠牲ゲート絶縁スペーサ２２２が、トレンチ２２８を形成する間及び／又は活性領域２０４を堆積する間、ゲート電極２０８を保護するために設けられる。図２Ｆに示すとおり、これらのスペーサは、活性領域２０４を堆積した後に取り除いても良い。本発明の１つの実施形態においては、以下に示す先端部埋め込み工程を最適化する目的で、犠牲ゲート絶縁スペーサ２２２は取り除かれる。１つの実施形態においては、ゲート電極２０８の側壁を露出する目的で、犠牲ゲート絶縁スペーサ２２２は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含むウェットケミカルクリーニングプロセス工程によって取り除かれる。

図２Ｇに示すとおり、一対の先端拡張部２１２は、活性領域２０４に電荷キャリアドーパント不純物原子を埋め込むことによって形成されても良い。一対の先端拡張部２１２は、図１Ｂの一対の先端拡張部１１２に関連して述べた如何なる電荷キャリアドーパント不純物原子から形成されても良い。本発明の１つの実施形態においては、ゲート電極２０８は、活性領域２０４の一部をマスクする役目を果たしており、これにより、自己整合された先端拡張部２１２が形成される。図２Ｇに示すとおり、ゲート電極２０８に先端拡張部２１２を自己整合させることによって、チャネル領域２１４を、ゲート電極２０８及びゲート誘電層２０６の下にある活性領域２０４の一部に形成しても良い。１つの実施形態においては、一対の先端拡張部２１２を形成するために埋め込まれた電荷キャリアドーパント不純物原子は、チャネル領域２１４と反対の導電性を有しても良い。１つの特定の実施形態においては、５〜３０ナノメートルの範囲の深さの、１Ｅ２０原子/立法センチメートル〜１Ｅ２１原子/立法センチメートルの範囲のドーパント濃度を形成する目的で、５Ｅ１４原子/平方センチメートル〜５Ｅ１５原子/平方センチメートルの範囲の用量の、０．２ｋｅＶ〜１０ｋｅＶの範囲のエネルギーを有する電荷キャリアドーパント不純物原子を埋め込むことによって、一対の先端拡張部２１２が形成される。一対の先端拡張部２１２を形成する目的で、電荷キャリアドーパント不純物原子が埋め込まれた活性領域２０４を活性化するのに適した如何なるアニール技術を用いても良い。本発明の１つの実施形態においては、一対の先端拡張部２１２の電荷キャリアドーパント不純物原子を、活性領域２０４の原子格子に置換的に組み込むために使用されるアニール技術は、熱アニール、レーザーアニール、又はフラッシュアニールを含むグループの中から選択される。

次に、一対のゲート絶縁スペーサが形成される。１つの実施形態においては、図２Ｈに示すとおり、誘電材料層２３０が化学気相堆積プロセスによって堆積され、誘電材料層２３０は、ゲート電極２０８の側壁及び活性領域２０４の上表面を絶縁保護する。誘電材料層２３０は、図１Ｂの一対のゲート絶縁スペーサ１１８に関連して述べた如何なる材料を含んでも良い。誘電材料層２３０は、一対のゲート絶縁スペーサの最終的な幅を決定するために選択された厚さで堆積されても良い。

図２Ｉに示すとおり、一対のゲート絶縁スペーサ２１８は、異方性エッチングプロセスによって誘電材料層２３０から形成されても良い。１つの実施形態においては、誘電材料層２３０は、遠隔プラズマエッチング又は反応イオンエッチングプロセスによってドライエッチングされる。別の実施形態においては、誘電材料層２３０は、一対のゲート絶縁スペーサ２１８を形成する目的で、一般式ＣｘＦｙ（ｘ及びｙは自然数）のフッ化炭素を含む垂直ドライエッチングプロセス又はプラズマエッチングプロセスを用いることによってパターニングされる。一対のゲート絶縁スペーサ２１８は、活性領域２０４の上表面に設けられても良く、活性領域２０４の上表面において、誘電材料層２３０の元々の厚さと略等しい幅を有しても良い。本発明の１つの実施形態においては、図２Ｉに示すとおり、一対のゲート絶縁スペーサ２１８は、一対の先端拡張部２１２の上に設けられる。１つの実施形態においては、一対のゲート絶縁スペーサ２１８は、ゲート誘電層２０６を密閉する目的で、ゲート電極２０８及び活性領域２０４の上表面に対する密閉シーリングを形成する。

図２Ｉに関連して説明した構造は、その後に、ＭＯＳ−ＦＥＴの形成を完成させる目的で、活性領域２０４内に一対のソース／ドレイン領域を形成するための埋め込み工程、及びケイ素化工程等の通常のプロセス工程を経ても良い。別の形態として、ひずみ誘発ソース／ドレイン領域が活性領域２０４内に形成されても良い。図２Ｊに示すとおり、一対のエッチング領域２４０が活性領域２０４内に形成され、一対のゲート絶縁スペーサ２１８の外側表面に整合して設けられる。これにより、一対のゲート絶縁スペーサ２１８の下に、保護された一対の先端拡張部２１２の一部が残る。１つの実施形態においては、ゲート電極保護層２１６は、エッチング領域２４０を形成する間、ゲート電極２１２を保護する。本発明の１つの実施形態においては、エッチング領域２４０は、基板２０２が露出しないよう、６００〜１１００オングストロームの範囲の深さで形成される。１つの特定の実施形態においては、活性領域２０４の一部は、等方的に取り除かれる。これにより、図２Ｊに示すとおり、湾曲を有するエッチング領域２４０が残る。別の実施形態においては、エッチング領域２４０を形成する目的で、ＮＨ４ＯＨ又はテトラメチルアンモニウム水酸化物水溶液を利用したウェットエッチング工程が用いられる。１つの実施形態においては、これらのウェットエッチングは、活性領域２０４の高密度面によって妨げられるので、エッチング領域２４０はテーパ形状となるであろう。しかしながら、例証としては、以後の工程において、図２Ｊの湾曲したエッチング領域２４０を示す。

結晶性半導体材料のエッチング部分に形成されたひずみ誘発ソース／ドレイン領域は、結晶性半導体材料のチャネル領域に一軸性ひずみを与えることができる。同様に、結晶性半導体材料は、ひずみ誘発ソース／ドレイン領域に一軸性ひずみを与えることができる。１つの実施形態においては、ひずみ誘発ソース／ドレイン領域の格子定数は、結晶性半導体材料の格子定数より小さく、ひずみ誘発ソース／ドレイン領域は、結晶性半導体材料に引張一軸性ひずみを与える。同時に、結晶性半導体材料は、ひずみ誘発ソース／ドレイン領域に引張ひずみを与える。従って、結晶性半導体材料のエッチング部分を満たすひずみ誘発ソース／ドレイン領域の格子定数が、結晶性半導体材料の格子定数より小さいときには、ひずみ誘発ソース／ドレイン領域の格子形成原子は通常の休止状態から引き離される（すなわち引張ひずみがかかる）。故に、格子形成原子は緩和しようとするのであるが、結晶性半導体材料には引張ひずみが生じる。別の実施形態においては、ひずみ誘発ソース／ドレイン領域の格子定数が、結晶性半導体材料の格子定数よりも大きく、ひずみ誘発ソース／ドレイン領域は、結晶性半導体材料に圧縮一軸性ひずみを与える。同時に、結晶性半導体材料は、ひずみ誘発ソース／ドレイン領域に圧縮ひずみを与える。従って、結晶性半導体材料のエッチング部分を満たすひずみ誘発ソース／ドレイン領域の格子定数が、結晶性半導体材料の格子定数より大きいときには、ひずみ誘発ソース／ドレイン領域の格子形成原子は、通常の休止状態から互いに押し付けられる（すなわち圧縮ひずみがかかる）。故に、格子形成原子は緩和しようとするのであるが、結晶性半導体材料には圧縮ひずみが生じる。

従って、図２Ｋに示すとおり、一対のソース／ドレイン領域２２０がエッチング領域２４０に形成される。一対のソース／ドレイン領域２２０は、図１Ｂの一対のソース／ドレイン領域１２０に関連して述べた如何なる材料を含んでも良い。更に、本発明の１つの実施形態においては、一対のソース／ドレイン領域２２０は、活性領域２０４の半導体材料の組成とは異なる組成を有しており、チャネル領域２１４に一軸性ひずみを与える。一対のソース／ドレイン領域２２０は、極めて均一な（すなわち、例えば、一対のソース／ドレイン領域２２０の表面において、１０6転位／平方センチメートル未満である低表面欠陥密度の）結晶性層を形成するのに適した如何なる技術によって形成されても良い。１つの実施形態においては、一対のソース／ドレイン領域２２０は、均一のエピタキシャル層を含む。別の実施形態においては、一対のソース／ドレイン領域２２０は、傾斜エピタキシャル層を含み、傾斜プロセスにより表面欠陥を最小限にすることができる。１つの実施形態においては、一対のソース／ドレイン領域２２０は、化学気相エピタキシー、分子線エピタキシー又はレーザーアボリションエピタキシー（ｌａｓｅｒ−ａｂｏｌｉｔｉｏｎｅｐｉｔａｘｙ）を含むグループの中から選択されるプロセスによって堆積される。１つの実施形態においては、一対のソース／ドレイン領域２２０を堆積する直前にウェットケミカルクリーニングが実行される。１つの特定の実施形態においては、ウェットケミカルクリーニングプロセス工程は、フッ化水素酸水溶液、フッ化アンモニウム水溶液又はその両方の利用を含む。一対のソース／ドレイン領域２２０は、電荷キャリアドーパント不純物原子を含んでも良い。１つの実施形態においては、一対のソース／ドレイン領域２２０は、化学量論ＳｉｘＧｅ１‐ｘ（０≦ｘ≦１）の結晶性シリコン・ゲルマニウム領域であり、電荷キャリアドーパント不純物原子は、ボロン、砒素、インジウム又はリンを含むグループの中から選択される。別の実施形態においては、一対のソース／ドレイン領域２２０は、ＩＩＩ−Ｖ族材料を含み、電荷キャリアドーパント不純物原子は、カーボン、シリコン、ゲルマニウム、酸素、硫黄、セレン又はテルルを含むグループの中から選択される。一対のソース／ドレイン領域２２０（すなわちｉｎｓｉｔｕ）の形成、又はポストイオン埋め込み工程と同時に、電荷キャリアドーパント不純物原子は、一対のソース／ドレイン領域２２０に組み込まれても良い。

図２Ｋに関連して説明した構造は、その後に、ＭＯＳ−ＦＥＴの形成を完成させる目的で、ケイ素化工程等の通常のプロセス工程を経ても良い。他の形態として、一対のソース／ドレイン領域２２０を形成した後で、置換ゲートプロセス体系に適応したプロセス工程を実行しても良い。本発明の１つの実施形態においては、図２Ｌに示すとおり、層間誘電層２５０（二酸化シリコン層等）が、一対のソース／ドレイン領域２２０、浅トレンチ絶縁領域２２４、一対のゲート絶縁スペーサ２１８及びゲート電極保護層２１６及び／又はゲート電極２０８の上に形成される。次に、層間誘電層２５０は研磨され、図２Ｍに示すとおり、ゲート電極２０８を露出する目的で、化学機械研磨工程によってゲート電極保護層２１６が取り除かれる。１つの実施形態においては、ゲート電極保護層２１６は、研磨阻止層としての役目を果たしており、ゲート電極２０８の上表面を露出する目的で、ゲート電極保護層２１６を取り除くべく、ウェットエッチングプロセスがその後に用いられる。

図２Ｎに示すとおり、ゲート電極２０８を取り除いて、代替ゲート電極２６０で置き換えても良い。本発明の１つの実施形態においては、代替ゲート電極２６０は、図１Ａ−１Ｂの導電領域１０８に関連して述べた如何なる材料を含んでも良い。更に、ゲート電極２０８を取り除いた後であり、代替ゲート電極２６０で置き換える前に、追加誘電層２７０をゲート誘電層２０６に追加しても良い。本発明の１つの実施形態においては、追加誘電層２７０は、図１Ｂの上側層１０６Ｂに関連して述べた如何なる材料を含んでも良い。追加誘電層２６０は、原子層堆積プロセス又は化学気相堆積プロセスによって形成されても良く、このため、図２Ｎに示すとおり、一対のゲート絶縁スペーサ２１８の内壁上に形成されても良い。

従って、図２Ｎに示すとおり、ゲート誘電層に適合可能な活性領域を含むプレーナ型ＭＯＳ−ＦＥＴが形成されても良い。プレーナ形ＭＯＳ−ＦＥＴはＮ型半導体デバイス又はＰ型半導体デバイスであっても良く、当技術分野で知られた従来のプロセス処理によって、集積回路に組み込まれても良い。通常の集積回路から分かるとおり、ＣＭＯＳ集積回路を形成する目的で、Ｎチャネル型トランジスタ及びＰチャネル形トランジスタの両方を１つの基板又はエピタキシャル層に形成しても良い。

本発明は、ゲート誘電層に適合可能な活性領域を含んだプレーナ型ＭＯＳ−ＦＥＴの形成には限定されない。例えば、トライゲートデバイス等の立体構造を有するデバイスも、上記プロセスから恩恵を受けることができる。本発明に係わる１つの実施形態例として、図３Ａ−３Ｃに、誘電層に適合可能な活性領域を有するトライゲートＭＯＳ−ＦＥＴの構造を示す断面図を示す。

図３Ａに示すとおり、単一基板トライゲートＭＯＳ−ＦＥＴ３００の基体が形成される。トライゲートＭＯＳ−ＦＥＴ３００は、立体基板３０２を含む。立体基板３０２は、図１Ａ−１Ｂの基板１０２に関連して述べた如何なる材料から形成されても良い。ゲート誘電層３０６は、立体基板３０２の周りに形成される。ゲート誘電層３０６は、図１Ａ−１Ｂの誘電層１０６、下側層１０６Ａ及び上側層１０６Ｂに関連して説明した如何なる材料から形成しても良い。ゲート電極３０８は、ゲート誘電層３０６の上に形成される。ゲート電極３０８は、図１Ａ−１Ｂの導電領域１０８で関連して述べた如何なる材料から形成しても良い。ゲート誘電層３０６及びゲート電極３０８は一対のゲート絶縁スペーサ３１８によって保護されても良い。

図３Ｂに示すとおり、立体基板３０２の一部は、トレンチ３２８を形成すべく取り除かれても良い。トレンチ３２８は、図２Ｄ（１）及び２Ｄ（２）のトレンチ２２８の形成に関連して述べた如何なる技術によって形成されても良い。図３Ｃに示すとおり、立体活性領域３０４は、トレンチ３２８内及び立体基板３０２の残された部分上に選択的に形成される。以上、ゲート誘電層と適合可能な活性領域を含むトライゲートＭＯＳ−ＦＥＴデバイスを形成する方法を説明してきた。トライゲートＭＯＳ−ＦＥＴは、当技術分野で知られた従来のプロセス処理によって、集積回路に組み込まれても良い。

以上、活性領域と、適合可能な誘電層とを有する半導体構造を形成する方法を説明してきた。１つの実施形態においては、半導体構造は、第１の半導体材料の酸化物を含む誘電層を有しており、誘電層と第１の半導体材料との間に第２の（組成的に異なった）半導体材料が形成される。別の実施形態においては、第２の半導体材料の格子構造に一軸性ひずみを与える目的で、第２の半導体材料の一部は、第３の半導体材料に置き換えられる。

Claims

第１の半導体材料を含む基板と、
前記基板の上に接して設けられる活性領域と、
前記活性領域中のチャネル領域と、
前記チャネル領域の直上に設けられる誘電層とを備え、
前記チャネル領域は、第２の半導体材料を含み、前記第２の半導体材料の組成は、前記第１の半導体材料の組成とは異なり、
前記第２の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、又は、ゲルマニウムを含むグループの中から選択される材料を含み、
前記誘電層は、前記チャネル領域の直上に、前記基板を酸化して得られた前記第１の半導体材料の酸化層を含み、
前記第１の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記第１の半導体材料のシリコン原子の原子濃度は９７％より大きい半導体構造。
前記誘電層は更に、前記第１の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項１に記載の半導体構造。
前記第１の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項２に記載の半導体構造。
第１の半導体材料を含む基板と、
前記基板の上に接して設けられる活性領域と、
前記活性領域中のチャネル領域と、
前記チャネル領域の直上に設けられるゲート誘電層と、
前記ゲート誘電層の上に設けられるゲート電極と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサと、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース／ドレイン領域とを備え、
前記チャネル領域は、第２の半導体材料を含み、前記第２の半導体材料の組成は、前記第１の半導体材料の組成とは異なり、
前記第２の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、又は、ゲルマニウムを含むグループの中から選択される材料を含み、
前記ゲート誘電層は、前記チャネル領域の直上に、前記基板を酸化して得られた前記第１の半導体材料の酸化層を含み、
前記第１の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記第１の半導体材料のシリコン原子の原子濃度は９７％より大きい半導体デバイス。
前記誘電層は更に、前記第１の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項４に記載の半導体デバイス。
前記第１の半導体材料は、シリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項５に記載の半導体デバイス。
前記一対のソース／ドレイン領域は、第３の半導体材料を含み、前記第３の半導体材料の組成は、前記第２の半導体材料の組成とは異なる請求項４に記載の半導体デバイス。
第１の半導体材料を含む基板と、
前記基板の上に接して設けられる活性領域と、
前記活性領域中のチャネル領域と、
前記チャネル領域の直上に設けられるゲート誘電層と、
前記ゲート誘電層の上に設けられるゲート電極と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサと、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース／ドレイン領域とを備え、
前記チャネル領域は、第２の半導体材料を含み、前記第２の半導体材料の組成は、前記第１の半導体材料の組成とは異なり、
前記第１の半導体材料は、シリコンを含み、
前記ゲート誘電層は、前記基板を酸化して得られた前記第１の半導体材料の酸化層を含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記第１の半導体材料のシリコン原子の原子濃度は９７％より大きく、
前記第２の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、又は、ゲルマニウムを含むグループの中から選択される材料を含み、
前記一対のソース／ドレイン領域は、第３の半導体材料を含み、前記第３の半導体材料の組成は、前記第２の半導体材料の組成とは異なる半導体デバイス。
前記ゲート誘電層は、更に、前記第１の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含み、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される材料を含む請求項８に記載の半導体デバイス。
第１の半導体材料を含む基板を形成する工程と、
前記基板の上に誘電層を形成する工程と、
前記基板の一部を取り除き、前記誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程とを備え、
前記誘電層は、前記基板の直上に、前記基板を酸化して得られた前記第１の半導体材料の酸化層を含み、
前記活性領域中のチャネル領域は、第２の半導体材料を含み、前記第２の半導体材料の組成は、前記第１の半導体材料の組成とは異なり、
前記第１の半導体材料は、シリコン原子の原子濃度が９７％より大きいシリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記第２の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、ゲルマニウム、又は、ゲルマニウムを含むグループの中から選択される材料を含み、
前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成される半導体構造製造方法。
前記誘電層を形成する工程は、所望の厚さの前記酸化層が形成されるまで、酸化剤の存在下で前記基板を加熱する工程を含む請求項１０に記載の方法。
前記基板を加熱する工程は、摂氏６００〜８００度の温度範囲で、1分〜１時間の範囲で継続して実行され、前記酸化層は、５〜１５オングストロームの範囲の厚さで形成される請求項１１に記載の方法。
前記酸化層を形成する工程の後に、前記酸化層の上に高誘電率誘電材料の層を形成する工程を更に備え、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項１２に記載の方法。
前記誘電層を形成する工程は、ＡＬＤ反応チャンバ内で、二酸化シリコン自然層の上に、高誘電率誘電材料の層を形成する工程を含み、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択され、
前記二酸化シリコン自然層は、３〜１０オングストロームの範囲の厚さを有す請求項１０に記載の方法。
前記誘電層は更に、前記第１の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項１０に記載の方法。
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項１５に記載の方法。
第１の半導体材料を含む基板を形成する工程と、
前記基板の上にゲート誘電層を形成する工程と、
前記ゲート誘電層の上にゲート電極を形成する工程と、
前記ゲート電極を形成した後に、前記基板の一部を取り除き、前記ゲート誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部を形成する工程と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサを形成する工程と、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース／ドレイン領域を形成する工程とを備え、
前記ゲート誘電層は、前記基板の直上に、前記基板を酸化して得られた前記第１の半導体材料の酸化層を含み、
前記活性領域中のチャネル領域は、第２の半導体材料を含み、前記第２の半導体材料の組成は、前記第１の半導体材料の組成とは異なり、
前記第１の半導体材料は、シリコン原子の原子濃度が９７％より大きいシリコンを含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記第２の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、又は、ゲルマニウムを含むグループの中から選択される材料を含み、
前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成される半導体デバイス製造方法。
前記ゲート誘電層を形成する工程は、所望の厚さの前記酸化層が形成されるまで、酸化剤の存在下で前記基板を加熱する工程を含む請求項１７に記載の方法。
前記基板を加熱する工程は、摂氏６００〜８００度の温度範囲で、1分〜１時間の範囲で継続して実行され、前記酸化層は、５〜１５オングストロームの範囲の厚さで形成される請求項１８に記載の方法。
前記酸化層を形成する工程の後に、前記酸化層の上に高誘電率誘電材料の層を形成する工程を更に備え、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項１９に記載の方法。
前記ゲート誘電層を形成する工程は、ＡＬＤ反応チャンバ内で、二酸化シリコン自然層の上に、高誘電率誘電材料の層を形成する工程を含み、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択され、前記二酸化シリコン自然層は、３〜１０オングストロームの範囲の厚さを有す請求項１７に記載の方法。
前記一対のソース／ドレイン領域を形成する工程は、前記活性領域の一部を取り除き、前記活性領域内に一対のトレンチを形成する工程と、前記一対のトレンチ内に第３の半導体材料を形成する工程とを含み、前記第３の半導体材料の組成は、前記第２の半導体材料の組成とは異なる請求項１７に記載の方法。
前記一対のソース／ドレイン領域を形成する工程の後に、前記一対のソース／ドレイン領域の上であり、前記一対のゲート絶縁スペーサの上であり、且つ前記ゲート電極の上に層間誘電層を形成する工程と、
前記層間誘電層を研磨して、前記ゲート電極の上表面を露出させる工程と、
前記ゲート電極を取り除いて、前記一対のゲート絶縁スペーサ間にトレンチを提供する工程と、
前記トレンチ内に金属層を形成して、金属ゲート電極を生成する工程とを更に備える請求項１７に記載の方法。
前記ゲート電極を取り除く工程の後で、前記金属ゲート電極を形成する工程の前に、前記ゲート誘電層の直上に高誘電率誘電材料の層を形成する工程を更に備える請求項２３に記載の方法。
前記基板の一部を取り除く工程の前に、前記ゲート電極の側壁に隣接して一対の犠牲ゲート絶縁スペーサを形成する工程と、
前記ゲート電極のそれぞれの側に前記一対の先端拡張部を形成する工程の前に、前記一対の犠牲ゲート絶縁スペーサを取り除く工程とを更に備える請求項１７に記載の方法。
前記ゲート誘電層は更に、前記第１の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含む請求項１７に記載の方法。
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される請求項２６に記載の方法。
第１の半導体材料を含む基板を形成する工程と、
前記基板の上にゲート誘電層を形成する工程と、
前記ゲート誘電層の上にゲート電極を形成する工程と、
前記ゲート電極を形成した後に、前記基板の一部を取り除き、前記ゲート誘電層と前記基板の残された部分との間にトレンチを形成する工程と、
前記トレンチ内に活性領域を形成する工程と、
前記活性領域内の、前記ゲート電極のそれぞれの側に設けられる一対の先端拡張部を形成する工程と、
前記ゲート電極の側壁に隣接して、且つ前記一対の先端拡張部の上に設けられる一対のゲート絶縁スペーサを形成する工程と、
前記活性領域内の、前記一対のゲート絶縁スペーサのそれぞれの側に設けられる一対のソース／ドレイン領域を形成する工程とを備え、
前記活性領域中のチャネル領域は、第２の半導体材料を含み、前記第２の半導体材料の組成は、前記第１の半導体材料の組成とは異なり、前記活性領域は、前記誘電層と前記基板の前記残された部分の直間に形成され、
前記第１の半導体材料は、シリコン原子の原子濃度が９７％より大きいシリコンを含み、
前記ゲート誘電層は、前記基板の直上に、前記基板を酸化して得られた前記第１の半導体材料の酸化層を含み、
前記酸化層は、二酸化シリコン層又はシリコン酸窒化物層を含むグループの中から選択され、
前記第２の半導体材料は、窒化ガリウム、ガリウムリン、ガリウム砒素、リン化インジウム、アンチモン化インジウム、インジウムガリウム砒素、アルミニウムガリウム砒素、インジウムガリウムリン、又は、ゲルマニウムを含むグループの中から選択される材料を含み、
前記一対のソース／ドレイン領域は、第３の半導体材料を含み、前記第３の半導体材料の組成は、前記第２の半導体材料の組成とは異なる半導体デバイス製造方法。
前記ゲート誘電層は、更に、前記第１の半導体材料の前記酸化層の上に、高誘電率誘電材料の層を含み、
前記高誘電率誘電材料は、酸化ハフニウム、ハフニウムケイ酸塩、酸化ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、バリウムストロンチウムチタン酸塩、バリウムチタン酸塩、ストロンチウムチタン酸塩、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、又はそれらの組み合わせを含むグループの中から選択される材料を含む請求項２８に記載の方法。