CN102244094A - 一种iii-v族半导体mos界面结构 - Google Patents

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Abstract

本发明公开了一种III-V族半导体MOS界面结构，包括：单晶衬底(101)；在单晶衬底(101)上表面形成的缓冲层(102)；在缓冲层(102)上形成的量子阱底部势垒层(103)；在量子阱底部势垒层(103)上形成的高迁移率量子阱沟道(104)；在高迁移率量子阱沟道(104)上形成的磷化镓界面控制层(105)；在磷化镓界面控制层(105)上形成的高K栅介质(106)；以及在该高K栅介质(106)上形成的金属栅结构(107)。本发明以磷化镓为界面控制层的MOS界面结构，同时实现了高载流子迁移率与低界面态密度，满足了高性能III-V族半导体CMOS技术的要求。

Description

一种III-V族半导体MOS界面结构
技术领域
本发明属于半导体集成电路制造技术领域，具体涉及一种具有高载流子迁移率和低界面态密度的III-V族半导体MOS界面结构。
背景技术
现有的硅集成电路技术遵循摩尔定律通过缩小特征尺寸来提高性能，这势必带来工艺设备和制造技术的复杂化，尤其是当半导体技术发展到纳米尺度后，硅集成电路技术日益逼近其理论和技术的双重极限，采用高迁移率沟道材料来提升硅基CMOS技术的性能已经成为延续摩尔定律的一个重要方向。III-V族半导体材料的室温电子迁移率大约是硅的6-60倍，在低电场和强场下具有非常优异的电子输运性能。并且，III-V族半导体拥有一系列晶格匹配的异质结材料体系，可以灵活地应用能带工程和杂质工程同时对器件的性能进行裁剪。与同等技术水平的硅基微电子技术相比，III-V族半导体具有显著的速度优势、超低的电压工作和极低的功耗。可以预见，III-V族半导体技术将在新一代超高速、低功耗集成电路中占有重要地位。
III-V族半导体MOS器件的研究开始于二十世纪六十年代。然而，在过去四十年中，高质量热稳定栅介质材料研发的滞后一直阻碍着III-V族半导体在大规模CMOS集成电路中的应用。近年来，硅基高k栅介质金属栅技术在45纳米CMOS中的成功应用为III-V族半导体CMOS技术的研制提供了新的技术平台。最新研究表明，采用原子层沉积(ALD)以及分子束外延(MBE)技术在III-V族半导体表面直接沉积高k栅介质材料已经实现了器件质量的MOS界面。然而，直接在高迁移率沟道表面直接生长高k栅介质材料会带来沟道载流子迁移率的下降、界面态密度高以及MOS界面的可靠性等方面的问题。
因此，需要一种新的途径在III-V族半导体上同时实现高载流子迁移率与低界面态密度，以满足高性能III-V族半导体CMOS技术的要求。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的是提供一种具有高载流子迁移率和低界面态密度的III-V族半导体MOS界面结构，以同时实现高载流子迁移率与低界面态密度，满足高性能III-V族半导体CMOS技术的要求。
(二)技术方案
为达到上述目的，本发明提供了一种III-V族半导体MOS界面结构，包括：
单晶衬底101；
在单晶衬底101上表面形成的缓冲层102；
在缓冲层102上形成的量子阱底部势垒层103；
在量子阱底部势垒层103上形成的高迁移率量子阱沟道104；
在高迁移率量子阱沟道104上形成的磷化镓界面控制层105；
在磷化镓界面控制层105上形成的高K栅介质106；以及
在该高K栅介质106上形成的金属栅结构107。
上述方案中，所述单晶衬底101包括硅、锗、磷化镓、砷化镓、锑化镓、磷化铟、砷化铟、锑化铟以及它们的多元合金。
上述方案中，所述缓冲层102能够释放所述单晶衬底101与高迁移率量子阱沟道104之间晶格失配应力。
上述方案中，所述高迁移率量子阱沟道104采用III-V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)、锑化镓(GaSb)构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道104包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。
上述方案中，所述量子阱底部势垒层103采用III-V族半导体及其多元合金材料，以及电学绝缘或者半绝缘材料，其禁带宽度大于所述高迁移率量子阱沟道104，并且电子亲和势低于所述高迁移率量子阱沟道104。
上述方案中，所述磷化镓界面控制层105不仅能够消除表面的费米能级钉扎，且所述磷化镓界面控制层105的厚度范围包含单个原子层到10纳米。磷化镓界面控制层既可以消除所述界面控制层105与栅介质之间的界面处散射中心对沟道中载流子迁移率的退化作用，又可以充当势垒层，与量子阱底部势垒层103、高迁移率量子阱沟道104的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在沟道中具有量子限制效应。
上述方案中，所述磷化镓界面控制层105与所述高迁移率量子阱沟道104的材料组分拥有相同的原子。
上述方案中，所述磷化镓界面控制层105与高K栅介质106之间的异质界面包括突变与缓变形式。
上述方案中，所述高K栅介质106的介电常数k高于SiO2的介电常数k＝3.9，以保证该高K栅介质106的等效氧化层厚度具有等比例缩小的能力，该高K栅介质106采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。
上述方案中，所述金属栅电极107包括功函数金属层与低电阻栅金属。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
本发明提供的这种具有高载流子迁移率和低界面态密度的III-V族半导体MOS界面结构(该III-V族半导体MOS界面结构也可以被称为是III-V族半导体MOS器件)，通过采用磷化镓(GaP)为界面控制层来钝化MOS界面处的悬挂键，降低了界面态密度，并降低了沟道中载流子的散射，同时磷化镓界面控制层又可作为势垒层，提高了沟道层中的二维电子气浓度，实现高迁移率和高电子浓度双重作用；通过磷化镓界面层(介电常数大于10)与高介电常数栅介质相结合来降低等效氧化层厚度(EOT)，最终在高迁移率III-V族半导体上实现低界面态密度(～1010cm-2)的MOS结构，满足了高性能III-V族半导体CMOS技术的要求。
附图说明
图1是本发明提供的具有高载流子迁移率和低界面态密度的III-V族半导体MOS界面结构的示意图；
图2是III-V族半导体N型量子阱沟道、磷化镓界面控制层与高K介质的能带结构示意图；
图3是III-V族半导体P型量子阱沟道、磷化镓界面控制层与高K介质的能带结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1是本发明提供的III-V族半导体MOS界面结构的示意图，该III-V族半导体MOS界面结构以磷化镓为界面控制层，具体包括：单晶衬底101，在单晶衬底101上表面形成的缓冲层102，在缓冲层102上形成的量子阱底部势垒层103，在量子阱底部势垒层103上形成的高迁移率量子阱沟道104，在高迁移率量子阱沟道104上形成的磷化镓界面控制层105，在磷化镓界面控制层105上形成的高K栅介质106，以及在该高K栅介质106上形成的金属栅结构107。
其中，所述单晶衬底101包括硅、锗、磷化镓、砷化镓、锑化镓、磷化铟、砷化铟、锑化铟以及它们的多元合金。缓冲层102能够释放所述单晶衬底101与高迁移率量子阱沟道104之间晶格失配应力。所述缓冲层102能够释放所述单晶衬底101与高迁移率量子阱沟道104之间晶格失配应力。
所述高迁移率量子阱沟道104采用III-V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)、锑化镓(GaSb)构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道104包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。
所述量子阱底部势垒层103采用III-V族半导体及其多元合金材料，以及电学绝缘或者半绝缘材料，其禁带宽度大于所述高迁移率量子阱沟道104，并且电子亲和势低于所述高迁移率量子阱沟道104。
所述磷化镓界面控制层105不仅能够消除表面的费米能级钉扎，且所述磷化镓界面控制层105的厚度范围包含单个原子层到10纳米。磷化镓界面控制层既可以消除所述界面控制层105与栅介质之间的界面处散射中心对沟道中载流子迁移率的退化作用，又可以充当势垒层，与量子阱底部势垒层103、高迁移率量子阱沟道104的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在沟道中具有量子限制效应；所述磷化镓界面控制层105与所述高迁移率量子阱沟道104的材料组分拥有相同的原子；所述磷化镓界面控制层105与高K栅介质106之间的异质界面包括突变与缓变形式。
所述高K栅介质106的介电常数k高于SiO2的介电常数k＝3.9，以保证该高K栅介质106的等效氧化层厚度具有等比例缩小的能力，该高K栅介质106采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。
本发明提供的具有高载流子迁移率和低界面态密度的III-V族半导体MOS界面结构，采用磷化镓为界面控制层来降低沟道中载流子的散射，实现了高迁移率；并同时降低高k栅介质与量子阱沟道层界面处的悬挂键，实现了低界面态密度。具体技术细节如下：
1)在单晶衬底101(包括硅与III-V族半导体衬底)上外延生长III-V族半导体缓冲层102，通过晶格弛豫将晶格常数调整到与量子阱底部势垒层103相当，采取柔性衬底、渐变缓冲层以及超晶格过滤等技术来降低缓冲层顶部的位错密度；
2)在低位错密度的缓冲层上102外延生长高阻的量子阱底部势垒层103，以降低衬底的漏电流；
3)在高阻的量子阱底部势垒层103上生长高迁移率III-V族半导体沟道层104，通常采用含铟的III-V族半导体材料(例如InGaAs)作为高电子迁移率N型沟道、含锑的III-V族半导体材料(例如GaSb)作为高空穴迁移率P型沟道，通过在P型沟道中引入双轴压缩应力可以进一步提高空穴迁移率。
4)在N型电子高迁移率沟道104上外延生长超薄磷化镓界面控制层，该势垒层与沟道材料晶格匹配或者赝配，并且异质界面平滑、界面态密度低，其能带结构如图2所示。在图2中，磷化镓界面控制层与底部势垒层(203，201)的禁带宽度大于N型电子高迁移率沟道层202，第一类能带对准关系保证沟道的导带与价带存在能量差，这样的能带结构使载流子的运动被束缚在沟道薄层中。磷化镓界面控制层将沟道202与高K栅介质204物理隔离，高K栅介质中的电离中心与缺陷对载流子的散射作用被大大削弱，从而在沟道中实现高迁移率。磷化镓界面控制层能够钝化MOS界面处的悬挂键，从而大幅度降低界面态密度。磷化镓界面控制层203不仅要求拥有与量子阱沟道层202相同的原子，而且能够钝化沟道层202与高K栅介质204的界面，从而大幅度降低界面态密度。例如，如果量子阱沟道层为In0.7Ga0.3As材料，界面控制层为磷化镓，其异质结界面处导带的能量差为0.7eV，电子被束缚在In0.7Ga0.3As沟道中，高K栅介质中的电离中心散射被磷化镓界面层所削弱。
5)在P型空穴高迁移率沟道104上外延生长超薄磷化镓界面控制层，该势垒层与沟道材料晶格匹配或者赝配，并且异质界面平滑、界面态密度低，其能带结构如图3所示。在图3中，磷化镓界面控制层和底部势垒层(303，301)的禁带宽度大于P型空穴高迁移率沟道层302，第一类能带对准关系保证沟道的导带与价带存在能量差，这样的能带结构使载流子的运动被束缚在沟道薄层中。磷化镓界面控制层将高迁移率沟道302与高K栅介质304物理隔离，高K栅介质中的电离中心与缺陷对载流子的散射作用被大大削弱，从而在沟道中实现高迁移率。磷化镓界面控制层能够钝化界面处的悬挂键，从而大幅度降低界面态密度。界面控制层303不仅要求拥有与量子阱沟道层302相同的原子类型，而且能够钝化沟道层302与高K栅介质304的界面，从而大幅度降低界面态密度。例如，如果P型量子阱沟道材料为锑化镓，界面控制层为磷化镓，其异质结价带的能量差为1.5eV，空穴被束缚在锑化镓沟道中，高K栅介质中的电离中心散射被磷化镓界面控制层所削弱。
6)在界面控制层上沉积栅介质材料，通常为高介电常数氧化物，如HfO2、ZrO2、La2O3等，沉积的方法主要为原子层沉积(ALD)。较高的介电常数(K值大于20)允许采用较厚的栅介质层来降低栅电极的漏电流。例如磷化镓界面层为1nm(EOT＜0.35nm)，ALD沉积的高K介质(k＝24)4nm(EOT＜0.65nm)，高K介质与磷化镓界面层的等效氧化层厚度(EOT)小于1nm，其物理厚度为5nm，从而降低栅电极的漏电流。
7)最后在栅介质材料106表面沉积金属栅电极107(包括功函数金属层与低电阻栅金属)。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种III-V族半导体MOS界面结构，其特征在于，包括：
单晶衬底(101)；
在单晶衬底(101)上形成的缓冲层(102)；
在缓冲层(102)上形成的量子阱底部势垒层(103)；
在量子阱底部势垒层(103)上形成的高迁移率量子阱沟道(104)；
在高迁移率量子阱沟道(104)上形成的磷化镓界面控制层(105)；
在磷化镓界面控制层(105)上形成的高K栅介质(106)；以及
在该高K栅介质(106)上形成的金属栅结构(107)。
2.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述单晶衬底(101)包括硅、锗、磷化镓、砷化镓、锑化镓、磷化铟、砷化铟、锑化铟以及它们的多元合金。
3.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述缓冲层(102)用于释放所述单晶衬底(101)与高迁移率量子阱沟道(104)之间晶格失配应力。
4.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述量子阱底部势垒层(103)采用的III-V族半导体薄层材料组分包含磷化镓、砷化镓、锑化镓、磷化铟、砷化铟、锑化铟以及它们的任意组合，所述量子阱底部势垒层(103)的禁带宽度大于所述高迁移率量子阱沟道(104)的禁带宽度，并且对所述高迁移率量子阱沟道(104)中的载流子形成量子限制效应。
5.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述高迁移率量子阱沟道(104)采用的III-V族半导体薄层材料组分包括砷化镓、锑化镓、磷化铟、砷化铟和锑化铟构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金，所述高迁移率量子阱沟道(104)包含一种III-V族半导体或者它们的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。
6.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述量子阱底部势垒层(103)、磷化镓界面控制层(105)与高迁移率量子阱沟道(104)的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系。
7.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述磷化镓界面控制层(105)用于消除所述高迁移率量子阱沟道(104)表面的费米能级钉扎，且所述磷化镓界面控制层(105)的厚度范围包含单个原子层到10纳米。
8.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述磷化镓界面控制层(105)与高K栅介质(106)之间的异质界面包括突变与缓变形式。
9.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述高K栅介质(106)的介电常数高于SiO2的介电常数3.9，以保证该高K栅介质(106)的等效氧化层厚度EOT具有等比例缩小的能力，所述高K栅介质(106)采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。
10.根据权利要求1所述的III-V族半导体MOS界面结构，其特征在于，所述金属栅电极(107)包括功函数金属层与低电阻栅金属。
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