CN102194859B - 高迁移率ⅲ-ⅴ族半导体mos界面结构 - Google Patents
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Abstract
本发明公开了一种高迁移率III-V族半导体MOS界面结构，该结构自下而上依次包括：一单晶衬底(101)；一在该单晶衬底(101)上表面形成的缓冲层(102)；一在该缓冲层(102)上形成的量子阱底部势垒层(103)；一在该量子阱底部势垒层(103)上形成的高迁移率量子阱沟道(104)；一在该高迁移率量子阱沟道(104)上形成的量子阱顶部势垒层(105)；一在该量子阱顶部势垒层(105)上形成的界面控制层(106)；一在该界面控制层(106)上形成的高K栅介质(107)；以及一在该高K栅介质(107)上形成的金属栅结构(108)。本发明同时实现高载流子迁移率与低界面态密度，满足高性能III-V族半导体CMOS技术的要求。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，具体涉及一种在III-V族半导体上实现高迁移率与低界面态密度的MOS界面结构，应用于高性能III-V族半导体CMOS技术。
背景技术
现有的硅集成电路技术遵循摩尔定律通过缩小特征尺寸来提高性能，这势必带来工艺设备和制造技术的复杂化，尤其是当半导体技术发展到纳米尺度后，硅集成电路技术日益逼近其理论和技术的双重极限，采用高迁移率沟道材料来提升硅基CMOS技术的性能已经成为延续摩尔定律的一个重要方向。III-V族半导体材料的室温电子迁移率大约是硅的6～60倍，在低电场和强场下具有非常优异的电子输运性能。并且，III-V族半导体拥有一系列晶格匹配的异质结材料体系，可以灵活地应用能带工程和杂质工程同时对器件的性能进行裁剪。与同等技术水平的硅基微电子技术相比，III-V族半导体具有显著的速度优势、超低的电压工作和极低的功耗。与新兴的分子、量子电子器件相比，III-V族半导体已广泛应用于高速电子与光电子领域，人们对其材料属性与器件物理了解十分深入，其制造技术与主流硅基工艺兼容而且成熟可靠。可以预见，III-V族半导体技术将在新一代超高速、低功耗集成电路中占有重要地位。
III-V族半导体MOS器件的研究开始于二十世纪六十年代。然而，在过去四十年中，高质量热稳定栅介质材料研发的滞后一直阻碍着III-V族半导体在大规模CMOS集成电路中的应用。近年来，硅基高k栅介质金属栅技术在45纳米CMOS中的成功应用为III-V族半导体CMOS技术的研制提供了新的技术平台。最新研究表明，采用原子层沉积(ALD)以及分子束外延(MBE)技术在III-V族半导体表面直接沉积高k栅介质材料已经实现了器件质量的的MOS界面。然而，直接在高迁移率沟道表面直接 生长高k栅介质材料会带来沟道载流子迁移率的下降、界面态密度高以及MOS界面的可靠性等方面的问题。因此，需要一种新的途径在III-V族半导体上同时实现高载流子迁移率与低界面态密度，以满足高性能III-V族半导体CMOS技术的要求。
发明内容
(一)要解决的技术问题
本发明的主要目的是提供一种高迁移率III-V族半导体MOS界面结构，以同时实现高载流子迁移率与低界面态密度，满足高性能III-V族半导体CMOS技术的要求。
(二)技术方案
为达到上述目的，本发明提供了一种高迁移率III-V族半导体MOS界面结构，该结构自下而上依次包括：
一单晶衬底101；
一在该单晶衬底101上表面形成的缓冲层102；
一在该缓冲层102上形成的量子阱底部势垒层103；
一在该量子阱底部势垒层103上形成的高迁移率量子阱沟道104；
一在该高迁移率量子阱沟道104上形成的量子阱顶部势垒层105；
一在该量子阱顶部势垒层105上形成的界面控制层106；
一在该界面控制层106上形成的高K栅介质107；以及
一在该高K栅介质107上形成的金属栅结构108。
上述方案中，所述单晶衬底101是硅(Si)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、氮化铝(AlN)、碳化硅(SiC)或氧化铝(Al2O3)衬底。
上述方案中，所述缓冲层102能够释放所述单晶衬底101与高迁移率量子阱沟道104之间晶格失配应力。
上述方案中，所述高迁移率量子阱沟道104采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)、锑化镓(GaSb)、氮化镓(GaN)和氮 化铟(InN)构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道104包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。
上述方案中，所述量子阱底部势垒层103和量子阱顶部势垒层105采用III-V族半导体及其多元合金材料，以及电学绝缘或者半绝缘材料，其禁带宽度大于所述高迁移率量子阱沟道104，并且电子亲和势低于所述高迁移率量子阱沟道104。
上述方案中，所述量子阱底部势垒层103、量子阱顶部势垒层105与所述高迁移率量子阱沟道104的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在沟道中具有量子限制效应。
上述方案中，所述量子阱顶部势垒层105的厚度应足以消除所述界面控制层106中以及界面处散射中心对沟道中载流子迁移率的退化作用，且所述量子阱顶部势垒层105的厚度范围包含单个原子层。
上述方案中，所述界面控制层106为电学绝缘介质材料，能够消除所述量子阱顶部势垒层105表面的费米能级钉扎，该电学绝缘介质材料是一种介质薄层，或者是多种介质薄层及其任意组合；且所述界面控制层106的厚度范围包含单个原子层。
上述方案中，所述界面控制层106的材料组分与所述量子阱顶部势垒层105的材料组分拥有相同的原子类型。
上述方案中，所述界面控制层106与高K栅介质107之间的异质界面包括突变与缓变形式。
上述方案中，所述高K栅介质107的介电常数k大于20，远高于介电常数k＝3.9的SiO2，以保证该高K栅介质107的等效氧化层厚度具有等比例缩小的能力，该高K栅介质107采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。
上述方案中，所述金属栅结构108包括功函数金属层与低电阻栅电极。
(三)有益效果
从上述技术方案可以看出，本发明具有以下有益效果：
本发明提供的这种高迁移率III-V族半导体MOS界面结构，采用量子阱顶部势垒层降低沟道中载流子的散射，实现高迁移率；利用控制层技术钝化界面处的悬挂键，实现低界面态密度；通过与高介电常数栅介质相结合来降低等效氧化层厚度(EOT)，最终在高迁移率III-V族半导体上实现低界面态密度(～1010cm-2)的MOS结构，以满足高性能III-V族半导体CMOS技术的要求。
附图说明
图1是本发明提供的高迁移率III-V族半导体MOS界面结构的示意图；
图2是III-V族半导体量子阱沟道与高K介质的能带结构示意图；
图3是III-V族半导体量子阱沟道、界面控制层与高K介质的能带结构示意图；
图4是硅基InGaAs/InAlAs MOS结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
如图1所示，图1是本发明提供的高迁移率III-V族半导体MOS界面结构的示意图，该结构自下而上依次包括：
一单晶衬底101；
一在该单晶衬底101上表面形成的缓冲层102；
一在该缓冲层102上形成的量子阱底部势垒层103；
一在该量子阱底部势垒层103上形成的高迁移率量子阱沟道104；
一在该高迁移率量子阱沟道104上形成的量子阱顶部势垒层105；
一在该量子阱顶部势垒层105上形成的界面控制层106；
一在该界面控制层106上形成的高K栅介质107；以及
一在该高K栅介质107上形成的金属栅结构108。
单晶衬底101是硅(Si)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、氮化铝(AlN)、碳化硅(SiC)或氧化铝(Al2O3)衬底。缓冲层102能够 释放所述单晶衬底101与高迁移率量子阱沟道104之间晶格失配应力。
高迁移率量子阱沟道104采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)、锑化镓(GaSb)、氮化镓(GaN)和氮化铟(InN)构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道104包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。
量子阱底部势垒层103和量子阱顶部势垒层105采用III-V族半导体及其多元合金材料，以及电学绝缘或者半绝缘材料，其禁带宽度大于所述高迁移率量子阱沟道104，并且电子亲和势低于所述高迁移率量子阱沟道104。量子阱底部势垒层103、量子阱顶部势垒层105与所述高迁移率量子阱沟道104的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在沟道中具有量子限制效应。量子阱顶部势垒层105的厚度应足以消除所述界面控制层106中以及界面处散射中心对沟道中载流子迁移率的退化作用，且所述量子阱顶部势垒层105的厚度范围包含单个原子层。
界面控制层106为电学绝缘介质材料，能够消除所述量子阱顶部势垒层105表面的费米能级钉扎，该电学绝缘介质材料是一种介质薄层，或者是多种介质薄层及其任意组合；且所述界面控制层106的厚度范围包含单个原子层。界面控制层106的材料组分与所述量子阱顶部势垒层105的材料组分拥有相同的原子类型。界面控制层106与高K栅介质107之间的异质界面包括突变与缓变形式。
高K栅介质107的介电常数k大于20，远高于介电常数k＝3.9的SiO2，以保证该高K栅介质107的等效氧化层厚度具有等比例缩小的能力，该高K栅介质107采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。金属栅结构108包括功函数金属层与低电阻栅电极。
本发明提供的这种高迁移率III-V族半导体MOS界面结构，采用量子阱势垒层降低沟道中载流子的散射，实现高迁移率；采用控制层技术来降低高k栅介质与量子阱势垒层界面处的悬挂键，实现低界面态密度。具体 技术细节如下：
(1)在单晶衬底101(包括硅与III-V族半导体衬底)上外延生长III-V族半导体缓冲层102，通过晶格弛豫将晶格常数调整到与量子阱底部势垒层103相当，采取柔性衬底、渐变缓冲层以及超晶格过滤等技术来降低缓冲层顶部的位错密度；
(2)在低位错密度的缓冲层上102外延生长高阻的量子阱底部势垒层103，以降低衬底的漏电流；
(3)在高阻的量子阱底部势垒层103上生长高迁移率III-V族半导体沟道层104，通常采用含铟材料(例如InAs)作为高电子迁移率N型沟道、含锑材料(例如InSb)作为高空穴迁移率P型沟道，通过在P型沟道中引入双轴压缩应力可以进一步提高空穴迁移率。
(4)在高迁移率沟道104上外延生长超薄III-V族半导体量子阱顶部势垒层105，该势垒层与沟道材料晶格匹配或者赝配，并且异质界面平滑、界面态密度低，其能带结构如图2所示。在图2中，量子阱势垒层(201，203)的禁带宽度大于沟道202，第一型能带对准关系保证沟道的导带与价带存在能量差，这样的能带结构使载流子的运动被束缚在沟道薄层中。量子阱顶部势垒层将沟道与栅介质204物理隔离，栅介质中的电离中心与缺陷对载流子的散射作用被大大削弱，从而在沟道中实现高迁移率。例如，在量子阱沟道In0.52Al0.48As/In0.7Ga0.3As/In0.52Al0.48As中，导带的能量差为0.7eV，电子被束缚在In0.7Ga0.3As沟道中，高K栅介质中的电离中心散射被In0.52Al0.48As势垒层所削弱。
(5)在量子阱顶部势垒层上沉积界面控制层，其电学特性为绝缘介质，该控制层能够钝化界面处的悬挂键，从而大幅度降低界面态密度，其能带结构如图3所示。界面控制层305不仅要求拥有与量子阱顶部势垒层303相同的原子类型，而且能够钝化量子阱顶部势垒层303与高K栅介质304的界面，从而大幅度降低界面态密度。例如，如果顶部势垒层为In0.52Al0.48As材料，那么界面控制层为含铝的介质材料，可以包括Al2O3、AlN、AlONx等，其厚度从单个原子层到几个原子层。
(6)在界面控制层上沉积栅介质材料，通常为高介电常数氧化物，如HfO2、ZrO2、La2O3等，沉积的方法主要为原子层沉积(ALD)。较高 的介电常数(K值大于20)允许采用较厚的栅介质层来降低栅电极的漏电流。
(7)最后在栅介质材料107表面沉积金属栅结构108(包括功函数金属层与低电阻栅电极)。
图4是按照本发明实施的硅基InGaAs/InAlAs MOS结构示意图。这种InGaAs/InAlAs MOS结构的制造流程包括：首先采用分子束外延方法(MBE)在Si(100)衬底401表面低温生长GaAs晶格缓冲层402，然后生长InAlAs渐变缓冲层402，然后依次生长100纳米In0.52Al0.48As底部势垒层403、10纳米In0.7Ga0.3As沟道404与1～2纳米In0.52Al0.48As顶部势垒层405，然后衬底被转移至等离子增强原子层沉积设备(PE-ALD)的反应腔中继续生长1纳米的AlONx界面控制层406、3纳米的La2O3栅介质层407、5纳米的TiN功函数层408，最后形成W金属电极409。通过实施本发明实现的这种高迁移率III-V族半导体MOS界面结构，其沟道电子迁移率高于6000cm2/Vs，界面态密度低于1×1011cm-2，等效氧化层厚度在1.0纳米左右，完全满足高性能CMOS技术的要求。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种高迁移率III-V族半导体MOS界面结构，其特征在于，该结构自下而上依次包括：
一单晶衬底(101)；
一在该单晶衬底(101)上表面形成的缓冲层(102)；
一在该缓冲层(102)上形成的量子阱底部势垒层(103)；
一在该量子阱底部势垒层(103)上形成的高迁移率量子阱沟道(104)；
一在该高迁移率量子阱沟道(104)上形成的量子阱顶部势垒层(105)；
一在该量子阱顶部势垒层(105)上形成的界面控制层(106)；
一在该界面控制层(106)上形成的高K栅介质(107)；以及
一在该高K栅介质(107)上形成的金属栅结构(108)；
其中，所述界面控制层(106)为电学绝缘介质材料，能够消除所述量子阱顶部势垒层(105)表面的费米能级钉扎。
2.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述单晶衬底(101)是硅、砷化镓、磷化铟、氮化镓、氮化铝、碳化硅或氧化铝衬底。
3.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述缓冲层(102)能够释放所述单晶衬底(101)与高迁移率量子阱沟道(104)之间晶格失配应力。
4.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述高迁移率量子阱沟道(104)采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓、磷化铟、锑化铟、砷化铟、锑化镓、氮化镓和氮化铟构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金。
5.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述高迁移率量子阱沟道(104)包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。
6.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述量子阱底部势垒层(103)和量子阱顶部势垒层(105)采用III-V族半导体及其多元合金材料，以及电学绝缘或者半绝缘材料，其禁带宽度大于所述高迁移率量子阱沟道(104)，并且电子亲和势低于所述高迁移率量子阱沟道(104)。
7.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述量子阱底部势垒层(103)、量子阱顶部势垒层(105)与所述高迁移率量子阱沟道(104)的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在沟道中具有量子限制效应。
8.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述量子阱顶部势垒层(105)的厚度应足以消除所述界面控制层(106)中以及界面处散射中心对沟道中载流子迁移率的退化作用，且所述量子阱顶部势垒层(105)的厚度范围包含单个原子层。
9.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述电学绝缘介质材料是一种介质薄层，或者是多种介质薄层及其任意组合。
10.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述界面控制层(106)与高K栅介质(107)之间的异质界面包括突变与缓变形式。
11.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述高K栅介质(107)的介电常数k大于20，远高于介电常数k＝3.9的SiO2，以保证该高K栅介质(107)的等效氧化层厚度具有等比例缩小的能力，该高K栅介质(107)采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。
12.根据权利要求1所述的高迁移率III-V族半导体MOS界面结构，其特征在于，所述金属栅结构(108)包括功函数金属层与低电阻栅电极。
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