CN102804382A - P型半导体器件 - Google Patents

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Abstract

一种半导体器件包括在第一约束层（32）之上的有源层（31）。有源层（31）包括小于20nm厚的一层α-Sn。第一约束层（32）由具有比α-Sn宽的能带隙的材料形成，其中，α-Sn与此材料之间的能带隙允许约束有源层中的载流子，使得有源层充当量子阱。可以在有源层（31）上方形成类似第二约束层（34）。半导体器件可以是p-FET。还描述了一种制造此类半导体器件的方法。

Description

P型半导体器件
技术领域
本发明涉及p型半导体器件。其特别地涉及p型场效应晶体管。
背景技术
为了产生对逻辑电路的改进，期望的是产生在较高频率和较低功率下工作的器件结构，特别是场效应晶体管（FET）。用于数字电路设计的标准架构是CMOS。为了实现CMOS电路，要求n-FET（以电子为载流子）和p-FET（以空穴为载流子）两者。
常规CMOS设计在很大程度上是基于Si半导体技术。对于n-FET而言，已经使用 InSb作为半导体实现了非常高的操作频率和低操作功率。在此系统中，在诸如GaAs的适当基底上生长一层AlxIn1-xSb，并在其上面生长InSb的薄器件层。在该器件层上生长将提供电子的被小AlxIn1-xSb隔离层与其分离的施主层。器件被适当地的层（再次地AlxIn1-xSb）覆盖，以将载流子约束在器件层区域中，该器件层区域形成量子阱。对于具有AlxIn1-xSb的组分的区域而言，x的值对于不同的区域可以不同。InSb具有非常高的电子迁移率，并且已经实现了极好的结果——已经产生了具有350 GHz工作速度和0.5 V的工作电压的n-FET。
应变InSb量子阱结构也适合于在p-FET中使用。在InSb与AlxIn1-xSb之间存在晶格失配，其导致量子阱中的压缩应变和因此的良好的空穴迁移率。已经实现了具有明显比常规Si或其它III-V半导体系统高的跨导和截止频率的p-FET。然而，用p型应变InSb量子阱场效应晶体管（QWFET)可实现的性能不可与对于n型QWFET而言可实现的相比。
还已调查了其它系统以产生适合于在CMOS逻辑中使用的高速p沟道器件——这些系统包括SiGe、Ge、InGaSb和碳纳米管。这些系统中目前没有一个提供了产生具有可与n型锑化铟QWFET的性能相比的性能的p-FET的途径。
因此期望的是产生具有p沟道性质的器件结构，其允许在具有可与用n型InSb QWFET可实现的相比且与之兼容的低功率和高频率性能的p-FET中使用。这将允许在公共基底上生长高性能p型和n型QWFET的形成物，允许以低功率消耗实现CMOS逻辑。
发明内容
因此，在第一方面，本发明提供了一种半导体器件，包括：有源层，其包括小于20nm厚的一层α-Sn；以及在有源层下面的第一约束层，其中，第一约束层由具有比α-Sn宽的能带隙的一种或多种材料形成，其中，α-Sn与所述一种或多种材料之间的价带偏移允许约束有源层中的载流子，使得有源层充当量子阱。
半导体器件通常是p型半导体器件。优选地，半导体器件是晶体管或用于晶体管的前体结构。更优选地，半导体器件是场效应晶体管或其前体结构。更优选地，半导体器件是p型场效应晶体管或用于p型场效应晶体管的前体结构。
α-Sn具有极高的空穴迁移率——被报告为2400cm2/Vs，约为InSb的两倍——并且已被本发明人认为特别适合于在QWFET中使用，因为其晶体性质与InSb的那些类似。因此其特别适合于在其中载流子是空穴且其中有源层形成p沟道的有源层中使用。
如果不存在将有源层的另一侧毗邻至邻近于第一约束层的一侧的层，则此结构将起作用。有利地，在有源层的该侧可以存在第二约束层，其由与第一约束层相同类型的材料形成。
如果将此类有源层置于压缩应变下，则增强其p沟道性质。有利地，在有源层与第一约束层和第二约束层中的至少一个之间存在至少1%的应变。这可以通过用α-Sn层代替常规InSb器件结构中的InSb来实现。在这种情况下，第一约束层和第二约束层中的至少一个包括三元III-V半导体，优选地一者或两者是AlxIn1-xSb，x通常在0.1与0.6之间且更优选地在0.30与0.45之间。其它可能的三元III-V半导体是InGaSb和/或AIGaSb。
第一约束层可以是有源层与基底之间的缓冲层。基底（其优选地是GaAs或Si）可以相对于晶面被斜切（miscut）以防止当在IV族层上生长III-V层时产生反相畴边界。有源层可以包含达到2%的掺杂剂——优选地Si或Ge——以使α-Sn层针对到β-Sn的相变稳定化。
优选地，半导体器件是p-FET，并且还包括全部设置在第二约束层上方的源极、漏极和栅极，其中，栅极位于源极与漏极之间以控制其之间的p沟道电流。此p沟道结构特别适合于在p-FET中使用以实现可与InSb n-FET的相比的性能。
替换地，半导体器件可以是用于p-FET的前体结构，如本文所述，所述结构包括基底和外延生长的第一约束层和有源层。前体结构可以包括在有源层之上的第二约束层。可选地，前体结构可以包括临时或永久盖层，适当的覆盖材料对于技术人员来说是众所周知的。
在另一方面，本发明提供了一种制造半导体器件的方法，包括步骤：制备基底；用外延生长过程直接地或间接地在基底上生长第一约束层；以及用外延生长过程在第一约束层上方生长α-Sn的有源层；其中，第一约束层由具有比α-Sn宽的能带隙的材料形成，其中，α-Sn与所述一种或多种材料之间的能带隙偏移允许约束有源层中的载流子，使得有源层充当量子阱。
供在本发明的实施例中使用的适当外延生长过程是MBE、MOCVD、ALD、CBE和MECVD——本技术领域的技术人员将认识到哪个可用外延生长过程将适合于生长本文所述的层。
在另一方面，本发明提供了一种用于场效应晶体管（优选地p型场效应晶体管）的前体结构，包括：有源层，其包括小于20nm厚的一层α-Sn；以及在有源层下面的第一约束层，其中，第一约束层由具有比α-Sn宽的能带隙的一种或多种材料形成，其中，α-Sn与所述一种或多种材料之间的价带偏移允许约束有源层中的载流子，使得有源层充当量子阱。
优选地——但不必须——前体结构包括在有源层之上的第二约束层。可选地，前体结构包括盖层，其能够——在必要时——在将结构处理成最终晶体管器件之前被去除。
在另一方面，本发明提供了α-Sn在QWFET器件的有源层中的使用，该有源层形成所述器件的p沟道。优选地，α-Sn包括小于20nm厚的层。
本发明的一个方面中的任何特征可以以任何适当组合的方式应用于本发明的任何其它方面。特别地，器件方面可以应用于方法和使用方面，反之亦然。参考附图，本发明延伸至基本上如本文所述的器件和方法。
附图说明
现在将通过参考附图以示例的方式来描述本发明的特定实施例，在附图中：
图1示出根据本发明的实施例的p沟道结构；
图2举例说明用于图1的p沟道结构的能带隙；
图3示出使用图1所述的类型的p沟道结构的p-FET；
图4举例说明用于图3的p-FET的生长的过程；以及
图5A和5B举例说明分别使用平面切和斜切基底在III-V材料层上方进行的IV族材料层的生长。
具体实施方式
图1示出根据本发明的实施例的p沟道结构的示例。
p沟道结构的关键部分是由α-Sn组成的量子阱层1。此量子阱层1是在具有适当能带隙和晶体结构的材料的缓冲层2上生长的——AlxIn1-xSb是适当的缓冲层材料。缓冲层形成用于量子阱的底部阻挡层。缓冲层2在这里被示为在基底3上形成，对于基底3而言，适当的物质将是GaAs，但是Si也是可能的基底选择。为了约束p沟道中的载流子（空穴），还可以在量子阱层1上提供另一顶部阻挡层4。在所示的示例中，其再次是AlxIn1-xSb。此布置提供了基本器件结构，但是下文描述了对此结构的改进。
α-Sn具有极高的空穴迁移率——被报告为2400cm2/Vs，约为InSb的两倍。通过AlxIn1-xSb缓冲层上的生长来增强空穴迁移率，因为这将导致由于AlxIn1-xSb的闪锌矿结构晶格与α-Sn的金刚石型立方晶格结构之间的失配而将量子阱层置于压缩应变下。α-Sn具有0.64912nm的晶格参数，因此是与InSb的良好晶格匹配，使得其能够有效地代替基于InSb的器件结构中的InSb。这意味着α-Sn也可与基于InSb的n型器件兼容，因此，能够一起在公共基底上提供两种类型的器件。这提供了高速且低功率的CMOS逻辑的可能性。
图2举例说明用于此结构的对照距离的能带隙。如可以看到的，α-Sn中的小能带隙和α-Sn的价带与AlxIn1-xSb的价带之间的大能带偏移（α-Sn的价带偏移相对于InSb而言为约0.4 eV）提供优良的空穴约束。导带之间的偏移是相对小的——虽然这不是基本问题（因为这是p沟道而不是n沟道，因此电子不是载流子），但是如果α-Sn的导带在AlxIn1-xSb的导带之上则可能是问题，因为这可能导致反阱，其可能影响p沟道的性能。可以通过增加x（并因此增加Al分数）来增加AlxIn1-xSb中的能带隙——可以控制此参数以获得令人满意的沟道性质。
图3举例说明采用图1所示的类型的p沟道的p-FET——还提供了如上所述的实际基本半导体器件结构的更多细节。在GaAs 33的基底上生长AlxIn1-xSb的缓冲层32，其包括下约束层322。α-Sn量子阱31被包括上约束层343的上层34覆盖。在上层34上方形成了源极35和漏极36。由放置在源极与漏极之间的栅极37来控制p沟道。
缓冲层32在厚度上可以从1至3μm。邻近于基底的是位于在基底31与下约束层322之间的AlxIn1-xSb的富Al适应层（accommodation layer）321。
α-Sn量子阱31通常在厚度上为约5nm——厚到足以在那里存在可用于低载流子质量的足够的能态，但是薄到足以形成有效的量子阱结构而不超过用于松弛的临界厚度，这将导致在量子阱结构的表面处产生位错和沟道的电气性质的严重劣化。
上层34可以在厚度上达到约20nm——这需要厚到足以有效地约束载流子，但是薄到足以允许栅极电压有效地控制通过量子阱层的传导。其具有多个子层以便实现某些期望的电气性质。提供了掺杂剂片342：这可以使用δ掺杂来提供用于沟道的载流子——对于此类p沟道而言，Be δ掺杂适合于此目的。掺杂剂片342被AlxIn1-xSb的隔离层341从有源层31的量子阱结构分离，隔离层342可以是相对薄的（例如，3nm厚）。也由AlxIn1-xSb形成的上约束层343在掺杂剂片342上方形成并用于约束有源层31中的载流子。替换地（图中未示出），可以以类似的方式在下约束层的上部中形成掺杂剂层。
此上约束层343需要足够厚以有效地约束载流子（如果器件总体上被设计为使得载流子否则将具有泄漏路径），但是足够薄以允许栅极37适当地控制有源层31。可以通过对上约束层343进行回蚀以形成栅极37位于其中的沟槽344来允许此类栅极控制。可以对上约束层343的上部进行p掺杂以提供到源极35和漏极36的更好的导电接触。
可以将常规沉积技术用于沉积AlxIn1-xSb和α-Sn层——分子束外延（MBE）和金属有机化学汽相沉积（MOCVD）两者都是特别适当的过程。如本领域的技术人员将认识到的，可以使用任何适当的外延生长过程——ALD、CBE和MECVD在可用的替换过程之中。用正常平版印刷技术来形成上述金属化层——其可以涉及例如光刻法或电子束平版印刷术。在器件制造中出现了某些特殊考虑因素以保证令人满意的层性质和质量。下面参考图4对这些进行讨论，其提供了在图3的p-FET结构的生长中涉及的过程的流程图说明。
在适当制备（步骤40）的半导体基底33上生长器件。GaAs是用于InSb系统的优选基底选择，并且在这里同样是适当的，因为α-Sn有效地替代了InSb量子阱系统中的InSb。如本领域的技术人员将认识到的，还可以有适合于与InSb系统一起使用的基底的其它选择。材料生长中的一个实际问题确实影响基底制备。α-Sn是一种IV材料，并且正在一个III-V材料之上生长且在其之上将生长另一III-V材料。这产生一个潜在的困难的源头，因为虽然III-V材料仅仅以半个晶胞为单位分裂或生长，但IV族材料将以晶胞的四分之一为单位生长。这在在III-V材料——该材料可以包含半晶胞高度的台阶，其在IV族材料的生长中不产生问题——上生长IV族材料时不引起特定的困难，但是在III-V材料的生长中可能引起相当大的困难。这是因为IV族层表面可以包含四分之一晶胞高度的台阶。此类台阶上的III-V材料的生长将导致反相畴边界50（如图5A所示），导致可能影响半导体器件的性质的缺陷。
在使用在0.5°至4°范围内、但优选地朝向（111）式平面约2°的明显斜切基底时可以发现对IV族材料上的III-V材料生长的此问题的解决方案。对于GaAs基底而言，其可以是距离（001）晶面的相当大的斜切。使用在其上方生长的此类斜切基底力层以仅具有较粗的台阶——这对于窄的四分之一晶胞高度台阶在IV族层中形成是非常不利的。在图5B中示出了IV族层的上表面处的结果——较粗台阶在很大程度上防止了反相畴边界的产生。类似的斜切对于Si基底而言是期望的。
缓冲层32'是由AlxIn1-xSb制成的且可以由用于形成此材料的器件结构的任何适当方法来形成（步骤42），其包含用于量子阱结构中的载流子的下约束层322。如上所述，这通常将是外延生长过程——定期地使用MEB和MOCVD两者来生长InSb系统，但是还可以采用其它外延生长过程。AlxIn1-xSb层的生长被本领域的技术人员很好地理解，并且这里将不进一步讨论。
如对于InSb的情况，AlxIn1-xSb与α-Sn之间的晶格失配使得其导致α-Sn层上的压缩应变。这通常对于器件性质是有利的，但是对于InSb和α-Sn两者的p沟道而言，期望的是进行进一步的修改以改善器件性能。
对可以在不在层之间的界面处引入错配位错的情况下在另一层（对于该层，其具有显著的晶格失配）上生长外延层的厚度存在限制。此类错配位错将降低空穴迁移率并因此显著地影响器件的期望电气性质。可以通过将相反符号的应变冻结到将在其上面生长失配外延层的层中来增加此厚度——这可以在在薄到足以使应变被俘获在其中的较高Al分数AlxIn1-xSb层（例如，0.5μm的Al0.35In0.65Sb）下面生长较低Al分数AlxIn1-xSb层（例如，2.5μm的Al0.3In0.7Sb）时在缓冲层AlxIn1-xSb中完成，应变是由两个AlxIn1-xSb层的不同晶格参数和热膨胀模数引入的。在本申请人的英国专利申请GB 0906331.4和题为“Strain Control in Semiconductor Devices”的同一日期的共同待决PCT申请中对此进行了更详细地描述，其被通过引用结合到本文中至法律允许的程度。
沿电流方向的压缩应变通常增强半导体系统中的空穴迁移率——这在Si系统中已被很好地研究，并且已被发现可适用于其它IV族以及III-V半导体系统。在诸如AlxIn1-xSb上的InSb或α-Sn的系统中，由层之间的晶格失配引起的双轴压缩应变提供了空穴迁移率益处。另一益处原则上可以通过将此系统置于沿电流方向的另一压缩应变下来提供，但是这将导致总体水平高的压缩应变，使得可能导致材料损坏。与沿着与电流正交的面内方向相比沿电流方向提供增加的压缩应变的替换方法可以通过使用沿此正交方向的拉伸单轴应变来实现。在本申请人的英国专利申请GB 0906333.0和题为“Uniaxial Tensile Strain in Semiconductor Devices”的同一日期的共同待决PCT申请中对此进行了更详细地描述，其被通过引用结合到本文中至法律允许的程度。
现在在缓冲层32的AlxIn1-xSb上约束层322上形成α-Sn层31（步骤44）。InSb系统上的α-Sn层的形成已经被广泛地研究，例如由Farrow等人在Journal of Crystal Growth vol. 54（1981），pp 507～518中，其讨论了用MBE进行α-Sn的异质外延膜的生长。在防止到不具有要求的电气性质的较高温度β-Sn金属状态的相转变时出现了实现α-Sn的有效层方面的实际困难。
这对于α-Sn层31本身的生长而言不是显著的问题——虽然AlxIn1-xSb的缓冲层32通常将是在有可能引起不期望相转变的温度（350℃）下生长，但可以在沉积Sn之前将工作温度冷却至低得多的值（例如，对于Farrow而言为-20℃）。如果将在α-Sn层31上方生长另一层AlxIn1-xSb（步骤46），即第二约束层34，则出现实际问题。如上文所指出的，在很可能引起不期望相转变的温度下生长一层AlxIn1-xSb是正常的。
实际上，α-Sn相在α-Sn层 31中比其在体中时更稳定，并且能够进一步使其稳定。如Stradling在Physica Scripta Vol. T35，237～244中和由Mason 与 Williams在Surface Science Letters Vol.（1992）L472～L476中所述的，在晶格失配基底上生长的α-Sn的薄膜与体中的α-Sn相比在明显更高的温度（150～200℃）下是稳定的。还可以通过掺杂来进一步使α-Sn层31稳定——用达到2%的Si或Ge进行的掺杂能够在没有结果得到的p沟道的期望电气性质的显著劣化的情况下使此层稳定，虽然更高水平的掺杂可能更显著地影响这些电气性质。
可以使上层的生长（步骤46）本身适度以防止α-Sn层31的不稳定。可以在降低的温度（小于200℃）下生长上层34本身的AlxIn1-xSb以防止α-Sn层31的不稳定。这对于AlxIn1-xSb生长而言不是最佳温度，但是其在此温度下仍能够以适当的性质生长。替换地，可以在此较低温度下开始生长，但是可以在已经沉积了单层或多层AlxIn1-xSb之后提高温度，因为当α-Sn层31被夹在两个AlxIn1-xSb层之间时，应针对相转变进一步使其稳定——例如，可以在较低温度下生长隔离层341，恢复至用于上约束层343本身的更正常的生长温度。另一替换将是对能够在较低温度下生长至高质量的上层使用不同的材料，诸如低温氧化物。在半导体应用中使用的氧化物包括SiO2、HfO2、GdO2、Al2O3和Ga2O3。
如上文所指出的，上层34的生长中的另一实际问题是防止在在一层IV族材料上生长III-V层时可能出现的反相畴边界。如上文所讨论的，这是通过在斜切基底上生长器件结构来解决的。隔离层341、掺杂剂片342、上约束层343和沟槽344的形成是常规的，如本技术领域的技术人员将认识到的那样，并且在这里不进行进一步讨论。
然后用平版印刷过程（诸如光刻或电子束平版印刷过程）以常规方式形成（步骤48）源极35、漏极36和栅极37——通常，金属化后面是光刻掩膜的产生和金属化层的回蚀，后续去除掩膜以形成要求的金属焊盘。这些完成p-FET，并且然后能够通过到金属焊盘的布线以任何常规方式将器件简单地连接至其它电路元件。
在M. Radosavljevic等人呈现给2008 IEEE国际电子器件会议（IEDB 2008）的论文“High-Performance 40nm Gate Length InSb p-Channel Compressively Strained Quantum Well Field Effect Transistors for Low-Power (VCC=0.5) Logic Applications”中能够找到InSb应变QWFET的制造和结构的进一步讨论。在本讨论中阐述的关于使用基于InSb系统的应变量子阱有源层的p-FET的一般原理适合于在本发明的实施例中使用。

Claims (25)

1.一种半导体器件，包括：
有源层，其包括小于20nm厚的一层α-Sn；以及
在有源层下面的第一约束层，其中，第一约束层由具有比α-Sn宽的能带隙的一种或多种材料形成，其中，α-Sn与所述一种或多种材料之间的能带隙偏移允许约束有源层中的载流子，使得有源层充当量子阱。
2.如权利要求1所述的半导体器件，还包括在有源层上的第二约束层，其中，第二约束层也由具有比α-Sn宽的能带隙的一种或多种材料形成，其中，α-Sn与所述一种或多种材料之间的能带隙偏移允许约束有源层中的载流子。
3.如权利要求1或权利要求2所述的半导体器件，其中，用达到2%的Si、Ge或其组合来掺杂有源层。
4.如任一前述权利要求所述的半导体器件，其中，有源层中的载流子是空穴，并且有源层形成p沟道。
5.如从属于权利要求2的任一前述权利要求所述的半导体器件，其中，在有源层与第一约束层和第二约束层中的至少一个之间存在至少1%的应变。
6.如从属于权利要求2的任一前述权利要求所述的半导体器件，其中，第一约束层和第二约束层中的至少一个包括三元III-V半导体。
7.如权利要求6所述的半导体器件，其中，第一约束层和第二约束层中的至少一个包括AIxIn1-xSb。
8.如权利要求7所述的半导体器件，其中，第一约束层和第二约束层两者都包括AlxIn1-xSb。
9.如权利要求7或权利要求8所述的半导体器件，其中，x的值在0.30 ≤x≤0.45的范围内。
10.如任一前述权利要求所述的半导体器件，还包括基底，其中，第一约束层在基底上方形成至少0.2μm的缓冲层。
11.如权利要求10所述的半导体器件，其中，所述基底包括GaAs或Si。
12.如任一前述权利要求所述的半导体器件，其中， 所述半导体器件是p-FET，并且其中，所述半导体还包括全部设置在第二约束层上方的源极、漏极和栅极，其中，栅极位于源极与漏极之间以控制其之间的p沟道中的电流。
13.如权利要求12所述的半导体器件，其中，所述半导体器件还包括适合于向有源层贡献载流子的掺杂剂片。
14.一种制造半导体器件的方法，包括步骤：
制备基底；
用外延生长过程直接地或间接地生长第一约束层；以及
用外延生长过程在第一约束层上方生长α-Sn的有源层；
其中，第一约束层由具有比α-Sn的能带隙宽的一种或多种材料形成，其中，α-Sn与所述一种或多种材料之间的能带隙偏移允许约束有源层中的载流子，使得有源层充当量子阱。
15.如权利要求14所述的方法，还包括步骤：
用外延生长过程在α-Sn的有源层上方生长第二约束层；
其中，第二约束层由具有比α-Sn的能带隙宽的一种或多种材料形成，其中，α-Sn与所述一种或多种材料之间的能带隙偏移允许约束有源层中的载流子。
16.如权利要求15所述的方法，其中，制备基底的步骤包括制备相对于晶面基本上被斜切以在其上面进行第一约束层、有源层和第二约束层的后续生长的表面。
17.如权利要求16所述的方法，其中，所述基底是GaAs或Si，并且所述晶面是（001）平面。
18.如权利要求14至17中的任一项所述的方法，其中，任何约束层由AlxIn1-xSb形成。
19.如权利要求18所述的方法，其中，x的值在0.30 ≤x≤0.45的范围内。
20.如从属于权利要求15的权利要求15至19中的任一项所述的方法，其中，所述半导体器件是p-FET，并且其中，所述方法还包括步骤：
用平版印刷过程在第二约束层上方形成金属源极、漏极和栅极焊盘以形成p-FET，其有源层形成p沟道。
21.如从属于权利要求15的权利要求15至20中的任一项所述的方法，其中，控制第二约束层的生长条件，从而防止有源层的不稳定。
22.α-Sn在QWFET器件的有源层中的使用，该有源层形成所述器件的p沟道。
23.如权利要求22所述的使用，其中，α-Sn包括小于20nm厚的层。
24.基本上如上文参考附图所述的任何器件或方法。
25.上文参考附图所述的任何新型特征或特征的组合。
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