JPH0878337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0878337A JPH0878337A JP20963694A JP20963694A JPH0878337A JP H0878337 A JPH0878337 A JP H0878337A JP 20963694 A JP20963694 A JP 20963694A JP 20963694 A JP20963694 A JP 20963694A JP H0878337 A JPH0878337 A JP H0878337A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し、半導体装置の
製造工程において不活性で且つ清浄なＩＶ族半導体基体
表面を維持すると共に、他の成分との反応を防止する。 【構成】 半導体装置の製造工程の途中工程において、
ＩＶ族半導体基体１の表面にＶ族元素からなる原子層４
をを少なくとも１原子層エピタキシャル成長させる。
製造工程において不活性で且つ清浄なＩＶ族半導体基体
表面を維持すると共に、他の成分との反応を防止する。 【構成】 半導体装置の製造工程の途中工程において、
ＩＶ族半導体基体１の表面にＶ族元素からなる原子層４
をを少なくとも１原子層エピタキシャル成長させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、特に、半導体装置の製造工程におい
て、ＩＶ族半導体基体表面にＶ族元素からなる原子層を
少なくとも一原子層堆積させて表面を不活性化し、表面
での反応を防止した半導体装置の製造方法に関するもの
である。
関するものであり、特に、半導体装置の製造工程におい
て、ＩＶ族半導体基体表面にＶ族元素からなる原子層を
少なくとも一原子層堆積させて表面を不活性化し、表面
での反応を防止した半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】従来、半導体装置の製造工程において
は、露出した半導体基体表面には無数の不飽和結合手
（ｄａｎｇｌｉｎｇ−ｂｏｎｄ）が存在するためその表
面は活性である。従って、半導体基体表面は他の成分と
反応しやすいので、ある製造工程と次の製造工程との間
において、半導体基体表面に炭素やナトリウム等の汚染
源の付着が生じて問題となっており、また、この様な半
導体基体表面の活性化の問題は、集積度が向上するにし
たがってより顕著になり、例えば、半導体製造工程にお
いて半導体基体表面に自然酸化膜が形成される等の不所
望な反応も生じていた。
は、露出した半導体基体表面には無数の不飽和結合手
（ｄａｎｇｌｉｎｇ−ｂｏｎｄ）が存在するためその表
面は活性である。従って、半導体基体表面は他の成分と
反応しやすいので、ある製造工程と次の製造工程との間
において、半導体基体表面に炭素やナトリウム等の汚染
源の付着が生じて問題となっており、また、この様な半
導体基体表面の活性化の問題は、集積度が向上するにし
たがってより顕著になり、例えば、半導体製造工程にお
いて半導体基体表面に自然酸化膜が形成される等の不所
望な反応も生じていた。
【０００３】これらの問題を解決するためには、半導体
基体を搬送する際に半導体基体表面に窒化膜等の保護膜
を設けて不飽和結合手（ｄａｎｇｌｉｎｇ−ｂｏｎｄ）
を減少させてやれば良いが、保護膜を設けた場合には、
次の工程で保護膜を除去することが必要となり、結局、
保護膜の堆積・除去という製造工程としてかなり時間の
かかる工程を余分に必要とすることになる。
基体を搬送する際に半導体基体表面に窒化膜等の保護膜
を設けて不飽和結合手（ｄａｎｇｌｉｎｇ−ｂｏｎｄ）
を減少させてやれば良いが、保護膜を設けた場合には、
次の工程で保護膜を除去することが必要となり、結局、
保護膜の堆積・除去という製造工程としてかなり時間の
かかる工程を余分に必要とすることになる。
【０００４】一方、半導体表面の純物性的研究において
は、シリコンの（１１１）面にＶ族元素であるＡｓ原子
層を堆積させることにより、Ａｓの最外殻電子が非共有
結合対（ｌｏｎｅ−ｐａｉｒ）を形成して外部からの汚
染に対する耐性を有することが知られている。（ＰＨＹ
ＳＩＣＡＬ ＲＥＶＩＥＷ Ｂ ＶＯＬ．３５，ＮＯ．
８，１５ ＭＡＲＣＨ １９８７−Ｉ，ｐｐ．３９４５
〜３９５１）
は、シリコンの（１１１）面にＶ族元素であるＡｓ原子
層を堆積させることにより、Ａｓの最外殻電子が非共有
結合対（ｌｏｎｅ−ｐａｉｒ）を形成して外部からの汚
染に対する耐性を有することが知られている。（ＰＨＹ
ＳＩＣＡＬ ＲＥＶＩＥＷ Ｂ ＶＯＬ．３５，ＮＯ．
８，１５ ＭＡＲＣＨ １９８７−Ｉ，ｐｐ．３９４５
〜３９５１）
【０００５】これは、図１に示すようにシリコン等のＩ
Ｖ族半導体基体の（１１１）表面に堆積されたＶ族原子
層の内の３個の電子は他の電子と共にＳｉの結晶格子と
共有結合するものの、残りの２個の電子が非共有結合対
（ｌｏｎｅ−ｐａｉｒ）を形成して、結果的に不飽和結
合手（ｄａｎｇｌｉｎｇ−ｂｏｎｄ）を飽和して表面が
不活性化することによる。
Ｖ族半導体基体の（１１１）表面に堆積されたＶ族原子
層の内の３個の電子は他の電子と共にＳｉの結晶格子と
共有結合するものの、残りの２個の電子が非共有結合対
（ｌｏｎｅ−ｐａｉｒ）を形成して、結果的に不飽和結
合手（ｄａｎｇｌｉｎｇ−ｂｏｎｄ）を飽和して表面が
不活性化することによる。
【０００６】この場合、清浄なシリコンの（１１１）面
において、シリコン基体表面の活性なＳｉ原子が再構成
（ｒｅｃｏｎｓｔｒｕｃｔｉｏｎ）して、理想的な表面
の格子状態の７倍（７×７）の格子状の配置、即ち、Ｓ
ｉ（１１１）−７×７面を構成する。
において、シリコン基体表面の活性なＳｉ原子が再構成
（ｒｅｃｏｎｓｔｒｕｃｔｉｏｎ）して、理想的な表面
の格子状態の７倍（７×７）の格子状の配置、即ち、Ｓ
ｉ（１１１）−７×７面を構成する。
【０００７】そして、このＳｉ（１１１）−７×７清浄
表面にＡｓ原子層をエピタキシャル成長により少なくと
も１原子層堆積させることにより、その表面は理想的な
格子状態の表面、即ち、Ｓｉ（１１１）：Ａｓ−１×１
表面になり、表面が不活性になることが確認されてい
る。
表面にＡｓ原子層をエピタキシャル成長により少なくと
も１原子層堆積させることにより、その表面は理想的な
格子状態の表面、即ち、Ｓｉ（１１１）：Ａｓ−１×１
表面になり、表面が不活性になることが確認されてい
る。
【０００８】次いで、このＳｉ（１１１）：Ａｓ−１×
１を水素雰囲気中でアニールすることにより、表面に堆
積したＡｓ原子は蒸発し、清浄なＳｉ（１１１）−７×
７面が再び得られる。なお、上記参照文献においては、
Ｓｉのみならず、Ｇｅについても示唆されている。
１を水素雰囲気中でアニールすることにより、表面に堆
積したＡｓ原子は蒸発し、清浄なＳｉ（１１１）−７×
７面が再び得られる。なお、上記参照文献においては、
Ｓｉのみならず、Ｇｅについても示唆されている。
【０００９】また、シリコン半導体の（００１）面の場
合には、その清浄な表面はＳｉ原子の再構成によりＳｉ
（００１）−２×１面となり、その表面にＶ族元素であ
るＳｂを少なくとも１原子層堆積させることにより理想
的な格子状態の表面、即ち、Ｓｉ（００１）：Ｓｂ−１
×１表面が得られ、表面が不活性になることが知られて
いる。
合には、その清浄な表面はＳｉ原子の再構成によりＳｉ
（００１）−２×１面となり、その表面にＶ族元素であ
るＳｂを少なくとも１原子層堆積させることにより理想
的な格子状態の表面、即ち、Ｓｉ（００１）：Ｓｂ−１
×１表面が得られ、表面が不活性になることが知られて
いる。
【００１０】
【発明が解決しようとする課題】しかし、上記のＩＶ族
半導体基体表面のＶ族原子層による不活性化の現象は、
純物性的に研究されているだけで、具体的な半導体製造
工程における不活性化に用いることは、全く認識されて
おらず、ある製造工程と次の製造工程との間における半
導体基体表面の不活性化を簡単な工程により実現するこ
とは依然として困難であった。
半導体基体表面のＶ族原子層による不活性化の現象は、
純物性的に研究されているだけで、具体的な半導体製造
工程における不活性化に用いることは、全く認識されて
おらず、ある製造工程と次の製造工程との間における半
導体基体表面の不活性化を簡単な工程により実現するこ
とは依然として困難であった。
【００１１】また、上記の不活性化の現象は、単に半導
体製造工程間における半導体基体表面の不活性化のみな
らず、他の製造工程への応用可能性を研究することによ
り、その製造工程を簡素化する事は非常に有意義なこと
である。
体製造工程間における半導体基体表面の不活性化のみな
らず、他の製造工程への応用可能性を研究することによ
り、その製造工程を簡素化する事は非常に有意義なこと
である。
【００１２】したがって、本発明は、半導体基体表面に
Ｖ族元素からなる原子層を堆積させることによる表面の
不活性化の現象を、半導体装置の製造工程に応用するこ
とにより、半導体装置の製造工程において簡単な工程に
よりＩＶ族半導体基体の表面を不活性化し、他の成分と
の反応を防止することを目的とする。
Ｖ族元素からなる原子層を堆積させることによる表面の
不活性化の現象を、半導体装置の製造工程に応用するこ
とにより、半導体装置の製造工程において簡単な工程に
よりＩＶ族半導体基体の表面を不活性化し、他の成分と
の反応を防止することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、半導体装置の
製造工程の途中工程において、ＩＶ族半導体基体表面に
Ｖ族元素からなる原子層を少なくとも１原子層エピタキ
シャル成長させることを特徴とするものである。
製造工程の途中工程において、ＩＶ族半導体基体表面に
Ｖ族元素からなる原子層を少なくとも１原子層エピタキ
シャル成長させることを特徴とするものである。
【００１４】また、本発明は、ＩＶ族半導体基体表面に
堆積したＶ族元素からなる原子層を次の工程で除去し
て、清浄なＩＶ族半導体基体表面を回復して次の工程を
行うことを特徴とするものである。
堆積したＶ族元素からなる原子層を次の工程で除去し
て、清浄なＩＶ族半導体基体表面を回復して次の工程を
行うことを特徴とするものである。
【００１５】また、本発明は、ＩＶ族半導体基体表面に
堆積したＶ族元素からなる原子層の上に金属層を堆積さ
せ、１０原子層以下の原子層からなる配線層を形成する
ことを特徴とするものである。
堆積したＶ族元素からなる原子層の上に金属層を堆積さ
せ、１０原子層以下の原子層からなる配線層を形成する
ことを特徴とするものである。
【００１６】
【作用】図２乃至図４を用いて、ＩＶ族半導体基体表面
に堆積させたＶ族元素からなる原子層の作用を説明す
る。ここにおいては、Ｓｉ及びＧｅ以外の半導体におい
ても同じような現象が生ずることを確認するために、Ｓ
ｉ及びＧｅ以外の他のＩＶ族半導体であるα−Ｓｎ（ダ
イヤモンド型構造でＥｇは約０．０８ｅＶ）について実
験を行った。
に堆積させたＶ族元素からなる原子層の作用を説明す
る。ここにおいては、Ｓｉ及びＧｅ以外の半導体におい
ても同じような現象が生ずることを確認するために、Ｓ
ｉ及びＧｅ以外の他のＩＶ族半導体であるα−Ｓｎ（ダ
イヤモンド型構造でＥｇは約０．０８ｅＶ）について実
験を行った。
【００１７】図２及び図３は、半導体基体表面のＲＨＥ
ＥＤ（Ｒｅｆｌｅｃｔｉｖｅ Ｈｉｇｈ Ｅｎｅｒｇｙ
Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ ）パタ
ーンであり、また、図４はＥＥＬＳ（Ｅｌｅｃｔｒｏｎ
Ｅｎｅｒｇｙ ＬｏｓｓＳｐｅｃｔｒｕｍ）スペクト
ルである。
ＥＤ（Ｒｅｆｌｅｃｔｉｖｅ Ｈｉｇｈ Ｅｎｅｒｇｙ
Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ ）パタ
ーンであり、また、図４はＥＥＬＳ（Ｅｌｅｃｔｒｏｎ
Ｅｎｅｒｇｙ ＬｏｓｓＳｐｅｃｔｒｕｍ）スペクト
ルである。
【００１８】図２（ａ）及び（ｂ）参照 図２（ａ）は、ＩｎＳｂ基板の（１１１）面上に成長さ
せたα−Ｓｎの清浄面を＜１１０＞方向から見た場合の
ＲＨＥＥＤパターンの写真を模写したものであり、図２
（ｂ）は同じ表面を＜２１１＞方向から見た場合のＲＨ
ＥＥＤパターンの写真を模写したものである。これは、
ＲＨＥＥＤパターンの写真が不鮮明であるため、理解し
やすいようにこの回折像を強調したものである。
せたα−Ｓｎの清浄面を＜１１０＞方向から見た場合の
ＲＨＥＥＤパターンの写真を模写したものであり、図２
（ｂ）は同じ表面を＜２１１＞方向から見た場合のＲＨ
ＥＥＤパターンの写真を模写したものである。これは、
ＲＨＥＥＤパターンの写真が不鮮明であるため、理解し
やすいようにこの回折像を強調したものである。
【００１９】図２（ａ）の方が鮮明であるが、両方の回
折像から、α−Ｓｎの理想表面である（１１１）−１×
１表面からの反射に対応して、中央部及びその両側に強
く光る３本のパターンがみられ、また、それらの間には
光強度の弱い２本のパターンが等間隔に見られる。これ
らの弱いパターンは、α−Ｓｎ（１１１）−３×３表面
からの反射に対応するもので、α−Ｓｎの場合にはＳｎ
原子の再構成により理想格子状態の３倍の格子状配置が
形成されていることになる。
折像から、α−Ｓｎの理想表面である（１１１）−１×
１表面からの反射に対応して、中央部及びその両側に強
く光る３本のパターンがみられ、また、それらの間には
光強度の弱い２本のパターンが等間隔に見られる。これ
らの弱いパターンは、α−Ｓｎ（１１１）−３×３表面
からの反射に対応するもので、α−Ｓｎの場合にはＳｎ
原子の再構成により理想格子状態の３倍の格子状配置が
形成されていることになる。
【００２０】図３（ａ）及び（ｂ）参照 図３（ａ）及び（ｂ）は、各々α−Ｓｎの清浄面、即
ち、α−Ｓｎ（１１１）−３×３表面にＳｂを１原子層
堆積させた時の＜１１０＞方向及び＜２１１＞方向から
見た場合のＲＨＥＥＤパターンの模写である。両方の回
折像において、α−Ｓｎの理想表面である（１１１）−
１×１表面からの反射に対応する強く光る３本のパター
ンのみがみられ、その間の弱い２本のパターンは見えな
くなる。これは、Ｓｂの堆積により、α−Ｓｎの結晶表
面が理想表面になっていることを意味する。
ち、α−Ｓｎ（１１１）−３×３表面にＳｂを１原子層
堆積させた時の＜１１０＞方向及び＜２１１＞方向から
見た場合のＲＨＥＥＤパターンの模写である。両方の回
折像において、α−Ｓｎの理想表面である（１１１）−
１×１表面からの反射に対応する強く光る３本のパター
ンのみがみられ、その間の弱い２本のパターンは見えな
くなる。これは、Ｓｂの堆積により、α−Ｓｎの結晶表
面が理想表面になっていることを意味する。
【００２１】図３（ｃ）及び（ｄ）参照 図３（ｃ）及び（ｄ）は、各々α−Ｓｎの清浄面にＩｎ
を３原子層堆積させた時の＜１１０＞方向及び＜２１１
＞方向から見た場合のＲＨＥＥＤパターンの模写であ
る。両方の回折像において、比較的強く光る３本のパタ
ーンのみがみられる。これは、３本のパターンの間隔ｄ
を測ることにより、Ｉｎ−Ｓｎ合金からの反射であるこ
とが分かり、したがって、α−Ｓｎ表面にＩｎを堆積さ
せた場合には両者の間で反応（相互拡散）が生じ、合金
が形成されることが確認された。
を３原子層堆積させた時の＜１１０＞方向及び＜２１１
＞方向から見た場合のＲＨＥＥＤパターンの模写であ
る。両方の回折像において、比較的強く光る３本のパタ
ーンのみがみられる。これは、３本のパターンの間隔ｄ
を測ることにより、Ｉｎ−Ｓｎ合金からの反射であるこ
とが分かり、したがって、α−Ｓｎ表面にＩｎを堆積さ
せた場合には両者の間で反応（相互拡散）が生じ、合金
が形成されることが確認された。
【００２２】図３（ｅ）及び（ｆ）参照 図３（ｅ）及び（ｆ）は、各々α−Ｓｎの清浄面にＳｂ
を１原子層堆積させた基体表面、即ち、α−Ｓｎ（１１
１）：Ｓｂ−１×１表面にＩｎを３原子層堆積させた時
の＜１１０＞方向及び＜２１１＞方向から見た場合のＲ
ＨＥＥＤパターンの模写である。両方の回折像におい
て、α−Ｓｎ（１１１）−１×１表面に対応する比較的
強く光る３本のパターンと、その外側に２本のパターン
がみられる。
を１原子層堆積させた基体表面、即ち、α−Ｓｎ（１１
１）：Ｓｂ−１×１表面にＩｎを３原子層堆積させた時
の＜１１０＞方向及び＜２１１＞方向から見た場合のＲ
ＨＥＥＤパターンの模写である。両方の回折像におい
て、α−Ｓｎ（１１１）−１×１表面に対応する比較的
強く光る３本のパターンと、その外側に２本のパターン
がみられる。
【００２３】この外側の２本のパターンは、パターンの
間隔を測ることにより、Ｉｎ−Ｓｎ合金からの反射では
なく、Ｉｎ自体からの反射であることが分かる。したが
って、α−Ｓｎ（１１１）：Ｓｂ−１×１表面にＩｎを
堆積させた場合にはα−ＳｎとＩｎの間で反応（相互拡
散）が生じないことが確認された。
間隔を測ることにより、Ｉｎ−Ｓｎ合金からの反射では
なく、Ｉｎ自体からの反射であることが分かる。したが
って、α−Ｓｎ（１１１）：Ｓｂ−１×１表面にＩｎを
堆積させた場合にはα−ＳｎとＩｎの間で反応（相互拡
散）が生じないことが確認された。
【００２４】また、図４（ａ）及び（ｂ）は、α−Ｓｎ
（１１１）−３×３表面にＩｎを１原子層堆積させた時
のＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓ
ｓＳｐｅｃｔｒｕｍ）のスペクトル、及び、α−Ｓｎ
（１１１）：Ｓｂ−１×１表面にＩｎを１原子層堆積さ
せた時のＥＥＬＳのスペクトルである。このスペクトル
は、所定のエネルギーの電子を照射した場合に得られる
反射電子のエネルギーを測定してグラフ化したものであ
り、原子の種類に応じて反射電子の損失エネルギー（Ｌ
ｏｓｓ Ｅｎｅｒｇｙ）が異なることを利用したもので
ある。
（１１１）−３×３表面にＩｎを１原子層堆積させた時
のＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓ
ｓＳｐｅｃｔｒｕｍ）のスペクトル、及び、α−Ｓｎ
（１１１）：Ｓｂ−１×１表面にＩｎを１原子層堆積さ
せた時のＥＥＬＳのスペクトルである。このスペクトル
は、所定のエネルギーの電子を照射した場合に得られる
反射電子のエネルギーを測定してグラフ化したものであ
り、原子の種類に応じて反射電子の損失エネルギー（Ｌ
ｏｓｓ Ｅｎｅｒｇｙ）が異なることを利用したもので
ある。
【００２５】図４（ａ）参照 α−Ｓｎ（１１１）−３×３表面にＩｎを１原子層堆積
させた場合には、Ｓｎからの反射に対応する損失エネル
ギー（Ｌｏｓｓ Ｅｎｅｒｇｙ）が約２５ｅＶのピーク
が消失し、ＥＥＬＳのスペクトルからもＩｎ−Ｓｎ合金
が形成されることが確認された。
させた場合には、Ｓｎからの反射に対応する損失エネル
ギー（Ｌｏｓｓ Ｅｎｅｒｇｙ）が約２５ｅＶのピーク
が消失し、ＥＥＬＳのスペクトルからもＩｎ−Ｓｎ合金
が形成されることが確認された。
【００２６】図４（ｂ）参照 α−Ｓｎ（１１１）：Ｓｂ−１×１表面にＩｎを１原子
層堆積させた場合には、Ｓｎからの反射に対応する損失
エネルギー（Ｌｏｓｓ Ｅｎｅｒｇｙ）が約２５ｅＶの
ピークが消失せず、Ｉｎからの反射に対応する損失エネ
ルギー（Ｌｏｓｓ Ｅｎｅｒｇｙ）が約１９ｅＶのピー
クが新たに見られる。したがって、α−Ｓｎ表面にＶ族
元素からなる原子層を堆積した場合には、α−Ｓｎ表面
が不活性化し、Ｉｎ等の他の成分との反応が生じなくな
る。
層堆積させた場合には、Ｓｎからの反射に対応する損失
エネルギー（Ｌｏｓｓ Ｅｎｅｒｇｙ）が約２５ｅＶの
ピークが消失せず、Ｉｎからの反射に対応する損失エネ
ルギー（Ｌｏｓｓ Ｅｎｅｒｇｙ）が約１９ｅＶのピー
クが新たに見られる。したがって、α−Ｓｎ表面にＶ族
元素からなる原子層を堆積した場合には、α−Ｓｎ表面
が不活性化し、Ｉｎ等の他の成分との反応が生じなくな
る。
【００２７】したがって、この実験からは、ＩＶ族半導
体基体表面にＶ族元素からなる原子層を堆積させること
により、Ｖ族元素からなる原子層の内の３個の電子はＩ
Ｖ族半導体の結晶格子に対応して共有結合するものの、
残りの２個の電子が非共有結合対（ｌｏｎｅ−ｐａｉ
ｒ）を形成して、結果的に不飽和結合手（ｄａｎｇｌｉ
ｎｇ−ｂｏｎｄ）を飽和させて表面が不活性化すること
が理解される。したがって、室温近傍の比較的低温にお
いては、Ｖ族元素からなる原子層の堆積により半導体基
体表面と他の成分との反応を防止することができる。
体基体表面にＶ族元素からなる原子層を堆積させること
により、Ｖ族元素からなる原子層の内の３個の電子はＩ
Ｖ族半導体の結晶格子に対応して共有結合するものの、
残りの２個の電子が非共有結合対（ｌｏｎｅ−ｐａｉ
ｒ）を形成して、結果的に不飽和結合手（ｄａｎｇｌｉ
ｎｇ−ｂｏｎｄ）を飽和させて表面が不活性化すること
が理解される。したがって、室温近傍の比較的低温にお
いては、Ｖ族元素からなる原子層の堆積により半導体基
体表面と他の成分との反応を防止することができる。
【００２８】また、ＩＶ族半導体基体表面に堆積したＶ
族元素からなる原子層を次の工程で除去した場合には、
不純物汚染のない清浄な表面が得られ、さらに、Ｖ族元
素からなる原子層表面に金属層を設けた場合には、金属
層と半導体基体表面との反応が防止できるので、安定し
た配線層が得られる。
族元素からなる原子層を次の工程で除去した場合には、
不純物汚染のない清浄な表面が得られ、さらに、Ｖ族元
素からなる原子層表面に金属層を設けた場合には、金属
層と半導体基体表面との反応が防止できるので、安定し
た配線層が得られる。
【００２９】
【実施例】図５に基づいて本発明の第１の実施例である
ＣＭＯＳ半導体装置の製造工程を説明する。
ＣＭＯＳ半導体装置の製造工程を説明する。
【００３０】図５（ａ）参照 先ず、（１１１）面のｐ型シリコン半導体からなるシリ
コン半導体基体１の表面を研磨したのち、シリコン半導
体基体１を真空チャンバーにおいて、Ａｒイオン２のス
パッタと約８５０℃のアニールを繰り返すことにより表
面を清浄化する。この時点において、シリコン半導体基
体１の表面は、Ｓｉ（１１１）７×７清浄表面になる。
コン半導体基体１の表面を研磨したのち、シリコン半導
体基体１を真空チャンバーにおいて、Ａｒイオン２のス
パッタと約８５０℃のアニールを繰り返すことにより表
面を清浄化する。この時点において、シリコン半導体基
体１の表面は、Ｓｉ（１１１）７×７清浄表面になる。
【００３１】図５（ｂ）参照 次いで、ＭＢＥ装置のＡｓセルからのＡｓ原子３にシリ
コン半導体基体１をさらすことによりその表面にＡｓ原
子層４を堆積させる。この時の、シリコン半導体基体１
の表面は、Ｓｉ（１１１）：Ａｓ１×１表面になる。
コン半導体基体１をさらすことによりその表面にＡｓ原
子層４を堆積させる。この時の、シリコン半導体基体１
の表面は、Ｓｉ（１１１）：Ａｓ１×１表面になる。
【００３２】図５（ｃ）参照 次いで、クリーンルーム内においてシリコン半導体基体
１をこの状態でＣＶＤ装置内に搬入して、水素雰囲気中
で、約６００℃の基板温度においてアニールすることに
より、シリコン半導体基体１表面のＡｓ原子層を蒸発さ
せ清浄な表面を得たのち、その表面に窒化シリコン膜５
を堆積し、通常のドライ・エッチング工程により窒化シ
リコン膜５をパターニングしたのち、アッシングにより
フォトレジスト（図示せず）を除去し、次いで、露出し
たシリコン半導体基体１表面に新たなＡｓ原子層６を堆
積させる。
１をこの状態でＣＶＤ装置内に搬入して、水素雰囲気中
で、約６００℃の基板温度においてアニールすることに
より、シリコン半導体基体１表面のＡｓ原子層を蒸発さ
せ清浄な表面を得たのち、その表面に窒化シリコン膜５
を堆積し、通常のドライ・エッチング工程により窒化シ
リコン膜５をパターニングしたのち、アッシングにより
フォトレジスト（図示せず）を除去し、次いで、露出し
たシリコン半導体基体１表面に新たなＡｓ原子層６を堆
積させる。
【００３３】図５（ｄ）参照 次いで、クリーンルーム内においてシリコン半導体基体
１をこの状態でイオン注入装置へ搬送して、ここで水素
雰囲気中でアニールすることによりＡｓ原子層を蒸発さ
せたのち、窒化シリコン膜５パターンをマスクとしてＰ
等のｎ型不純物のイオン７を注入してウエル形成用イオ
ン注入領域８を形成し、さらに、このイオン注入したシ
リコン半導体基体１の表面に更にＡｓ原子層９を堆積さ
せる。
１をこの状態でイオン注入装置へ搬送して、ここで水素
雰囲気中でアニールすることによりＡｓ原子層を蒸発さ
せたのち、窒化シリコン膜５パターンをマスクとしてＰ
等のｎ型不純物のイオン７を注入してウエル形成用イオ
ン注入領域８を形成し、さらに、このイオン注入したシ
リコン半導体基体１の表面に更にＡｓ原子層９を堆積さ
せる。
【００３４】図５（ｅ）参照 次いで、クリーンルーム内においてシリコン半導体基体
１をこの状態で熱処理装置内に搬入して、同じく水素雰
囲気中でアニールすることによりＡｓ原子層を蒸発させ
たのち、酸化性雰囲気中でアニールにすることにより、
注入したイオンを活性化すると共に、ドライブ−イン拡
散してｎ型ウエル１０を形成し、それと同時に露出表面
を酸化して５００Å程度のウエル酸化膜（図示せず）を
形成する。以後は、通常のＣＭＯＳの製造工程により、
ソース・ドレインを形成してＣＭＯＳ半導体装置を完成
させる。
１をこの状態で熱処理装置内に搬入して、同じく水素雰
囲気中でアニールすることによりＡｓ原子層を蒸発させ
たのち、酸化性雰囲気中でアニールにすることにより、
注入したイオンを活性化すると共に、ドライブ−イン拡
散してｎ型ウエル１０を形成し、それと同時に露出表面
を酸化して５００Å程度のウエル酸化膜（図示せず）を
形成する。以後は、通常のＣＭＯＳの製造工程により、
ソース・ドレインを形成してＣＭＯＳ半導体装置を完成
させる。
【００３５】この第１の実施例においては、（１１１）
を主面とするシリコン半導体基体を用いているが、（０
０１）面を主面とする基体でも良く、また、Ｖ族原子と
してＡｓを用いているが、Ｓｂでも良い。なお、（００
１）面は、（１００）面及び（０１０）面等と等価な面
である。
を主面とするシリコン半導体基体を用いているが、（０
０１）面を主面とする基体でも良く、また、Ｖ族原子と
してＡｓを用いているが、Ｓｂでも良い。なお、（００
１）面は、（１００）面及び（０１０）面等と等価な面
である。
【００３６】次に、図６を用いて本発明の第２の実施例
である、数原子層からなる配線層の形成工程を説明す
る。これは、将来、半導体装置の集積化・超微細化が進
み半導体装置の表面に数原子層の金属層からなる配線層
が要求される場合の実施例であり、ＭＯＳＦＥＴを用い
て説明する。なお、本発明においては、数原子層とは１
０原子層以下の原子層を意味する。
である、数原子層からなる配線層の形成工程を説明す
る。これは、将来、半導体装置の集積化・超微細化が進
み半導体装置の表面に数原子層の金属層からなる配線層
が要求される場合の実施例であり、ＭＯＳＦＥＴを用い
て説明する。なお、本発明においては、数原子層とは１
０原子層以下の原子層を意味する。
【００３７】図６（ａ）参照 通常の工程で形成した微細構造のＭＯＳＦＥＴのソース
・ドレイン領域１１，１２に電極を形成する際に、露出
したシリコン半導体基体１のソース・ドレイン領域１
１，１２の表面をＡｒイオン照射及びアニールにより清
浄化したのち、その表面にＳｂからなる原子層１３を１
原子層エピタキシャル成長させる。
・ドレイン領域１１，１２に電極を形成する際に、露出
したシリコン半導体基体１のソース・ドレイン領域１
１，１２の表面をＡｒイオン照射及びアニールにより清
浄化したのち、その表面にＳｂからなる原子層１３を１
原子層エピタキシャル成長させる。
【００３８】図６（ｂ）参照 次いで、その上にＡｌを数原子層堆積させることによ
り、ソース・ドレイン電極１４を形成する。この場合、
Ｓｂの存在によりＡｌとＳｉとが比較的低温では相互拡
散することはないので、両者の界面はＳｂを介して急峻
に保たれ、したがって、微小なソース・ドレイン領域を
破壊するＡｌスパイクや合金反応による配線層の断線が
生じることがない。
り、ソース・ドレイン電極１４を形成する。この場合、
Ｓｂの存在によりＡｌとＳｉとが比較的低温では相互拡
散することはないので、両者の界面はＳｂを介して急峻
に保たれ、したがって、微小なソース・ドレイン領域を
破壊するＡｌスパイクや合金反応による配線層の断線が
生じることがない。
【００３９】
【発明の効果】本発明によれば、ＩＶ族半導体基体表面
にＶ族元素からなる少なくとも１原子層を堆積させるこ
とにより、簡単な工程により半導体基体表面を不活性化
し、半導体装置の製造工程において他の成分との反応が
生じない安定した半導体基体表面を得ることができる。
にＶ族元素からなる少なくとも１原子層を堆積させるこ
とにより、簡単な工程により半導体基体表面を不活性化
し、半導体装置の製造工程において他の成分との反応が
生じない安定した半導体基体表面を得ることができる。
【図１】本発明の原理を説明するための結晶構造を表す
図である。
図である。
【図２】本発明の作用を説明するためのα−Ｓｎ（１１
１）−３×３表面のＲＨＥＥＤパターンである。
１）−３×３表面のＲＨＥＥＤパターンである。
【図３】本発明の作用を説明するために、α−Ｓｎ（１
１１）−３×３表面及びα−Ｓｎ（１１１）：Ｓｂ−１
×１表面にＩｎを１原子層堆積させた場合のＲＨＥＥＤ
パターンである。
１１）−３×３表面及びα−Ｓｎ（１１１）：Ｓｂ−１
×１表面にＩｎを１原子層堆積させた場合のＲＨＥＥＤ
パターンである。
【図４】本発明の作用を説明するためのＥＥＬＳのスペ
クトルである。
クトルである。
【図５】本発明の第１の実施例であるＣＭＯＳ半導体装
置の製造工程を説明する図である。
置の製造工程を説明する図である。
【図６】本発明の第２の実施例である数原子層からなる
配線層を形成する工程を説明する図である。
配線層を形成する工程を説明する図である。
１ シリコン半導体基体 ２ Ａｒイオン ３ Ａｓ原子 ４ Ａｓ原子層 ５ 窒化シリコン膜 ６ Ａｓ原子層 ７ 注入イオン ８ ウエル形成用イオン注入領域 ９ Ａｓ原子層 １０ ウエル領域 １１ ソース領域 １２ ドレイン領域 １３ Ｓｂ原子層 １４ Ａｌソース・ドレイン電極
Claims (6)
- 【請求項１】 半導体装置の製造工程の途中工程におい
て、ＩＶ族半導体基体表面にＶ族元素からなる原子層を
少なくとも一原子層エピタキシャル成長させることを特
徴とする半導体装置の製造方法。 - 【請求項２】 上記ＩＶ族半導体基体表面に堆積した上
記Ｖ族元素からなる原子層を次の工程で除去して、前記
ＩＶ族半導体基体の清浄な表面を回復して次の工程を行
うことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記ＩＶ族半導体基体表面に堆積した上
記Ｖ族元素からなる原子層を除去する工程が、水素雰囲
気中でのアニールであることを特徴とする請求項２記載
の半導体装置の製造方法。 - 【請求項４】 上記ＩＶ族半導体基体表面に堆積した上
記Ｖ族元素からなる原子層の上に金属層を堆積させ、１
０原子層以下の原子層からなる配線層を形成することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 上記ＩＶ族半導体基体が（１１１）面の
シリコン半導体基体であり、上記Ｖ元素がＡｓであるこ
とを特徴とする請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項６】 上記ＩＶ族半導体基体が（００１）面の
シリコン半導体基体であり、上記Ｖ元素がＳｂであるこ
とを特徴とする請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20963694A JPH0878337A (ja) | 1994-09-02 | 1994-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20963694A JPH0878337A (ja) | 1994-09-02 | 1994-09-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878337A true JPH0878337A (ja) | 1996-03-22 |
Family
ID=16576077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20963694A Withdrawn JPH0878337A (ja) | 1994-09-02 | 1994-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878337A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970334A (en) * | 1996-09-27 | 1999-10-19 | Nec Corporation | Method of manufacturing contacts to diverse doped regions using intermediate layer of arsenic or phosphorus |
| CN100454492C (zh) * | 2002-06-13 | 2009-01-21 | 衡阳科晶微电子有限公司 | 共晶焊背面金属化工艺 |
| JP2012523713A (ja) * | 2009-04-14 | 2012-10-04 | キネテイツク・リミテツド | ｐ型半導体デバイス |
-
1994
- 1994-09-02 JP JP20963694A patent/JPH0878337A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970334A (en) * | 1996-09-27 | 1999-10-19 | Nec Corporation | Method of manufacturing contacts to diverse doped regions using intermediate layer of arsenic or phosphorus |
| CN100454492C (zh) * | 2002-06-13 | 2009-01-21 | 衡阳科晶微电子有限公司 | 共晶焊背面金属化工艺 |
| JP2012523713A (ja) * | 2009-04-14 | 2012-10-04 | キネテイツク・リミテツド | ｐ型半導体デバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |