JP2012523713A - ｐ型半導体デバイス - Google Patents
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Abstract
半導体デバイスが、第１の閉じ込め層（３２）上に活性層（３１）を備える。活性層（３１）は厚さ２０ｎｍ未満のα−Ｓｎ層を備える。第１の閉じ込め層（３２）は、α−Ｓｎより広いバンドギャップの材料から形成され、α−Ｓｎとこの材料間のバンドギャップオフセットは活性層への電荷キャリアの閉じ込めを可能にし、活性層は量子井戸として作用する。類似の第２の閉じ込め層（３４）が活性層（３１）上に形成されてもよい。半導体デバイスはｐ−ＦＥＴであってもよい。このような半導体デバイスの製造方法もまた説明されている。
Description
本発明はｐ型半導体デバイスに関する。本発明は、具体的には、ｐ型電界効果トランジスタに関する。
論理回路を向上させるためには、デバイス構造、とりわけより高周波数かつより低電力で動作する電界効果トランジスタ（ＦＥＴ）を形成することが望ましい。ディジタル回路設計の標準アーキテクチャはＣＭＯＳである。ＣＭＯＳ回路を達成するために、（電荷キャリアとして電子を具備する）ｎ−ＦＥＴおよび（電荷キャリアとして正孔を具備する）ｐ−ＦＥＴの両方が必要とされる。
従来のＣＭＯＳ設計はＳｉ半導体技術に大きく基づいている。ｎ−ＦＥＴについて、非常に高い動作周波数および低い動作電力が、半導体としてＩｎＳｂを使用することによって達成されてきた。本システムにおいては、ＡｌｘＩｎ１−ｘＳｂ層がＧａＡｓなどの適切な基板上に成長され、この上にＩｎＳｂの薄型デバイス層が成長される。電子を提供するためのドナー層がデバイス層上に成長され、小型のＡｌｘＩｎ１−ｘＳｂスペーサ層によってこれから分離されている。デバイス層は適切なＡｌｘＩｎ１−ｘＳｂ層によって被覆され、量子井戸を形成するデバイス層領域に電荷キャリアを閉じ込める。ＡｌｘＩｎ１−ｘＳｂ組成の領域について、値ｘは領域ごとに変化しうる。ＩｎＳｂは非常に高い電子移動度を有しており、極めて良好な結果が達成されており、３５０ＧＨｚの動作速度および０．５Ｖの動作電圧のｎ−ＦＥＴが形成されてきた。
歪みＩｎＳｂ量子井戸構造もまたｐ−ＦＥＴでの使用に適している。ＩｎＳｂとＡｌｘＩｎ１−ｘＳｂ間には格子不整合があり、このことは、量子井戸の圧縮歪み、ひいては良好な正孔移動度をもたらす。従来のＳｉまたは他のＩＩＩ−Ｖ族半導体システムよりもかなり高い相互コンダクタンスおよびカットオフ周波数のｐ−ＦＥＴもまた達成されている。にもかかわらず、ｐ型歪みＩｎＳｂ量子井戸電界効果トランジスタ（ＱＷＦＥＴ）によって達成可能な性能は、ｎ型ＱＷＦＥＴで達成可能な性能と同程度のものではない。
ＣＭＯＳ論理回路で使用するのに適した高速ｐチャネルデバイスを形成するために他のシステムもまた研究されてきたが、これらのシステムはＳｉＧｅ、Ｇｅ、ＩｎＧａＳｂおよびカーボンナノチューブを含んでいる。これらのうちのいずれも、現在のところは、ｎ型アンチモン化インジウムＱＷＦＥＴの性能に匹敵する性能のｐ−ＦＥＴを形成する手段を提供していない。
Ｆａｒｒｏｗらによる、Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ｖｏｌ．５４（１９８１），ｐｐ５０７〜５１８
Ｐｈｙｓｉｃａ Ｓｃｒｉｐｔａ Ｖｏｌ．Ｔ３５，２３７〜２４４，ｂｙ Ｓｔｒａｄｌｉｎｇ
Ｍａｓｏｎ＆Ｗｉｌｌｉａｍｓによる、Ｓｕｒｆａｃｅ Ｓｃｉｅｎｃｅ Ｌｅｔｔｅｒｓ Ｖｏｌ．２７３（１９９２）Ｌ４７２〜Ｌ４７６
Ｍ．Ｒａｄｏｓａｖｌｊｅｖｉｃらによる、「Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ４０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ ＩｎＳｂ ｐ−Ｃｈａｎｎｅｌ Ｃｏｍｐｒｅｓｓｉｖｅｌｙ Ｓｔｒａｉｎｅｄ Ｑｕａｎｔｕｍ Ｗｅｌｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ （Ｖｃｃ＝０．５） Ｌｏｇｉｃ Ａｐｐｌｉｃａｔｉｏｎｓ」，ｔｈｅ ２００８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ（ＩＥＤＢ ２００８）
ｎ型ＩｎＳｂＱＷＦＥＴで達成可能な性能に匹敵し、かつこれと互換性のある低電力かつ高周波数性能のｐ−ＦＥＴで使用可能なｐチャネル特性を具備するデバイス構造を形成することが望ましい。これによって、高性能のｐ型およびｎ型のＱＷＦＥＴの形成は共通の基板上に成長可能になり、ＣＭＯＳ論理回路は低消費電力で実現される。
第１の態様では、本発明は、厚さ２０ｎｍ未満のα−Ｓｎ層を備える活性層と、活性層の下の第１の閉じ込め層とを備える半導体デバイスであって、第１の閉じ込め層がα−Ｓｎより広いバンドギャップの１つ以上の材料から形成され、α−Ｓｎと前記１つ以上の材料間のバレンスバンドオフセットが活性層への電荷キャリアの閉じ込めを可能にし、活性層が量子井戸として作用する、半導体デバイスを提供する。
半導体デバイスは通常ｐ型半導体デバイスである。好ましくは、半導体デバイスはトランジスタか、トランジスタの前駆体構造である。より好ましくは、半導体デバイスは電界効果トランジスタ、またはこの前駆体構造である。最も好ましくは、半導体デバイスはｐ型電界効果トランジスタ、またはｐ型電界効果トランジスタの前駆体構造である。
α−Ｓｎは、ＩｎＳｂのおよそ２倍の２４００ｃｍ２／Ｖｓと報告されている極めて高い正孔移動度を有しており、本発明者らによって、結晶特性がＩｎＳｂと類似しているためにＱＷＦＥＴでの使用に特に適しているものとして認識されてきた。したがって、電荷キャリアが正孔であり、かつ活性層がｐチャネルを形成する活性層での使用に特に適している。
この構造は、第１の閉じ込め層に隣接する側に活性層のもう一方の側を隣接させる層がない場合に機能する。好都合なことに、第１の閉じ込め層と同じタイプの材料から形成された第２の閉じ込め層が活性層の側にあってもよい。
このような活性層のｐチャネル特性は、圧縮歪み下に配置される場合に向上される。好都合なことに、活性層と、第１の閉じ込め層および第２の閉じ込め層のうちの少なくとも一方との間には少なくとも１％の歪みがある。これは、α−Ｓｎ層を、従来のＩｎＳｂデバイス構造のＩｎＳｂと置換することによって達成可能である。この場合、第１の閉じ込め層および第２の閉じ込め層のうちの少なくとも一方が三元ＩＩＩ−Ｖ族半導体を備えており、好ましくは一方または両方がＡｌｘＩｎ１−ｘＳｂであり、ここでｘは通常０．１および０．６の間であり、より好ましくは０．３０および０．４５の間である。他の考えられる三元ＩＩＩ−Ｖ族半導体はＩｎＧａＳｂおよび／またはＡｌＧａＳｂである。
第１の閉じ込め層は、活性層と基板間のバッファ層であってもよい。（好ましくはＧａＡｓまたはＳｉでできている）基板は、ＩＩＩ−Ｖ層がＩＶ族層上に成長される場合に反位相領域境界の形成を防止するために、結晶面に対してミスカットされてもよい。活性層は、β−Ｓｎへの相転移に対してα−Ｓｎ層を安定化させるために、最大２％のドーパント、好ましくはＳｉまたはＧｅを含有してもよい。
好ましくは、半導体デバイスはｐ−ＦＥＴであり、すべてが第２の閉じ込め層上に配置されるソース、ドレインおよびゲートをさらに備えており、ゲートはソースとドレイン間に配置され、これらの間のｐチャネルの電流をコントロールする。このｐチャネル構造は、ＩｎＳｂ ｎ−ＦＥＴに匹敵する性能を達成するためにｐ−ＦＥＴでの使用に特に適している。
代替的に、半導体デバイスはｐ−ＦＥＴの前駆体構造であってもよく、前記構造は基板を備えており、本明細書に説明されているように第１の閉じ込め層および活性層をエピタキシャル成長させる。前駆体構造は、活性層上に第２の閉じ込め層を備えてもよい。任意に、前駆体構造は一時的または永続的な被覆層を備えてもよく、適切な被覆材料は当業者に知られている。
さらなる態様では、本発明は、基板を準備するステップと、エピタキシャル成長プロセスによって基板上に直接的または間接的に第１の閉じ込め層を成長させるステップと、エピタキシャル成長プロセスによって第１の閉じ込め層上にα−Ｓｎ活性層を成長させるステップとを備える、半導体デバイス製造方法であって、第１の閉じ込め層が、α−Ｓｎより広いバンドギャップの１つ以上の材料から形成され、α−Ｓｎと前記１つ以上の材料間のバンドギャップオフセットが活性層への電荷キャリアの閉じ込めを可能にし、活性層が量子井戸として作用する、半導体デバイス製造方法を提供する。
本発明の実施形態で使用するのに適したエピタキシャル成長プロセスはＭＢＥ、ＭＯＣＶＤ、ＡＬＤ、ＣＢＥおよびＭＥＣＶＤであり、当業者は、これらの利用可能なエピタキシャル成長プロセスのうちのいずれが、本明細書に説明されている層を成長させるのにふさわしいかを理解している。
さらなる態様では、本発明は、厚さ２０ｎｍ未満のα−Ｓｎ層を備える活性層と、活性層の下の第１の閉じ込め層とを備える電界効果トランジスタ、好ましくはｐ型電界効果トランジスタの前駆体構造であって、第１の閉じ込め層が、α−Ｓｎより広いバンドギャップの１つ以上の材料から形成され、α−Ｓｎと前記１つ以上の材料間のバレンスバンドオフセットが活性層への電荷キャリアの閉じ込めを可能にし、活性層が量子井戸として作用する、前駆体構造を提供する。
絶対的にではないが、好ましくは前駆体構造は活性層上に第２の閉じ込め層を備える。任意に、前駆体構造は、必要な場合に、最終的なトランジスタデバイスに構造を処理する前に除去可能な被覆層を備える。
さらなる態様では、本発明は、ＱＷＦＥＴデバイスの活性層でのα−Ｓｎの使用を提供し、活性層は前記デバイスのｐチャネルを形成する。好ましくは、α−Ｓｎは厚さ２０ｎｍ未満の層を備える。
本発明の一態様の任意の特徴は、任意の適切な組み合わせで、本発明の他の態様に適用可能である。とりわけ、装置の態様は方法および使用の態様に適用可能であり、この逆も可能である。本発明は、添付の図面を参照して実質的に本明細書に説明されている装置および方法まで拡張される。
次に本発明の具体的実施形態は、添付の図面を参照して一例として説明される。
図１は、本発明の実施形態にしたがったｐチャネル構造の一例を示している。
ｐチャネル構造の重要な部分は、α−Ｓｎでできている量子井戸層１である。この量子井戸層１は、適切なバンドギャップの材料でできているバッファ層２上に成長され、結晶構造ＡｌｘＩｎ１−ｘＳｂは適切なバッファ層材料である。バッファは量子井戸の底部バリアを形成する。バッファ層２は基板３上に形成されるものとしてここでは示されており、これに対して適切な物質はＧａＡｓであるが、Ｓｉもまた可能な基板の選択肢である。電荷キャリア（正孔）をｐチャネルに閉じ込めるために、さらなる上部バリア層４が量子井戸層１上に提供されてもよい。これもまた、示されている例ではＡｌｘＩｎ１−ｘＳｂである。この構成は基本的なデバイス構造を提供するが、この構造の改良についてはさらに後述される。
α−Ｓｎは、ＩｎＳｂのおよそ２倍の２４００ｃｍ２／Ｖｓと報告されている非常に高い正孔移動度を有している。正孔移動度はＡｌｘＩｎ１−ｘＳｂバッファ層上への成長によって高められるが、それは、このことが、ＡｌｘＩｎ１−ｘＳｂの閃亜鉛鉱構造格子とα−Ｓｎのダイアモンド立法格子構造間の不整合ゆえに、圧縮歪みの下に量子井戸層を配置することになるからである。α−Ｓｎは０．６４９１２ｎｍの格子パラメータを有しているため、ＩｎＳｂに対して良好な格子整合であり、ＩｎＳｂベースのデバイス構造においてＩｎＳｂと効果的に置換可能になる。このことは、α−ＳｎはＩｎＳｂに基づいたｎ型デバイスと互換性があることを意味しており、２つの型のデバイスが共通の基板上に共に提供可能である。このことは、高速かつ低電力のＣＭＯＳ論理回路の可能性を提供する。
図２は、距離に対するこの構造のバンドギャップを図示している。理解されるように、α−Ｓｎの小さなバンドギャップと、α−ＳｎのバレンスバンドおよびＡｌｘＩｎ１−ｘＳｂのバレンスバンド間の大きなバンドオフセット（α−ＳｎのバレンスバンドオフセットはＩｎＳｂに対しておよそ０．４ｅＶである）と、は良好な正孔閉じ込めを提供する。導電バンド間のオフセットは比較的小さいが、これは本質的な問題ではなく（これはｎチャネルではなくｐチャネルであるため、電子がキャリアではないため）、α−Ｓｎの導電バンドがＡｌｘＩｎ１−ｘＳｂの導電バンド上にある場合には問題となる可能性があり、それは、このことが、ｐチャネルの性能に影響を与えうるアンチウェル（ａｎｔｉ−ｗｅｌｌ）をもたらす可能性があるからである。ＡｌｘＩｎ１−ｘＳｂのバンドギャップは、ｘを増加させることによって（つまりＡｌの割合を増加させることによって）増大されることが可能であり、このパラメータは満足のいくチャネル特性を取得するためにコントロール可能である。
図３は、図１に示されているタイプのｐチャネルを用いるｐ−ＦＥＴを図示しており、上述されているような実用的な基本半導体デバイス構造のさらなる詳細も提供されている。下部閉じ込め層３２２を含むＡｌｘＩｎ１−ｘＳｂバッファ層３２がＧａＡｓ基板３３上に成長される。α−Ｓｎ量子井戸３１が、上部閉じ込め層３４３を含む上部層３４によって被覆される。ソース３５およびドレイン３６が上部層３４上に形成される。ｐチャネルは、ソースとドレイン間に配置されているゲート３７によってコントロールされる。
バッファ層３２は１から３μｍまでの厚さであってもよい。基板３１と下部閉じ込め層３２２間にあるＡｌｘＩｎ１−ｘＳｂでできているＡｌに富んだ収容層３２１が基板に隣接している。
α−Ｓｎ量子井戸３１は通常約５ｎｍの厚さであり、低キャリア質量に対して利用可能な十分なエネルギー状態がある程度に十分厚いが、有効量子井戸構造を形成し、かつ緩和のための臨界厚を超えない程度に薄いものであり、量子井戸構造の表面の転移の形成と、チャネルの電気特性の重大な低下を招く恐れがある。
上部層３４は最大約２０ｎｍの厚さであってもよく、これは、キャリアを効果的に閉じ込めるのに十分な厚さであるが、ゲート電圧が量子井戸層を介する伝導を効果的にコントロールできるほど薄いものである必要がある。上部層は、一定の所望の電気特性を達成するためにいくつかのサブ層を有している。ドーパントシート３４２が提供されており、これは、チャネルにキャリアを提供するためにδ−ドーピングを使用可能であり、このタイプのｐチャネルについては、Ｂｅ δ−ドーピングがこの目的には適切である。ドーパントシート３４２は、比較的薄くてもよい（例えば、厚さ３ｎｍ）ＡｌｘＩｎ１−ｘＳｂのスペーサ層３４１によって活性層３１の量子井戸構造から分離される。ＡｌｘＩｎ１−ｘＳｂから形成される上部閉じ込め層３４３はドーパントシート３４２上に形成され、活性層３１に電荷キャリアを閉じ込めるように作用する。あるいは（図面には示されていないが）、ドーパント層は同様に、下部閉じ込め層の上部に形成されてもよい。
この上部閉じ込め層３４３は、電荷キャリアを効果的に閉じ込められるほど十分に厚い必要があり（デバイスが全体として、電荷キャリアが別の仕方で漏洩経路を有するように設計されても）、しかしゲート３７が活性層３１を適切にコントロールできるほど十分に薄いものである必要がある。このようなゲートコントロールは、ゲート３７が配置されるトレンチ３４４を形成するために上部閉じ込め層３４３をエッチバックすることによって可能にされる。上部閉じ込め層３４３の上部は、ソース３５およびドレイン３６への良好な導電接触を提供するためにｐドーピングされてもよい。
従来の堆積技術はＡｌｘＩｎ１−ｘＳｂおよびα−Ｓｎ層の堆積に用いられてもよく、分子線エピタキシ（ＭＢＥ）および有機金属化学気相成長法（ＭＯＣＶＤ）の両方とも特に適したプロセスである。当業者が理解するように、任意の適切なエピタキシャル成長プロセスが使用可能であり、利用可能な代替プロセスの中には、ＡＬＤ、ＣＢＥおよびＭＥＣＶＤがある。上記メタライゼーション層が通常のリソグラフィ技術によって形成され、これには、例えばフォトリソグラフィやｅビームリソグラフィが含まれる。満足のいく層の特性および品質を保証するために、デバイスの製造に関して、いくつかの特別な考慮すべき事項が生じる。これらは図４を参照して後述され、図４は、図３のｐ−ＦＥＴ構造の成長に関連するプロセスに関するフロー図を与えている。
デバイスが、適切に準備された（ステップ４０）半導体基板３３上に成長され、ＧａＡｓはＩｎＳｂシステムに対する好ましい基板の選択肢であるが、α−ＳｎはＩｎＳｂ量子井戸システムのＩｎＳｂと効果的に置換されるため、ここではふさわしいものである。当業者が理解するように、ＩｎＳｂシステムと併用するのに適した基板の他の選択肢も可能である。材料の成長に関する１つの実用上の問題が基板の準備に影響を与える。α−ＳｎはＩＶ族材料であり、ＩＩＩ−Ｖ族材料上に成長されており、さらなるＩＩＩ−Ｖ族材料がこの上に成長される。このことは困難なポテンシャルソースを形成するが、それは、ＩＩＩ−Ｖ族材料が半格子単位で分裂または成長するだけであるのに対して、ＩＶ族材料は４分の１格子単位で成長するからである。これによって、ＩＩＩ−Ｖ族材料上にＩＶ族材料を成長させるのに何ら特別な困難はなく、この材料は半格子分の高さの段差を含むことがあり、これによってＩＶ族材料の成長には何ら問題はないが、ＩＩＩ−Ｖ族材料の成長には相当の困難をもたらすことがある。これは、ＩＶ族層表面は４分の１格子分の高さの段差を含むことがあるからである。このような段差へのＩＩＩ−Ｖ族材料の成長は（図５Ａに示されているような）反位相領域境界５０をもたらし、半導体デバイスの特性に影響しうる欠陥を招くことになる。
ＩＶ族材料上へのＩＩＩ−Ｖ族材料の成長に関するこの問題に対する解決策は、０．５°から４°の範囲で、好ましくは（１１１）型平面に対して約２°で相当程度にミスカットされた基板を使用することのうちに見出すことができる。ＧａＡｓ基板について、これは、（００１）結晶面からの実質的なミスカットであってもよい。このようなミスカット基板の使用は、この上に成長された層がより粗い段差のみを有することを強いるが、格子４分の１の高さの狭い段差がＩＶ族層へ形成されることに極めて不都合である。ＩＶ族層の上部表面における結果は図５Ｂに示されているが、より粗い段差は反位相領域境界の形成を大きく防止する。同様のミスカットがＳｉ基板には望ましい。
キャリアの下部閉じ込め層３２２を量子井戸構造に含んでいるバッファ層３２はＡｌｘＩｎ１−ｘＳｂでできており、この材料のデバイス構造を形成するための任意の適切なアプローチによって形成されてもよい（ステップ４２）。上記のように、これは通常エピタキシャル成長プロセスであり、ＭＢＥおよびＭＯＣＶＤの両方ともＩｎＳｂシステムを成長させるために通常使用されるが、他のエピタキシャル成長プロセスも用いられてもよい。ＡｌｘＩｎ１−ｘＳｂ層の成長は当業者によってよく理解されているため、ここではさらに説明しない。
ＩｎＳｂの場合と同様に、ＡｌｘＩｎ１−ｘＳｂとα−Ｓｎ間の格子不整合は、α−Ｓｎ層に圧縮歪みをもたらすものである。これはデバイス特性について概して好都合であるが、ＩｎＳｂおよびα−Ｓｎ両方のｐチャネルにとって、デバイス性能を改良するためにさらなる適合を施すことが望ましい。
エピタキシャル層が、層間の界面にミスフィット転位を導入することなく相当な格子不整合を有する別の層上に成長可能な厚さには限界がある。このようなミスフィット転位は正孔移動度を低減するため、所望のデバイス電気特性に大きな影響を与える。この厚さは、不整合エピタキシャル層が成長される層に逆符号の歪みを凍結することによって増大可能であり、これは、歪みがトラップされるのに十分な薄さのＡｌの割合のより高いＡｌｘＩｎ１−ｘＳｂ層（例えば、０．５μｍのＡｌ０．３５Ｉｎ０．６５Ｓｂ）の下にＡｌの割合のより低いＡｌｘＩｎ１−ｘＳｂ層（例えば、２．５μｍのＡｌ０．３Ｉｎ０．７Ｓｂ）を成長させる際にバッファ層ＡｌｘＩｎ１−ｘＳｂで実行可能であり、この歪みは、２つのＡｌｘＩｎ１−ｘＳｂ層の異なる格子パラメータおよび熱膨張係数によって導入される。このことは、法律が許す範囲で参照して本明細書に組み込まれている出願人の英国特許出願公開第０９０６３３１．４号明細書、および「Ｓｔｒａｉｎ Ｃｏｎｔｒｏｌ ｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」と題された同日付の同時係属ＰＣＴ出願により詳細に説明されている。
電流の流れる方向の圧縮歪みは一般的に半導体システムの正孔移動度を高めるが、このことはＳｉシステムで深く研究されており、他のＩＶ族およびＩＩＩ−Ｖ族半導体システムにも適用可能であることが分かっている。ＡｌｘＩｎ１−ｘＳｂ上のＩｎＳｂまたはα−Ｓｎなどのシステムにおいて、正孔移動度の利点が、層間の格子不整合によってもたらされた２軸圧縮歪みによって提供される。さらなる利点は、さらなる圧縮歪み下で本システムを電流の流れる方向に配置することによって原理的に提供可能であるが、これによって、材料の欠陥が生じるほど圧縮歪みのレベル全体が高くなる。電流の流れに直交する平面方向と比較して、電流の流れる方向における圧縮歪みの増大を提供するための代替的なアプローチは、この直交方向に一軸引っ張り歪みを使用することによって達成可能である。このことは、法律が許す範囲で参照して本明細書に組み込まれている、出願人の英国特許出願公開第０９０６３３３．０号明細書、および「Ｕｎｉａｘｉａｌ Ｔｅｎｓｉｌｅ Ｓｔｒａｉｎ ｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」と題された同日付の同時係属ＰＣＴ出願により詳細に説明されている。
α−Ｓｎ層３１が次に、バッファ層３２のＡｌｘＩｎ１−ｘＳｂ上部閉じ込め層３２２上に形成される（ステップ４４）。ＩｎＳｂシステム上へのα−Ｓｎ層の形成は、例えば、ＭＢＥによるα−Ｓｎのヘテロエピタキシャル膜の成長について説明している、ＦａｒｒｏｗらによるＪｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ｖｏｌ．５４（１９８１），ｐｐ５０７〜５１８において広範囲にわたって研究されている。効果的なα−Ｓｎ層の達成に伴う実用上の困難は、必要な電気特性を有していないより高温のβ−Ｓｎ金属状態への相転移を防止する際に生じる。
これはα−Ｓｎ層３１自体の成長に関しては重大な問題ではないが、ＡｌｘＩｎ１−ｘＳｂバッファ層３２は通常、不要な相転移を招く可能性のある温度（３５０℃）で成長されるが、動作温度は、Ｓｎの堆積前にかなり低い値（例えば、Ｆａｒｒｏｗの場合は−２０℃）に冷却可能である。さらなるＡｌｘＩｎ１−ｘＳｂ層である第２の閉じ込め層３４がα−Ｓｎ層３１上に成長される場合に（ステップ４６）、実用上の問題が生じる。上記のように、不要な相転移を招く恐れのある温度でＡｌｘＩｎ１−ｘＳｂ層を成長させることは通常のことである。
実際、α−Ｓｎ相は、バルクよりもα−Ｓｎ層３１においてより安定しており、さらに安定化可能である。ＳｔｒａｄｌｉｎｇによってＰｈｙｓｉｃａ Ｓｃｒｉｐｔａ Ｖｏｌ．Ｔ３５，２３７〜２４４において、およびＭａｓｏｎ＆ＷｉｌｌｉａｍｓによってＳｕｒｆａｃｅ Ｓｃｉｅｎｃｅ Ｌｅｔｔｅｒｓ Ｖｏｌ．２７３（１９９２）Ｌ４７２〜Ｌ４７６において記されているように、格子不整合基板上に成長されたα−Ｓｎ薄膜は、バルクにおけるα−Ｓｎよりもかなり高い温度（１５０〜２００℃）で安定している。α−Ｓｎ層３１はドーピングによってさらに安定化可能であり、ＳｉまたはＧｅによる最大２％のドーピングが、得られるｐチャネルの所望の電気特性を大きく低下させずに、この層を安定化させることができるが、より高いドーピングレベルはこれらの電気特性にさらに重大な影響を与える。
上部層の成長（ステップ４６）はそれ自体、α−Ｓｎ層３１の不安定化を防止するように調整可能である。上部層３４自体のＡｌｘＩｎ１−ｘＳｂは、α−Ｓｎ層３１の不安定化を防止するために、低温（２００℃未満）で成長されてもよい。これはＡｌｘＩｎ１−ｘＳｂ成長に最適な温度ではないが、依然としてこの温度で適切な特性を具備して成長可能である。あるいは、成長はこの低温で開始されてもよいが、温度は、ＡｌｘＩｎ１−ｘＳｂの１つ以上の層が堆積された後に高められてもよく、それは、α−Ｓｎ層３１は、２つのＡｌｘＩｎ１−ｘＳｂ層間に挟持される場合に相転移に対してさらに安定化されるべきであり、例えば、スペーサ層３４１は、上部閉じ込め層３４３自体の通常の成長温度とは反対に低い温度で成長されてもよいからである。さらなる代替手段は、低温酸化物などの、より低い温度で高品質に成長可能な異なる材料を上部層に使用することである。半導体用途で使用される酸化物はＳｉＯ２、ＨｆＯ２、ＧｄＯ２、Ａｌ２Ｏ３およびＧａ２Ｏ３を含んでいる。
上記のように、上部層３４の成長における別の実用上の問題は、ＩＶ族材料層上にＩＩＩ−Ｖ族層を成長させる際に生じうる反位相領域境界の防止である。上述のように、これは、ミスカット基板上にデバイス構造を成長させることによって対処される。スペーサ層３４１、ドーパントシート３４２、上部閉じ込め層３４３およびトレンチ３４４の形成は、当業者によって理解されるように従来的なものであり、ここでさらに説明することはしない。
ソース３５、ドレイン３６およびゲート３７は次いで、フォトリソグラフィプロセスまたはｅビームリソグラフィプロセスなどのリソグラフィプロセスによって従来の方法で形成され（ステップ４８）、通常メタライゼーションにはフォトリソグラフィマスクの形成およびメタライゼーション層のエッチバックが続き、引き続きマスクを除去して、必要な金属パッドを形成する。これらはｐ−ＦＥＴを完成させ、そしてデバイスは、金属パッドにワイヤ接続することによって従来の方法で他の回路要素と簡単に接続可能である。
ＩｎＳｂ歪みＱＷＦＥＴの製造および構造に関するさらなる説明は、２００８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＢ ２００８）に提出された論文である、Ｍ．Ｒａｄｏｓａｖｌｊｅｖｉｃらによる「Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ４０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ ＩｎＳｂ ｐ−Ｃｈａｎｎｅｌ Ｃｏｍｐｒｅｓｓｉｖｅｌｙ Ｓｔｒａｉｎｅｄ Ｑｕａｎｔｕｍ Ｗｅｌｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ （Ｖｃｃ＝０．５） Ｌｏｇｉｃ Ａｐｐｌｉｃａｔｉｏｎｓ」に見られる。ＩｎＳｂシステムに基づく歪み量子井戸活性層を使用するｐ−ＦＥＴに関してこの説明で述べられている一般原理は本発明の実施形態での使用に適している。
Claims (25)
- 厚さ２０ｎｍ未満のα−Ｓｎ層を備える活性層と、
活性層の下の第１の閉じ込め層とを備える半導体デバイスであって、
第１の閉じ込め層が、α−Ｓｎより広いバンドギャップの１つ以上の材料から形成され、α−Ｓｎと前記１つ以上の材料間のバンドギャップオフセットが活性層への電荷キャリアの閉じ込めを可能にし、活性層が量子井戸として作用する、半導体デバイス。 - 活性層上に第２の閉じ込め層をさらに備え、
第２の閉じ込め層も、α−Ｓｎより広いバンドギャップの１つ以上の材料から形成され、α−Ｓｎと前記１つ以上の材料間のバンドギャップオフセットが活性層への電荷キャリアの閉じ込めを可能にする、請求項１に記載の半導体デバイス。 - 活性層が、最大２％のＳｉ、Ｇｅまたはこれらの組み合わせでドーピングされる、請求項１または２に記載の半導体デバイス。
- 活性層の電荷キャリアが正孔であり、活性層がｐチャネルを形成する、請求項１から３のいずれか一項に記載の半導体デバイス。
- 活性層と、第１の閉じ込め層および第２の閉じ込め層のうちの少なくとも一方との間に少なくとも１％の歪みがある、請求項２に従属する請求項１から４のいずれか一項に記載の半導体デバイス。
- 第１の閉じ込め層および第２の閉じ込め層のうちの少なくとも一方が三元ＩＩＩ−Ｖ族半導体を備える、請求項２に従属する請求項１から５のいずれか一項に記載の半導体デバイス。
- 第１の閉じ込め層および第２の閉じ込め層のうちの少なくとも一方がＡｌｘＩｎ１−ｘＳｂを備える、請求項６に記載の半導体デバイス。
- 第１の閉じ込め層および第２の閉じ込め層の両方がＡｌｘＩｎ１−ｘＳｂを備える、請求項７に記載の半導体デバイス。
- 値ｘが０．３０≦ｘ≦０．４５の範囲にある、請求項７または８に記載の半導体デバイス。
- 基板をさらに備えており、
第１の閉じ込め層が基板上に少なくとも０．２μｍのバッファ層を形成する、請求項１から９のいずれか一項に記載の半導体デバイス。 - 基板がＧａＡｓまたはＳｉを備える、請求項１０に記載の半導体デバイス。
- 半導体デバイスがｐ−ＦＥＴであり、半導体デバイスがさらに、すべてが第２の閉じ込め層上に配置されたソース、ドレインおよびゲートを備えており、ゲートがソースとドレイン間に配置され、これらの間のｐチャネルの電流をコントロールする、請求項１から１１のいずれか一項に記載の半導体デバイス。
- 半導体デバイスがさらに、電荷キャリを活性層に寄与するように適合されたドーパントシートを備える、請求項１２に記載の半導体デバイス。
- 基板を準備するステップと、
エピタキシャル成長プロセスによって基板上に直接的または間接的に第１の閉じ込め層を成長させるステップと、
エピタキシャル成長プロセスによって第１の閉じ込め層上にα−Ｓｎ活性層を成長させるステップとを備え、
第１の閉じ込め層が、α−Ｓｎより広いバンドギャップの１つ以上の材料から形成され、α−Ｓｎと前記１つ以上の材料間のバンドギャップオフセットが活性層への電荷キャリアの閉じ込めを可能にし、活性層が量子井戸として作用する、半導体デバイス製造方法。 - エピタキシャル成長プロセスによってα−Ｓｎ活性層上に第２の閉じ込め層を成長させるステップをさらに備えており、
第２の閉じ込め層も、α−Ｓｎより広いバンドギャップの１つ以上の材料から形成され、α−Ｓｎと前記１つ以上の材料間のバンドギャップオフセットが活性層への電荷キャリアの閉じ込めを可能にする、請求項１４に記載の方法。 - 基板を準備するステップが、この上に第１の閉じ込め層、活性層および第２の閉じ込め層を引き続き成長させるために、結晶面に対して実質的にミスカットされた表面を準備するステップを備える、請求項１５に記載の方法。
- 基板がＧａＡｓまたはＳｉであり、結晶面が（００１）面である、請求項１６に記載の方法。
- いずれかの閉じ込め層がＡｌｘＩｎ１−ｘＳｂから形成される、請求項１４から１７のいずれかに記載の方法。
- 値ｘが０．３０≦ｘ≦０．４５の範囲にある、請求項１８に記載の方法。
- 半導体デバイスがｐ−ＦＥＴであり、
活性層がｐチャネルを形成するｐ−ＦＥＴを形成するために、リソグラフィプロセスによって第２の閉じ込め層上にソース、ドレインおよびゲートの金属パッドを形成するステップをさらに備える、請求項１５に従属する請求項１５から１９のいずれかに記載の方法。 - 第２の閉じ込め層の成長条件が、活性層の不安定化を防止するようにコントロールされる、請求項１５に従属する請求項１５から２０のいずれか一項に記載の方法。
- ＱＷＦＥＴデバイスの活性層におけるα−Ｓｎの使用であって、活性層が前記デバイスのｐチャネルを形成する使用。
- α−Ｓｎが厚さ２０ｎｍ未満の層を備える、請求項２２に記載の使用。
- 添付の図面を参照して実質的に本明細書で説明された任意のデバイスまたは方法。
- 添付の図面を参照して本明細書で説明された任意の新規の特徴または特徴の組み合わせ。
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