JPH0766926B2 - ＧａＡｓ ＭＥＳＦＥＴの製造方法 - Google Patents
ＧａＡｓ ＭＥＳＦＥＴの製造方法Info
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- JPH0766926B2 JPH0766926B2 JP4344202A JP34420292A JPH0766926B2 JP H0766926 B2 JPH0766926 B2 JP H0766926B2 JP 4344202 A JP4344202 A JP 4344202A JP 34420292 A JP34420292 A JP 34420292A JP H0766926 B2 JPH0766926 B2 JP H0766926B2
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Description
【０００１】
【産業上の利用分野】本発明は、ガリウムヒソ化合物半
導体の表面に被覆させた硅素薄膜からイオン注入に続い
て拡散によってオーム電極（Ohmic Contact ）の接合部
位にある硅素を高濃度にドーピング（doping）して、電
極接合部位をリセスエッチ（Recess Etch.）して、電気
的特性を向上させるガリウムヒソ金属半導体電界効果ト
ランジスター（GaAs MEtal Semi Conductor Field Effe
ct Transistor, GaAs MESFET）を製造する方法に関す
る。
導体の表面に被覆させた硅素薄膜からイオン注入に続い
て拡散によってオーム電極（Ohmic Contact ）の接合部
位にある硅素を高濃度にドーピング（doping）して、電
極接合部位をリセスエッチ（Recess Etch.）して、電気
的特性を向上させるガリウムヒソ金属半導体電界効果ト
ランジスター（GaAs MEtal Semi Conductor Field Effe
ct Transistor, GaAs MESFET）を製造する方法に関す
る。
【０００２】
【従来の技術】図１（Ａ）〜（Ｆ）は、従来の耐熱性金
属の自己整列ゲートを利用するガリウムヒソ電界効果ト
ランジスターを製造する工程を示す。
属の自己整列ゲートを利用するガリウムヒソ電界効果ト
ランジスターを製造する工程を示す。
【０００３】図１（Ａ）において、ガリウムヒソ基板
（１０１）上に所定パターンの感光膜（１０２）を塗布
した後、不純物イオンを注入して、上記基板（１０１）
内に、ｎ〜 型不純物注入層（１０１ａ）を形成する。
引き続いて、上記感光膜（１０２）を除去した後、上記
基板（１０１）上に、スパッタリング方法を利用して、
耐熱性金属薄膜であるタングステン（tungsten）硅化物
薄膜（１０３）を、図１（Ｂ）に図示されたように形成
する。図１（Ｃ）に示すように、所定パターンの感光膜
（１０２ａ）を形成した後、この感光膜（１０２ａ）を
マスクとして、上記タングステン硅化物薄膜（１０３）
を乾式イオンエッチングして、ゲート電極（１０３ａ）
を形成する（図１（Ｄ）参照）。
（１０１）上に所定パターンの感光膜（１０２）を塗布
した後、不純物イオンを注入して、上記基板（１０１）
内に、ｎ〜 型不純物注入層（１０１ａ）を形成する。
引き続いて、上記感光膜（１０２）を除去した後、上記
基板（１０１）上に、スパッタリング方法を利用して、
耐熱性金属薄膜であるタングステン（tungsten）硅化物
薄膜（１０３）を、図１（Ｂ）に図示されたように形成
する。図１（Ｃ）に示すように、所定パターンの感光膜
（１０２ａ）を形成した後、この感光膜（１０２ａ）を
マスクとして、上記タングステン硅化物薄膜（１０３）
を乾式イオンエッチングして、ゲート電極（１０３ａ）
を形成する（図１（Ｄ）参照）。
【０００４】又、図１（Ｅ）に示すように、上記不純物
注入層（１０１ａ）を除外した上記基板（１０１）上
に、感光膜（１０２ｂ）を形成した後、高濃度の不純物
を注入して、上記感光膜（１０２ｂ）とゲート電極（１
０３ａ）間にある上記ｎ〜 型不純物注入層（１０１
ａ）の下部に、高濃度ｎ型不純物層（１０１ｂ）を形成
する。引き続いて、図１（Ｆ）に示すように、上記感光
膜（１０２ｂ）を除去した後、上記ｎ〜 型不純物層
（１０１ａ）上に、オーム電極（１０４）を形成して、
トランジスターの製造を完成する。
注入層（１０１ａ）を除外した上記基板（１０１）上
に、感光膜（１０２ｂ）を形成した後、高濃度の不純物
を注入して、上記感光膜（１０２ｂ）とゲート電極（１
０３ａ）間にある上記ｎ〜 型不純物注入層（１０１
ａ）の下部に、高濃度ｎ型不純物層（１０１ｂ）を形成
する。引き続いて、図１（Ｆ）に示すように、上記感光
膜（１０２ｂ）を除去した後、上記ｎ〜 型不純物層
（１０１ａ）上に、オーム電極（１０４）を形成して、
トランジスターの製造を完成する。
【０００５】このように形成されたゲート電極（１０３
ａ）は、熱処理工程中にも、ガリウムヒソ基板と反応を
起こさないようにするため、主にタングステン硅化物等
のタングステン化合物が耐熱性ゲートに利用されてい
る。オーム電極（１０４）は、ゲート電極をマスクに用
いて硅素等の不純物を高濃度にイオン注入して後、続熱
処理により活性化させる方法によって、主に製造され
る。
ａ）は、熱処理工程中にも、ガリウムヒソ基板と反応を
起こさないようにするため、主にタングステン硅化物等
のタングステン化合物が耐熱性ゲートに利用されてい
る。オーム電極（１０４）は、ゲート電極をマスクに用
いて硅素等の不純物を高濃度にイオン注入して後、続熱
処理により活性化させる方法によって、主に製造され
る。
【０００６】
【発明が解決しようとする課題】上記従来の方法におい
て、熱処理の時、高温で基板を保護して、特性が変質さ
れない点のため、ゲート電極の材料でタングステン硅化
物等の耐熱性合金が用いられたが、このようなゲート
は、電気比抵抗が大きいので、トランジスターの動作速
度が減少される問題がある。従って、上記従来の方法
は、高速トランジスター或いはマイクロ波トランジスタ
ーを製造することに利用するのは、困難な点がある。こ
のような比抵抗を減少するために、２層構造のゲートを
形成して乾式エッチングをする場合、材料によりエッチ
ング選択比が異なるため、エッチング終点を知るのに難
しい問題も有する。
て、熱処理の時、高温で基板を保護して、特性が変質さ
れない点のため、ゲート電極の材料でタングステン硅化
物等の耐熱性合金が用いられたが、このようなゲート
は、電気比抵抗が大きいので、トランジスターの動作速
度が減少される問題がある。従って、上記従来の方法
は、高速トランジスター或いはマイクロ波トランジスタ
ーを製造することに利用するのは、困難な点がある。こ
のような比抵抗を減少するために、２層構造のゲートを
形成して乾式エッチングをする場合、材料によりエッチ
ング選択比が異なるため、エッチング終点を知るのに難
しい問題も有する。
【０００７】又、オーム電極の形成のため不純物の高濃
度イオン注入が基板に及ぼすショックによって、不純物
の電気的活性化が充分でない場合には、接合の接触抵抗
が高められて、チャンネル部位の電気的特性がよくなら
ない欠点がある。
度イオン注入が基板に及ぼすショックによって、不純物
の電気的活性化が充分でない場合には、接合の接触抵抗
が高められて、チャンネル部位の電気的特性がよくなら
ない欠点がある。
【０００８】従って、本発明の目的は、オーム電極の接
触抵抗を低くして、電極接合部位の表面を適当な厚さ位
いリセスエッチして、素子の動作に妨げる表面準位（Su
rface States）領域を除去して、同じく耐熱性に拘わら
ない比抵抗が低い金属をゲートに選択して、トランジス
ターの動作特性を向上させるＭＥＳＦＥＴの製造方法を
提供することにある。
触抵抗を低くして、電極接合部位の表面を適当な厚さ位
いリセスエッチして、素子の動作に妨げる表面準位（Su
rface States）領域を除去して、同じく耐熱性に拘わら
ない比抵抗が低い金属をゲートに選択して、トランジス
ターの動作特性を向上させるＭＥＳＦＥＴの製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ガリウムヒソ基板の表面に、硅素の薄膜
を被覆して、チャンネル用パターニングにより硅素のイ
オン注入と、オーム電極用パターニングにより燐（Ｐ）
又は硅素（Ａｓ）のイオン注入の工程後、後続する熱処
理で、硅素薄膜から基板内部に硅素を拡散させ、高濃度
にドーピングされたチャンネルの活性化を達するように
する。この時、硅素薄膜の形成、イオン注入及び拡散時
に、基板表面に生成され、素子の電気的特性に妨げる表
面準位領域を除去するため、電極接合部位を適正な厚さ
程度、リセスエッチした後、電気比抵抗が低い材料を選
択してゲートを形成する。
め、本発明は、ガリウムヒソ基板の表面に、硅素の薄膜
を被覆して、チャンネル用パターニングにより硅素のイ
オン注入と、オーム電極用パターニングにより燐（Ｐ）
又は硅素（Ａｓ）のイオン注入の工程後、後続する熱処
理で、硅素薄膜から基板内部に硅素を拡散させ、高濃度
にドーピングされたチャンネルの活性化を達するように
する。この時、硅素薄膜の形成、イオン注入及び拡散時
に、基板表面に生成され、素子の電気的特性に妨げる表
面準位領域を除去するため、電極接合部位を適正な厚さ
程度、リセスエッチした後、電気比抵抗が低い材料を選
択してゲートを形成する。
【００１０】
【実施例】以下、本発明の実施例について、添付図面に
参照して詳細に記述する。
参照して詳細に記述する。
【００１１】図２（Ａ）に図示されたように、半絶縁ガ
リウムヒソ基板（２０１）上に、表面洗浄とエッチング
（Etching ）を経て、電子線蒸着法（E-beam Evaporati
on）、又は、スパッタリング（Sputtering）等の成膜方
法により、約１００Å程度厚さの硅素薄膜（２０２）を
成膜する。
リウムヒソ基板（２０１）上に、表面洗浄とエッチング
（Etching ）を経て、電子線蒸着法（E-beam Evaporati
on）、又は、スパッタリング（Sputtering）等の成膜方
法により、約１００Å程度厚さの硅素薄膜（２０２）を
成膜する。
【００１２】上記硅素薄膜（２０２）上に、フォトリソ
グラフィ方法を用いて、所定パターンの感光膜（２０
３）を形成するチャンネル領域を定義した後、硅素イオ
ン（Ｓｉ+ ）を注入して、上記基板（２０１）内に活性
層を形成する（図２（Ｂ）を参照）。上記のイオン注入
工程において、注入された不純物で上記の硅素に代わ
り、セレニウム（Ｓｅ）又は硫黄（Ｓ）と同じｎ型ドー
パントを注入することもある。図２（Ｂ）において、参
照番号２０４は、硅素が注入された領域である活性層輪
郭を表示する。
グラフィ方法を用いて、所定パターンの感光膜（２０
３）を形成するチャンネル領域を定義した後、硅素イオ
ン（Ｓｉ+ ）を注入して、上記基板（２０１）内に活性
層を形成する（図２（Ｂ）を参照）。上記のイオン注入
工程において、注入された不純物で上記の硅素に代わ
り、セレニウム（Ｓｅ）又は硫黄（Ｓ）と同じｎ型ドー
パントを注入することもある。図２（Ｂ）において、参
照番号２０４は、硅素が注入された領域である活性層輪
郭を表示する。
【００１３】次に、図２（Ｃ）に図示されたように、上
記感光膜（２０３）を除去した後、所定パターンの感光
膜（２０３ａ）を再び塗布して、オーム電極接合領域
（Ohmic Contact Region）を定義して、燐（Ｐ）又は砒
素（Ａｓ）をイオン注入して、高濃度不純物層（２０
５）を形成する。この時、イオン注入エネルギーと量
は、後続熱処理時の基板（２０１）と硅素薄膜（２０
２）間の界面が効果的に破壊されて、相互拡散により硅
素の基板内部の拡散が容易になるよう適正に調節する。
記感光膜（２０３）を除去した後、所定パターンの感光
膜（２０３ａ）を再び塗布して、オーム電極接合領域
（Ohmic Contact Region）を定義して、燐（Ｐ）又は砒
素（Ａｓ）をイオン注入して、高濃度不純物層（２０
５）を形成する。この時、イオン注入エネルギーと量
は、後続熱処理時の基板（２０１）と硅素薄膜（２０
２）間の界面が効果的に破壊されて、相互拡散により硅
素の基板内部の拡散が容易になるよう適正に調節する。
【００１４】次に、注入された硅素イオンを電気的に活
性化させると共に、硅素薄膜（２０２）から硅素を基板
（２０１）内部に拡散させるため、熱処理工程を遂行す
るため、図３（Ｄ）に図示されたように、上記感光膜
（２０３ａ）を除去した後、硅素酸化膜（Silicon Oxid
e ）、硅素窒化膜（Silicon Nitride ）、硅素酸化窒化
膜（Silicon Oxynitride）、又はアルミニウム窒化膜
（ＡｌＮ）等の保護膜（２０６）を、基板表面全体に成
膜する。これにより、基板表面で砒素が蒸発することを
防止する。この保護膜（２０６）は、化学蒸着法、スパ
ッタリング法、プラズマ化学蒸着法、電子線蒸着法等で
形成されることができる。
性化させると共に、硅素薄膜（２０２）から硅素を基板
（２０１）内部に拡散させるため、熱処理工程を遂行す
るため、図３（Ｄ）に図示されたように、上記感光膜
（２０３ａ）を除去した後、硅素酸化膜（Silicon Oxid
e ）、硅素窒化膜（Silicon Nitride ）、硅素酸化窒化
膜（Silicon Oxynitride）、又はアルミニウム窒化膜
（ＡｌＮ）等の保護膜（２０６）を、基板表面全体に成
膜する。これにより、基板表面で砒素が蒸発することを
防止する。この保護膜（２０６）は、化学蒸着法、スパ
ッタリング法、プラズマ化学蒸着法、電子線蒸着法等で
形成されることができる。
【００１５】熱処理は、雰囲気炉（environment furnac
e ）で実施する。熱処理温度は、通常、８００℃以上で
ある。熱処理時間は、金属熱処理（Rapid Thermal Anne
aling ）又は通常的である炉熱処理（Furnace Annealin
g ）の場合に対して、数秒から数十分まで可能である。
e ）で実施する。熱処理温度は、通常、８００℃以上で
ある。熱処理時間は、金属熱処理（Rapid Thermal Anne
aling ）又は通常的である炉熱処理（Furnace Annealin
g ）の場合に対して、数秒から数十分まで可能である。
【００１６】一般的に、ガリウムヒソ基板（２０１）上
に成膜された硅素薄膜（２０２）は、熱的に非常に安定
であるが、外部で欠陥（Defect）要素が提供される場合
には、硅素薄膜（２０２）と基板（２０１）間の界面の
安定性は、破壊され、相互拡散が起き得る。本発明にお
いて、与えられた外部欠陥要素は、イオン注入により界
面に加えられたショックを例に挙げることができる。
に成膜された硅素薄膜（２０２）は、熱的に非常に安定
であるが、外部で欠陥（Defect）要素が提供される場合
には、硅素薄膜（２０２）と基板（２０１）間の界面の
安定性は、破壊され、相互拡散が起き得る。本発明にお
いて、与えられた外部欠陥要素は、イオン注入により界
面に加えられたショックを例に挙げることができる。
【００１７】チャンネル領域に対する硅素のイオン注入
は、オーム電極部位のイオン注入条件に比べ低いエネル
ギーと少ない量で遂行されるため、イオン注入によるシ
ョック及びイオン注入による硅素薄膜（２０２）からの
硅素の拡散程度は、オーム電極部位に比べ少ない。
は、オーム電極部位のイオン注入条件に比べ低いエネル
ギーと少ない量で遂行されるため、イオン注入によるシ
ョック及びイオン注入による硅素薄膜（２０２）からの
硅素の拡散程度は、オーム電極部位に比べ少ない。
【００１８】硅素の拡散現象は、濃度依存性によって決
定され、固溶率（Ｓｏｌｉｄ Ｓｏｌｕｂｉｌｉｔｙ）
程度の高濃度での拡散は、チャンネル領域に注入された
程度と同じ低濃度での拡散に比べ遙かに早いので、チャ
ンネル領域に注入された硅素の拡散に比べ、オーム電極
部位の硅素薄膜からの硅素の拡散は、非常に早くなる。
熱処理後の拡散された硅素の輪郭は、図３（Ｅ）におい
て参照番号（２０７）で示すようになる。この時、保護
膜（２０６）は、基板（２０１）内にあるガリウムヒソ
イオンが外部に拡散されることを防ぐので、硅素薄膜
（２０２）内にある硅素だけが基板（２０１）内部に拡
散して持って行かれるようになる。
定され、固溶率（Ｓｏｌｉｄ Ｓｏｌｕｂｉｌｉｔｙ）
程度の高濃度での拡散は、チャンネル領域に注入された
程度と同じ低濃度での拡散に比べ遙かに早いので、チャ
ンネル領域に注入された硅素の拡散に比べ、オーム電極
部位の硅素薄膜からの硅素の拡散は、非常に早くなる。
熱処理後の拡散された硅素の輪郭は、図３（Ｅ）におい
て参照番号（２０７）で示すようになる。この時、保護
膜（２０６）は、基板（２０１）内にあるガリウムヒソ
イオンが外部に拡散されることを防ぐので、硅素薄膜
（２０２）内にある硅素だけが基板（２０１）内部に拡
散して持って行かれるようになる。
【００１９】このような熱処理工程により、チャンネル
領域の活性化と不純物イオンの拡散を終了した後、図３
（Ｅ）に図示されたように、保護膜（２０６）と硅素薄
膜（２０２）をエッチングで除去する。
領域の活性化と不純物イオンの拡散を終了した後、図３
（Ｅ）に図示されたように、保護膜（２０６）と硅素薄
膜（２０２）をエッチングで除去する。
【００２０】次に、図３（Ｆ）に図示されたように、オ
ーム電極用マスクを用いて感光膜を形成した後、基板
（２０１）の上部表面を、数百Å程度リセスエッチング
（ｒｅｃｅｓｓ ｅｔｃｈｉｎｇ）して、表面の損傷領
域を除去する。続いて、予定された部分に、オーム電極
（２０８）を形成する。最終的に、ゲート用マスクを用
いたフォトリソグラフィで、ゲートが形成される基板表
面の損傷領域を除去して、電気比抵抗が低く、ショット
キー（Schottky）特性が優秀な金属で、図３（Ｇ）に図
示されたように、ゲート（２０９）を形成する。
ーム電極用マスクを用いて感光膜を形成した後、基板
（２０１）の上部表面を、数百Å程度リセスエッチング
（ｒｅｃｅｓｓ ｅｔｃｈｉｎｇ）して、表面の損傷領
域を除去する。続いて、予定された部分に、オーム電極
（２０８）を形成する。最終的に、ゲート用マスクを用
いたフォトリソグラフィで、ゲートが形成される基板表
面の損傷領域を除去して、電気比抵抗が低く、ショット
キー（Schottky）特性が優秀な金属で、図３（Ｇ）に図
示されたように、ゲート（２０９）を形成する。
【００２１】一方、本発明によって、ゲート形成工程
は、チャンネル領域を形成するため、不純物イオン注入
工程以後いずれの工程においても行うことができる。
は、チャンネル領域を形成するため、不純物イオン注入
工程以後いずれの工程においても行うことができる。
【００２２】本発明において、基板全体表面に対する金
属薄膜の成膜と、チャンネル用イオン注入と、Ｎ+ 領域
に第５族元素である燐（Ｐ）または砒素（Ａｓ）をイオ
ン注入した後、後続する熱処理で、硅素薄膜からの拡散
により、オーム電極接合部位を高濃度にドーピングさせ
ると同時に、チャンネル部位にイオン注入された不純物
を電気的に活性化させる。
属薄膜の成膜と、チャンネル用イオン注入と、Ｎ+ 領域
に第５族元素である燐（Ｐ）または砒素（Ａｓ）をイオ
ン注入した後、後続する熱処理で、硅素薄膜からの拡散
により、オーム電極接合部位を高濃度にドーピングさせ
ると同時に、チャンネル部位にイオン注入された不純物
を電気的に活性化させる。
【００２３】燐または砒素は、イオン注入時、基板（２
０１）と硅素薄膜（２０２）間の界面にショックを加え
るために、熱処理工程時、硅素薄膜（２０２）から基板
（２０１）内に硅素の拡散を容易にする。その結果、ガ
リウムヒソ基板（２０１）の砒素格子位置が選択的に置
換えられ、ガリウムの空洞が生成される効果があるの
で、硅素薄膜（２０２）から拡散された硅素が、このよ
うなガリウムの位置と置換えられ電気的な活性化が極大
化される。
０１）と硅素薄膜（２０２）間の界面にショックを加え
るために、熱処理工程時、硅素薄膜（２０２）から基板
（２０１）内に硅素の拡散を容易にする。その結果、ガ
リウムヒソ基板（２０１）の砒素格子位置が選択的に置
換えられ、ガリウムの空洞が生成される効果があるの
で、硅素薄膜（２０２）から拡散された硅素が、このよ
うなガリウムの位置と置換えられ電気的な活性化が極大
化される。
【００２４】この時、ドーピング濃度は、界面において
の熱力学的な平衡により、熱処理温度で最大である固溶
率（Solid Solubility）までできることで、電極の比抵
抗を最小化するようにされる。
の熱力学的な平衡により、熱処理温度で最大である固溶
率（Solid Solubility）までできることで、電極の比抵
抗を最小化するようにされる。
【００２５】又、イオン注入による基板の損傷をリセス
エッチングで除去して、接触抵抗を最小化する。
エッチングで除去して、接触抵抗を最小化する。
【００２６】ゲート部位の表面でリセスエッチングし
て、表面準位を減らして、又、ゲート材料で比抵抗が小
さな金属を用いて、耐熱性金属の成膜方法であるスパッ
タリング時のイオンによる基板のショック及び望まない
不純物の含有を排除することができて、ゲートと基板の
界面安定性、ショットキー特性及び活性層の電流電圧特
性が向上される。
て、表面準位を減らして、又、ゲート材料で比抵抗が小
さな金属を用いて、耐熱性金属の成膜方法であるスパッ
タリング時のイオンによる基板のショック及び望まない
不純物の含有を排除することができて、ゲートと基板の
界面安定性、ショットキー特性及び活性層の電流電圧特
性が向上される。
【００２７】
【発明の効果】上記のように、本発明の方法は、ガリウ
ムヒソ化合物半導体のソース（Source）とドレーン（Dr
ain ）金属電極の接合部位（Contact Regions ）を固溶
率（Solid Solubility）程度まで高濃度に不純物イオン
をドーピングさせて、オーム電極の接触抵抗を低めて、
同じく電極部位の基板をリセスエッチングして素子の電
気的動作特性に障碍になる表面準位状態を除去するの
で、素子の電気的特性に改善する効果がある。
ムヒソ化合物半導体のソース（Source）とドレーン（Dr
ain ）金属電極の接合部位（Contact Regions ）を固溶
率（Solid Solubility）程度まで高濃度に不純物イオン
をドーピングさせて、オーム電極の接触抵抗を低めて、
同じく電極部位の基板をリセスエッチングして素子の電
気的動作特性に障碍になる表面準位状態を除去するの
で、素子の電気的特性に改善する効果がある。
【００２８】又は、耐熱性金属（Refractory Metal）ゲ
ートを用いる必要がなく、電気比抵抗が低い金属をゲー
トに用いることができて、トランジスターの動作速度が
速くなる効果がある。
ートを用いる必要がなく、電気比抵抗が低い金属をゲー
トに用いることができて、トランジスターの動作速度が
速くなる効果がある。
【００２９】そして、本発明の製造方法は、定められた
熱処理温度で硅素の水平的な拡散（Lateral Diffusion
）を考慮して適節に製作されたマスク（Mask）を用い
てフォトリソグラフィを行うことにより、ゲートのソー
ス間の間隔を最小化することができ、自己整列ゲートを
用いなくともソース抵抗の最小化を達することができ、
高集積回路の製作に非常に効果的である。
熱処理温度で硅素の水平的な拡散（Lateral Diffusion
）を考慮して適節に製作されたマスク（Mask）を用い
てフォトリソグラフィを行うことにより、ゲートのソー
ス間の間隔を最小化することができ、自己整列ゲートを
用いなくともソース抵抗の最小化を達することができ、
高集積回路の製作に非常に効果的である。
【図１】（Ａ）乃至（Ｆ）は従来の耐熱性ゲートを利用
してＧａＡｓ ＭＥＳＦＥＴを製造する方法を説明する
ための工程断面図。
してＧａＡｓ ＭＥＳＦＥＴを製造する方法を説明する
ための工程断面図。
【図２】（Ａ）乃至（Ｃ）は、本発明によりオーム電極
形成方法を用いてＧａＡｓ ＭＥＳＦＥＴを製造する方
法を説明するための工程の前半を示す断面図。
形成方法を用いてＧａＡｓ ＭＥＳＦＥＴを製造する方
法を説明するための工程の前半を示す断面図。
【図３】（Ｄ）乃至（Ｇ）は、本発明によりオーム電極
形成方法を用いてＧａＡｓ ＭＥＳＦＥＴを製造する方
法を説明するための工程の後半を示す断面図。
形成方法を用いてＧａＡｓ ＭＥＳＦＥＴを製造する方
法を説明するための工程の後半を示す断面図。
１０１ ガリウムヒソ基板（GaAs Wafer） １０１ａ ｎ型不純物注入層 （n-type ion implant
ed layer） １０１ｂ 高濃度ｎ型不純物注入層（ｎ+ implanted
layer） １０２，１０２ａ，１０２ｂ 感光膜（Photoresist
） １０３ 耐熱性金属薄膜（refractory metal layer） １０４ オーム電極（Ohmic Contact ） ２０２ 硅素薄膜 ２０４ 注入硅素イオンの濃度分布 ２０６ 硅素窒化膜（Silecon nitride film） ２０７ 拡散された硅素の濃度分布 ２０９ ゲート（gate）
ed layer） １０１ｂ 高濃度ｎ型不純物注入層（ｎ+ implanted
layer） １０２，１０２ａ，１０２ｂ 感光膜（Photoresist
） １０３ 耐熱性金属薄膜（refractory metal layer） １０４ オーム電極（Ohmic Contact ） ２０２ 硅素薄膜 ２０４ 注入硅素イオンの濃度分布 ２０６ 硅素窒化膜（Silecon nitride film） ２０７ 拡散された硅素の濃度分布 ２０９ ゲート（gate）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (6)
- 【請求項１】ガリウムヒソ電界効果トランジスターを製
造する方法において、 半絶縁半導体基板（２０１）上に硅素薄膜（１０５）を
形成する工程と、 所定パターンの第１感光膜（２０３）を形成してチャン
ネル領域を定義した後、ｎ型ドーパント（Dopant）を上
記基板（２０１）内にイオン注入して活性層（２０４）
を形成する工程と、 上記第１感光膜（２０３）を除去して、所定パターンの
第２感光膜（２０３ａ）を上記硅素薄膜（２０２）上に
形成して、オーム電極接合領域を定義した後、イオン注
入して上記活性層（２０４）の下端部に高濃度不純物層
（２０５）を形成する工程と、 上記第２感光膜（２０３ａ）を除去して、保護膜（２０
６）を上記基板（２０１）の全体表面に被覆して、続い
て熱処理して、上記硅素薄膜（２０２）の硅素が基板
（２０１）内に拡散されて硅素拡散領域（２０７）を形
成する工程と、 上記熱処理工程が完了した後、上記保護膜（２０６）と
上記硅素薄膜（２０２）を順次に除去する工程と、 オーム電極用マスクを用いて、所定パターンの第３感光
膜を形成して、基板（２０１）表面をリセスエッチング
（Recess Etching）して、同時にエッチングされた部分
にオーム電極（２０８）を形成する工程と、 ゲート用マスクを用いてゲートを定義する次の基板（２
０１）表面をリセスエッチングして同じくゲート（２０
９）を形成する工程と を含むことを特徴とするガリウムヒソ金属半導体電界効
果トランジスターの製造方法。 - 【請求項２】請求項１において、 上記活性層（２０４）を形成するためイオン注入工程で
注入された上記ドーパントは、硅素（Ｓｉ）、セレニウ
ム（Ｓｅ）、又は硫黄（Ｓ）であることを特徴とするガ
リウムヒソ金属半導体電界効果トランジスターの製造方
法、 - 【請求項３】請求項１において、 上記高濃度不純物層（２０５）を形成するイオン注入工
程で注入された上記ドーパントは、燐（Ｐ）或いは砒素
（Ａｓ）であることを特徴とするガリウムヒソ金属半導
体電界効果トランジスターの製造方法。 - 【請求項４】請求項１において、 上記保護膜（２０６）は、硅素酸化膜、硅素窒化膜、硅
素酸化窒化膜、又は、アルミニウム窒化膜であることを
特徴とするガリウムヒソ金属半導体電界効果トランジス
ターの製造方法。 - 【請求項５】請求項１または４において、 上記保護膜（２０６）は、化学蒸着法、スパッタリング
法、プラズマ化学蒸着法、又は電子線蒸着法で形成され
ることを特徴とするガリウムヒソ金属半導体電界効果ト
ランジスターの製造方法。 - 【請求項６】請求項１において、 上記熱処理工程は、少なくとも８００℃温度で遂行され
ることを特徴とするガリウムヒソ金属半導体電界効果ト
ランジスターの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR91-24510 | 1991-12-26 | ||
| KR1019910024510A KR940007668B1 (ko) | 1991-12-26 | 1991-12-26 | 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621099A JPH0621099A (ja) | 1994-01-28 |
| JPH0766926B2 true JPH0766926B2 (ja) | 1995-07-19 |
Family
ID=19326132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4344202A Expired - Lifetime JPH0766926B2 (ja) | 1991-12-26 | 1992-12-24 | ＧａＡｓ ＭＥＳＦＥＴの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5314833A (ja) |
| JP (1) | JPH0766926B2 (ja) |
| KR (1) | KR940007668B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05299441A (ja) * | 1992-04-24 | 1993-11-12 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| US5518938A (en) * | 1995-05-08 | 1996-05-21 | United Microelectronics Corporation | Process for fabricating a CMOS transistor having high-voltage metal-gate |
| US6171949B1 (en) * | 1999-06-09 | 2001-01-09 | Advanced Micro Devices, Inc. | Low energy passivation of conductive material in damascene process for semiconductors |
| TW468233B (en) | 2000-09-16 | 2001-12-11 | Univ Nat Yunlin Sci & Tech | Apparatus and measurement method of hysteresis and time shift for ISFET containing amorphous silicon hydride sensing membrane |
| US6458640B1 (en) * | 2001-06-04 | 2002-10-01 | Anadigics, Inc. | GaAs MESFET having LDD and non-uniform P-well doping profiles |
| KR100950482B1 (ko) * | 2008-06-26 | 2010-03-31 | 주식회사 하이닉스반도체 | 포토레지스트막 제거방법 |
| US8273649B2 (en) | 2008-11-17 | 2012-09-25 | International Business Machines Corporation | Method to prevent surface decomposition of III-V compound semiconductors |
| US8674409B2 (en) * | 2008-12-26 | 2014-03-18 | Renesas Electronics Corporation | Heterojunction field effect transistor, method for producing heterojunction field effect transistor, and electronic device |
| US8993451B2 (en) * | 2011-04-15 | 2015-03-31 | Freescale Semiconductor, Inc. | Etching trenches in a substrate |
| FR3026557B1 (fr) * | 2014-09-26 | 2018-03-16 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de dopage d'un semi-conducteur a base de gan |
| CN108321080A (zh) * | 2017-12-21 | 2018-07-24 | 秦皇岛京河科学技术研究院有限公司 | 高可靠性的SiC MOSFET器件的制备方法及其结构 |
| KR102456957B1 (ko) | 2019-05-17 | 2022-10-21 | 한국전자통신연구원 | 전계효과 트랜지스터 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4298403A (en) * | 1980-02-28 | 1981-11-03 | Davey John E | Ion-implanted evaporated germanium layers as n+ contacts to GaAs |
| EP0143656B1 (en) * | 1983-11-29 | 1989-02-22 | Fujitsu Limited | Compound semiconductor device and method of producing it |
| US4656076A (en) * | 1985-04-26 | 1987-04-07 | Triquint Semiconductors, Inc. | Self-aligned recessed gate process |
| EP0224614B1 (en) * | 1985-12-06 | 1990-03-14 | International Business Machines Corporation | Process of fabricating a fully self- aligned field effect transistor |
| DE3685495D1 (de) * | 1986-07-11 | 1992-07-02 | Ibm | Verfahren zur herstellung einer unteraetzten maskenkontur. |
| JPS63173318A (ja) * | 1987-01-13 | 1988-07-16 | Toshiba Corp | 化合物半導体の熱処理方法 |
| KR910006702B1 (ko) * | 1988-12-01 | 1991-08-31 | 재단법인 한국전자통신연구소 | T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법 |
| US5073512A (en) * | 1989-04-21 | 1991-12-17 | Nec Corporation | Method of manufacturing insulated gate field effect transistor having a high impurity density region beneath the channel region |
-
1991
- 1991-12-26 KR KR1019910024510A patent/KR940007668B1/ko not_active IP Right Cessation
-
1992
- 1992-12-23 US US07/996,052 patent/US5314833A/en not_active Expired - Lifetime
- 1992-12-24 JP JP4344202A patent/JPH0766926B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR940007668B1 (ko) | 1994-08-22 |
| JPH0621099A (ja) | 1994-01-28 |
| KR930015064A (ko) | 1993-07-23 |
| US5314833A (en) | 1994-05-24 |
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