JPH10125919A - 半導体素子の電極形成方法 - Google Patents

半導体素子の電極形成方法

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JPH10125919A
JPH10125919A JP9133412A JP13341297A JPH10125919A JP H10125919 A JPH10125919 A JP H10125919A JP 9133412 A JP9133412 A JP 9133412A JP 13341297 A JP13341297 A JP 13341297A JP H10125919 A JPH10125919 A JP H10125919A
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substrate
silicide layer
forming
layer
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Jeong Soo Byun
ゾン・ス・ビョン
Byung Hak Lee
ビョン・ハァ・イ
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Abstract

(57)【要約】 【課題】 工程が単純な電極形成方法を提供し、かつ抵
抗の小さい電極を有する半導体素子の電極形成方法を提
供する。 【解決手段】 半導体基板上に絶縁層を形成し、絶縁層
上にタングステンシリサイド層を形成し、タングステン
シリサイド層の全面に不純物イオンを注入してから熱処
理を施す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に係り、
特に半導体素子の電極形成方法に関する。
【０００２】
【従来の技術】以下、添付した図面に基づき従来の技術
による半導体素子の電極形成方法を説明する。図１ａな
いしｄは従来による電極形成を示す工程断面図である。
図１ａに示したように、フィ−ルド絶縁膜２により活性
領域が区画されたシリコン基板１の上に第１酸化膜３と
ポリシリコン層４を順次に形成する。この際、第１酸化
膜３は熱酸化方式で約８０ 厚さに成長させる。そし
て、ポリシリコン層４はド−ピングされたポリシリコン
層であり約１０００Åの厚さに堆積する。図１ｂに示し
たようにポリシリコン層４上にＣＶＤ方法でタングステ
ンシリサイドＷＳｉx 層５及び第２酸化膜６を順次に形
成する。タングステンシリサイド層５は約１０００Åの
厚さに堆積し、第２酸化膜６は約１５００Åの厚さに堆
積する。図１ｃに示したように第２酸化膜６、タングス
テンシリサイド層５、ポリシリコン層４、第１酸化膜３
をパタニングして基板１の活性領域上にゲ−ト電極を形
成する。図１ｄに示したようにゲ−ト電極をマスクとし
て基板１の全面に不純物イオンを注入してゲ−ト電極の
両側基板の表面内にソ−ス領域及びドレイン領域７を形
成する。
【０００３】
【発明が解決しようとする課題】しかし、この従来の技
術による半導体素子の電極形成方法においては次のよう
な問題点があった。第１に、ゲ−ト電極形成時ポリシリ
コン層とタングステンシリサイド層を堆積することによ
りゲ−ト電極が厚く形成され抵抗が大きい。第２に、ゲ
−ト電極の形成時ポリシリコン層を堆積した後タングス
テンシリサイド層を堆積する二ステップの工程を経るの
で工程が複雑である。従って、本発明は以上のような問
題点を解決するために案出されたもので、工程が単純な
電極形成方法を提供しようとするものである。本発明の
他の目的は抵抗の小さい電極を提供することである。
【０００４】
【課題を解決するための手段】前述した本発明の目的を
達成するために本発明による半導体素子の電極形成方法
は、半導体基板上に絶縁層を形成するステップと、前記
絶縁層上にタングステンシリサイド層を形成するステッ
プと、前記タングステンシリサイド層の全面に不純物イ
オンを注入して前記タングステンシリサイド層の下部に
不純物領域を形成するステップと、前記タングステンシ
リサイド層の形成された基板を熱処理するステップとを
備える。タングステンシリサイドＷＳｉx におけるｘの
範囲は２．０＜ｘ＜３．０にする。不純物イオンはＢＦ
2 +、Ｂ+ 、Ｐ+ 、Ａｓ+ のうちいずれか一つにする。前
記熱処理の温度は約８５０℃〜９５０℃にし、熱処理時
間を約３０分にし、熱処理の雰囲気はＮ2 、ＮＨ3 、Ｏ
2 の雰囲気のうちいずれか一つにする。
【０００５】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳しく説明する。図２は本発明の第１実施形
態による電極形成を示す工程断面図である。図２ａに示
したようにフィ−ルド絶縁膜１０により活性領域が区画
されたシリコン基板１１上に第１酸化膜１２及びタング
ステンシリサイド層１３を順次に形成する。第１酸化膜
１２は熱酸化方式で約８０Åの厚さに成長させる。そし
て、タングステンシリサイド層１３はＳｉＨ2Ｃｌ2とＷ
Ｆ6 をソ−スガスにしたＷＳｉｘ（２．０＜Ｘ＜３．
０）をＣＶＤで約１４００〜１６００Åの厚さに堆積す
る。
【０００６】図２ｂに示したようにタングステンシリサ
イド層１３の全面に不純物イオンを注入してタングステ
ンシリサイド層１３の下部に不純物領域を形成する。こ
の不純物イオンはＮ導電型不純物とＰ導電型不純物のう
ちいずれか一つにする。すなわち、不純物イオンはＢＦ
2 +、Ｂ+ 、Ｐ+、Ａｓ+ のうちいずれか一つにする。ま
た、不純物イオン注入時ド−ズ量は５×１０15ｃｍ-2に
し、エネルギ−は１５ＫｅＶにする。図２ｃに示したよ
うにタングステンシリサイド層１３の形成された基板１
１を約８５０℃〜９５０℃の温度に約３０分間熱処理す
る。そして、熱処理の雰囲気はＮ2 、ＮＨ3 、Ｏ3 の雰
囲気のうちいずれか一つにする。このように熱処理を施
せば、タングステンシリサイド層１３内に含有されたシ
リコン原子はシリコン基板１１に近いタングステンシリ
サイド層１３の下部に拡散移動することになる。タング
ステンシリサイド層１３の下部は既に不純物でド−ピン
グされているので、拡散移動されたシリコン原子により
ド−プされたポリシリコン層１４として形成される。す
なわち、タングステンシリサイド層１３を熱処理すれば
約１２００Åの厚さを有するタングステンシリサイド層
１３と約２００〜３００Åの厚さを有するポリシリコン
層１４が形成される。
【０００７】図２ｄに示したようにタングステンシリサ
イド層１３上に第２酸化膜１５を形成する。この第２酸
化膜１５の厚さは約１５００Åに堆積する。図２ｅに示
したように第１、第２酸化膜１２、１５及びタングステ
ンシリサイド層１３をパタニングして基板１１上の一領
域にゲ−ト電極を形成する。最後に、ゲ−ト電極をマス
クとして基板の全面に不純物イオンを注入して、基板１
の表面部のゲ−ト電極の両側に、ソ−ス領域及びドレイ
ン領域１６を形成する。
【０００８】図３ａないしｃは本発明の第２実施形態に
よる電極形成を示す工程断面図である。図３ａに示した
ようにフィ−ルド絶縁膜により活性領域を区画したたシ
リコン基板２０に第１不純物イオンを注入して基板２０
の表面内に第１不純物領域２１を形成する。そして、基
板２０の全面に酸化膜２２を形成し、第１不純物領域２
１が形成された基板２０の一定領域が露出されるように
コンタクトホ−ルを形成する。
【０００９】図３ｂに示したように露出された基板２０
の表面に沿って酸化膜２２の全面にタングステンシリサ
イド層２３を形成する。そして、タングステンシリサイ
ド層２３の全面に第２不純物イオンを注入してタングス
テンシリサイド層２３の下部に第２不純物領域を形成す
る。このタングステンシリサイド層２３は ＳｉＨ2Ｃｌ
2とＷＦ6をソ−スガスにしたＷＳｉｘ（２．０＜ｘ＜
３．０）をＣＶＤで約１４００〜１６００Åの厚さに堆
積する。そして、第２不純物イオンはＮ導電型不純物と
Ｐ導電型不純物のうち一つにする。すなわち、第２不純
物イオンはＢＦ2 + 、Ｂ+ 、Ｐ+、Ａｓ+ のうちいずれか一
つにする。また、不純物イオン注入時ド−ズ量は５×１
０15ｃｍ-2にしエネルギ−は１５ＫｅＶにする。
【００１０】図３ｃに示したようにタングステンシリサ
イド層２３の形成された基板２０を約８５０℃〜９５０
℃の温度に約３０分間熱処理する。その熱処理の雰囲気
は、Ｎ2 、ＮＨ3、Ｏ3 の雰囲気のうちいずれか一つにす
る。このように熱処理を施せば、タングステンシリサイ
ド層２３内に含有されたシリコン原子はシリコン基板２
０に近いタングステンシリサイド層２３の下部に拡散移
動することになる。タングステンシリサイド層２３の下
部は既に不純物でド−ピングされているので拡散移動さ
れたシリコン原子によりド−プされたポリシリコン層２
４として形成される。すなわち、タングステンシリサイ
ド層２３を熱処理すれば約１２００Åの厚さを有するタ
ングステンシリサイド層２３と約２００〜３００Åの厚
さを有するポリシリコン層２４が形成される。
【００１１】
【発明の効果】以上述べたように、本発明による半導体
素子の電極形成方法においては、第１に、ゲ−ト電極が
薄く形成され、逆に従来に比べてタングステンシリサイ
ド層の厚さは厚くなるのでゲ−トラインの抵抗が減少
し、伝導度が向上される。第２に、ゲ−ト電極形成時タ
ングステンシリサイド層のみを堆積して熱処理すだけで
あるので工程が簡単化される。
【図面の簡単な説明】
【図１】 従来の技術による電極形成を示す工程断面
図。
【図２】 本発明の第１実施形態による電極形成を示す
工程断面図。
【図３】 本発明の第２実施形態による電極形成を示す
工程断面図。
【符号の説明】
１０ フィ−ルド酸化膜 １１ 基板 １２ 第１酸化膜 １３、２３ タングステンシリサイド層 １４、２４ ポリシリコン層 １５ 第２酸化膜 １６ ソ−ス領域及びドレイン領域 ２０ 基板 ２１ 第１不純物領域 ２２ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビョン・ハァ・イ 大韓民国 チュンチョンブク−ド・チョン ズ−シ・フンヅア−ク・ボメン−ドン・ （番地なし）・エルジーサオンアパートメ ント アドン 208ホ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に絶縁層を形成するステッ
    プと、 前記絶縁層上にタングステンシリサイド層を形成するス
    テップと、 前記タングステンシリサイド層の全面に不純物イオンを
    注入して前記タングステンシリサイド層の下部に不純物
    領域を形成するステップと、 前記タングステンシリサイド層の形成された基板を熱処
    理するステップとを備えることを特徴とする半導体素子
    の電極形成方法。
  2. 【請求項２】 半導体基板を用意するステップと、 前記基板上に第１絶縁層及びタングステンシリサイド層
    を順次に形成するステップと、 前記タングステンシリサイド層の全面に第１不純物イオ
    ンを注入して前記タングステンシリサイド層の下部に不
    純物領域を形成するステップと、 前記タングステンシリサイド層の形成された基板を熱処
    理するステップと、 前記タングステンシリサイド層上に第２絶縁層を形成す
    るステップと、 前記第１、第２絶縁層及びタングステンシリサイド層を
    パタニングして前記基板上の一領域にゲ−ト電極を形成
    するステップと、 前記ゲ−ト電極をマスクとして基板の全面に第２不純物
    イオンを注入して前記ゲ−ト電極の両側の基板の表面内
    にソ−ス領域及びドレイン領域を形成するステップとを
    備えることを特徴とする半導体素子の電極形成方法。
  3. 【請求項３】 半導体基板を用意するステップと、 前記基板に第１不純物イオンを注入して前記基板の表面
    内に第１不純物領域を形成するステップと、 前記基板の全面に絶縁層を形成し前記第１不純物イオン
    の形成された基板の一定領域が露出されるようにコンタ
    クトホ−ルを形成するステップと、 前記露出された基板の表面に沿って前記絶縁層の全面に
    タングステンシリサイド層を形成するステップと、 前記タングステンシリサイド層の全面に第２不純物イオ
    ンを注入して前記タングステンシリサイド層の下部に第
    ２不純物領域を形成するステップと、 前記タングステンシリサイド層の形成された基板を熱処
    理するステップとを備えることを特徴とする半導体素子
    の電極形成方法。
  4. 【請求項４】前記タングステンシリサイドであるＷＳｉ
    x においてｘの範囲は２．０＜ｘ＜３．０であることを
    特徴とする請求項１、２又は３に記載の半導体素子の電
    極形成方法。
  5. 【請求項５】前記不純物イオンはＢＦ2 +、Ｂ+ 、Ｐ+ 、
    Ａｓ+ のうちいずれか一つであることを特徴とする請求
    項１、２又は３に記載の半導体素子の電極形成方法。
  6. 【請求項６】 前記熱処理の温度は約８５０℃〜９５０
    ℃にすることを特徴とする請求項１、２又は３に記載の
    半導体素子の電極形成方法。
  7. 【請求項７】前記熱処理の雰囲気はＮ2 、ＮＨ3 、Ｏ2
    の雰囲気のうちいずれか一つであることを特徴とする請
    求項１、２又は３に記載の半導体素子の電極形成方法。
  8. 【請求項８】 前記熱処理の時間は約３０分にすること
    を特徴とする請求項１、２又は３に記載の半導体素子の
    電極形成方法。
JP9133412A 1996-07-31 1997-05-23 半導体素子の電極形成方法 Pending JPH10125919A (ja)

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