JPH06196687A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06196687A JPH06196687A JP34407592A JP34407592A JPH06196687A JP H06196687 A JPH06196687 A JP H06196687A JP 34407592 A JP34407592 A JP 34407592A JP 34407592 A JP34407592 A JP 34407592A JP H06196687 A JPH06196687 A JP H06196687A
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Abstract
(57)【要約】
【目的】 高性能なトランジスタ及びその製造方法を提
供する。 【構成】 半導体装置のトランジスタのソース、ドレイ
ン領域は、ゲート酸化膜及びゲート電極を形成した後、
多結晶（非晶質）シリコン膜を堆積し、エッチバックに
より自己整合的に分離された積み上げ拡散層領域（ソー
ス、ドレイン領域）を形成する。 【効果】 チャンネル部より上部に形成されたシリサイ
ド層より不純物を拡散するため、非常に浅いジャンクシ
ョンを形成することが可能となり、トランジスタの短チ
ャンネル効果を抑制することが可能となる。また、シリ
サイド領域は半導体基板まで達していないため、リーク
電流が少ない。さらに、非常に抵抵抗なシリサイド層が
形成されており、且つ、活性領域上にコンタクト領域を
設ける必要がなく、拡散層面積（活性領域）を非常に小
さく設計できるため拡散層寄生抵抗を低減でき、トラン
ジスタのスピードを向上させる事ができる。
供する。 【構成】 半導体装置のトランジスタのソース、ドレイ
ン領域は、ゲート酸化膜及びゲート電極を形成した後、
多結晶（非晶質）シリコン膜を堆積し、エッチバックに
より自己整合的に分離された積み上げ拡散層領域（ソー
ス、ドレイン領域）を形成する。 【効果】 チャンネル部より上部に形成されたシリサイ
ド層より不純物を拡散するため、非常に浅いジャンクシ
ョンを形成することが可能となり、トランジスタの短チ
ャンネル効果を抑制することが可能となる。また、シリ
サイド領域は半導体基板まで達していないため、リーク
電流が少ない。さらに、非常に抵抵抗なシリサイド層が
形成されており、且つ、活性領域上にコンタクト領域を
設ける必要がなく、拡散層面積（活性領域）を非常に小
さく設計できるため拡散層寄生抵抗を低減でき、トラン
ジスタのスピードを向上させる事ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳ ＦＥＴの製造方法に関する。
に関し、特にＭＯＳ ＦＥＴの製造方法に関する。
【０００２】
【従来の技術】従来のシリサイドトランジスタに関する
製造方法は、図３（ａ）〜（ｄ）に示すような製造方法
がある。 図３（ａ）に示すように、所定の領域にフィ
ールド酸化膜２０２を形成した半導体基板２０１上に多
結晶シリコン膜２０３を堆積する行程と、図３（ｂ）に
示すように、上記多結晶シリコン膜２０３上に酸化膜２
０４を形成した後、トランジスタのチャンネル領域とな
る領域の上記酸化膜２０４及び多結晶シリコン膜２０３
をＲＩＥにより、シリコン基板が露出するまでエッチン
グする行程と、図３（ｃ）に示すように、ゲート酸化膜
２０５、ゲート電極２０６を形成し、半導体基板と逆導
電型の高濃度の不純物イオンをイオン注入法によりドー
ピングする行程と、図３（ｄ）に示すように、Ｔｉ金属
をスパッタし、急速加熱処理（ＲＴＡ）により自己整合
的に上記ソース、ドレイン領域２０８及びゲート電極２
０６表面をシリサイド化し、チタンシリサイド層２０７
を形成した後、未反応のＴｉを選択的に除去する行程を
備えている。（例えば、M.Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988)）
製造方法は、図３（ａ）〜（ｄ）に示すような製造方法
がある。 図３（ａ）に示すように、所定の領域にフィ
ールド酸化膜２０２を形成した半導体基板２０１上に多
結晶シリコン膜２０３を堆積する行程と、図３（ｂ）に
示すように、上記多結晶シリコン膜２０３上に酸化膜２
０４を形成した後、トランジスタのチャンネル領域とな
る領域の上記酸化膜２０４及び多結晶シリコン膜２０３
をＲＩＥにより、シリコン基板が露出するまでエッチン
グする行程と、図３（ｃ）に示すように、ゲート酸化膜
２０５、ゲート電極２０６を形成し、半導体基板と逆導
電型の高濃度の不純物イオンをイオン注入法によりドー
ピングする行程と、図３（ｄ）に示すように、Ｔｉ金属
をスパッタし、急速加熱処理（ＲＴＡ）により自己整合
的に上記ソース、ドレイン領域２０８及びゲート電極２
０６表面をシリサイド化し、チタンシリサイド層２０７
を形成した後、未反応のＴｉを選択的に除去する行程を
備えている。（例えば、M.Shimizu et al., Symposium
on VLSI Technology Digest of Tchnical Papers, p11
(1988)）
【０００３】
【発明が解決しようとする課題】従来のＭＯＳ ＦＥＴ
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、ＲＩＥにより、シリコン基板がダメージを受
けると共に、図３（ｄ）Ａ部、Ｂ部が、急峻な鋭角形状
となるため、電解集中が起こりトランジスタ特性を劣化
させるという問題点がある。また、シリサイド化反応を
行う前に（Ｔｉ金属を堆積する前に）不純物拡散層を形
成しているため、不純物の影響、及び多結晶シリコンの
グレインの影響によりシリサイド化反応の制御が困難と
なり、ＴｉＳｉ２ Ｃ５４結晶が安定的に形成できず抵
抗が高くなるという問題点が有る。
の製造方法では、前記トランジスタのチャンネル領域と
なる領域の酸化膜、及び多結晶シリコン膜を、ＲＩＥに
よりシリコン基板が露出するまでエッチンングする工程
に於いて、ＲＩＥにより、シリコン基板がダメージを受
けると共に、図３（ｄ）Ａ部、Ｂ部が、急峻な鋭角形状
となるため、電解集中が起こりトランジスタ特性を劣化
させるという問題点がある。また、シリサイド化反応を
行う前に（Ｔｉ金属を堆積する前に）不純物拡散層を形
成しているため、不純物の影響、及び多結晶シリコンの
グレインの影響によりシリサイド化反応の制御が困難と
なり、ＴｉＳｉ２ Ｃ５４結晶が安定的に形成できず抵
抗が高くなるという問題点が有る。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に半導体装置のトランジスタ形成工程に於て、周知の方
法で素子分離領域と活性領域を形成した半導体基板上に
ゲート絶縁膜を形成する工程と、多結晶シリコンと高融
点金属シリサイド膜の２層構造から成る、上部と側壁部
がシリコン酸化膜で覆われたゲート電極を形成する工程
と、その上に多結晶シリコン膜を堆積する工程と、上記
ゲート電極上部の酸化膜が露出するまで上記多結晶シリ
コン膜をエッチバックする工程と、所望のパターンに該
多結晶シリコン膜をパターンニングする工程と、該多結
晶シリコン膜表面に自己整合的に高融点金属シリサイド
層が形成された半導体基板まで達するソース、ドレイン
領域を形成する工程を含むことを特徴とし、上記トラン
ジスタのソース、ドレイン領域の形成方法は、上記多結
晶シリコン膜上部に、高融点金属膜を堆積する工程と、
第１の急速加熱処理により上記高融点金属膜を上記多結
晶シリコン膜と反応させ高融点金属シリサイド膜を形成
する工程と、未反応の上記高融点金属膜をエッチング除
去する工程と、イオン注入法により半導体基板と逆導電
型の不純物を上記高融点金属膜中に注入する工程と、第
２の急速加熱処理により上記高融点金属シリサイド膜を
安定な結晶構造に変化させる工程と、その上に層間絶縁
膜を堆積した後、熱処理を行ない上記半導体基板と逆導
電型の不純物を活性化させると供に半導体基板まで不純
物を拡散させる工程を含むことを特徴とする。
に半導体装置のトランジスタ形成工程に於て、周知の方
法で素子分離領域と活性領域を形成した半導体基板上に
ゲート絶縁膜を形成する工程と、多結晶シリコンと高融
点金属シリサイド膜の２層構造から成る、上部と側壁部
がシリコン酸化膜で覆われたゲート電極を形成する工程
と、その上に多結晶シリコン膜を堆積する工程と、上記
ゲート電極上部の酸化膜が露出するまで上記多結晶シリ
コン膜をエッチバックする工程と、所望のパターンに該
多結晶シリコン膜をパターンニングする工程と、該多結
晶シリコン膜表面に自己整合的に高融点金属シリサイド
層が形成された半導体基板まで達するソース、ドレイン
領域を形成する工程を含むことを特徴とし、上記トラン
ジスタのソース、ドレイン領域の形成方法は、上記多結
晶シリコン膜上部に、高融点金属膜を堆積する工程と、
第１の急速加熱処理により上記高融点金属膜を上記多結
晶シリコン膜と反応させ高融点金属シリサイド膜を形成
する工程と、未反応の上記高融点金属膜をエッチング除
去する工程と、イオン注入法により半導体基板と逆導電
型の不純物を上記高融点金属膜中に注入する工程と、第
２の急速加熱処理により上記高融点金属シリサイド膜を
安定な結晶構造に変化させる工程と、その上に層間絶縁
膜を堆積した後、熱処理を行ない上記半導体基板と逆導
電型の不純物を活性化させると供に半導体基板まで不純
物を拡散させる工程を含むことを特徴とする。
【０００５】或は、上記半導体装置のトランジスタのソ
ース、ドレイン領域の形成方法は、高融点金属をイオン
注入法により上記多結晶シリコン膜表面に注入し、該多
結晶シリコン膜表面を非晶質化する工程と、該多結晶シ
リコン膜上部に、上記高融点金属から成る高融点金属膜
を堆積する工程と、第１の急速加熱処理により多結晶シ
リコン膜中の上記高融点金属及び、上記高融点金属膜を
上記多結晶シリコン膜中のシリコン原子と反応させ高融
点金属シリサイド膜を形成する工程と、シリコン原子と
未反応の上記高融点金属膜をエッチング除去する工程
と、イオン注入法により半導体基板と逆導電型の不純物
を注入する工程と、第２の急速加熱処理により上記高融
点金属シリサイド膜を安定な結晶構造に変化させる工程
と、その上に層間絶縁膜を堆積した後、熱処理を行ない
上記半導体基板と逆導電型の不純物を活性化させると供
に半導体基板まで不純物を拡散させる工程を含むことを
特徴とする。
ース、ドレイン領域の形成方法は、高融点金属をイオン
注入法により上記多結晶シリコン膜表面に注入し、該多
結晶シリコン膜表面を非晶質化する工程と、該多結晶シ
リコン膜上部に、上記高融点金属から成る高融点金属膜
を堆積する工程と、第１の急速加熱処理により多結晶シ
リコン膜中の上記高融点金属及び、上記高融点金属膜を
上記多結晶シリコン膜中のシリコン原子と反応させ高融
点金属シリサイド膜を形成する工程と、シリコン原子と
未反応の上記高融点金属膜をエッチング除去する工程
と、イオン注入法により半導体基板と逆導電型の不純物
を注入する工程と、第２の急速加熱処理により上記高融
点金属シリサイド膜を安定な結晶構造に変化させる工程
と、その上に層間絶縁膜を堆積した後、熱処理を行ない
上記半導体基板と逆導電型の不純物を活性化させると供
に半導体基板まで不純物を拡散させる工程を含むことを
特徴とする。
【０００６】もしくは、上記課題を解決するために、半
導体装置のトランジスタ形成工程に於て、周知の方法で
素子分離領域と活性領域を形成した半導体基板上にゲー
ト絶縁膜を形成する工程と、多結晶シリコンと高融点金
属シリサイド膜の２層構造から成る、上部と側壁部がシ
リコン酸化膜で覆われたゲート電極を形成する工程と、
その上に非結晶シリコン膜を堆積する工程と、上記ゲー
ト電極上部の酸化膜が露出するまで上記非結晶シリコン
膜をエッチバックする工程と、所望のパターンに該非結
晶シリコン膜をパターンニングする工程と、該非結晶シ
リコン膜表面に自己整合的に高融点金属シリサイド層が
形成された半導体基板まで達するソース、ドレイン領域
を形成する工程を含むことを特徴とし、上記半導体装置
のトランジスタのソース、ドレイン領域の形成方法は、
上記非結晶シリコン膜上部に、高融点金属膜を堆積する
工程と、第１の急速加熱処理により上記高融点金属膜を
上記多結晶シリコン膜と反応させ高融点金属シリサイド
膜を形成する工程と、未反応の上記高融点金属膜をエッ
チング除去する工程と、イオン注入法により半導体基板
と逆導電型の不純物を上記高融点金属膜中に注入する工
程と、第２の急速加熱処理により上記高融点金属シリサ
イド膜を安定な結晶構造に変化させる工程と、その上に
層間絶縁膜を堆積した後、熱処理を行ない上記基板と逆
導電型の不純物を活性化させると供に半導体基板まで不
純物を拡散させる工程を含むことを特徴とする。
導体装置のトランジスタ形成工程に於て、周知の方法で
素子分離領域と活性領域を形成した半導体基板上にゲー
ト絶縁膜を形成する工程と、多結晶シリコンと高融点金
属シリサイド膜の２層構造から成る、上部と側壁部がシ
リコン酸化膜で覆われたゲート電極を形成する工程と、
その上に非結晶シリコン膜を堆積する工程と、上記ゲー
ト電極上部の酸化膜が露出するまで上記非結晶シリコン
膜をエッチバックする工程と、所望のパターンに該非結
晶シリコン膜をパターンニングする工程と、該非結晶シ
リコン膜表面に自己整合的に高融点金属シリサイド層が
形成された半導体基板まで達するソース、ドレイン領域
を形成する工程を含むことを特徴とし、上記半導体装置
のトランジスタのソース、ドレイン領域の形成方法は、
上記非結晶シリコン膜上部に、高融点金属膜を堆積する
工程と、第１の急速加熱処理により上記高融点金属膜を
上記多結晶シリコン膜と反応させ高融点金属シリサイド
膜を形成する工程と、未反応の上記高融点金属膜をエッ
チング除去する工程と、イオン注入法により半導体基板
と逆導電型の不純物を上記高融点金属膜中に注入する工
程と、第２の急速加熱処理により上記高融点金属シリサ
イド膜を安定な結晶構造に変化させる工程と、その上に
層間絶縁膜を堆積した後、熱処理を行ない上記基板と逆
導電型の不純物を活性化させると供に半導体基板まで不
純物を拡散させる工程を含むことを特徴とする。
【０００７】また、上記高融点金属は、Ｔｉ、Ｃｏ、Ｎ
ｉ、Ｚｒ、Ｖ、Ｈｆである事を特徴とする。
ｉ、Ｚｒ、Ｖ、Ｈｆである事を特徴とする。
【０００８】
【実施例】以下、本発明の半導体装置及びその製造方法
を実施例により詳細に説明する。図１（ａ）〜（ｃ）及
び図２（ｄ）〜（ｅ）は、本発明のトランジスタの工程
順断面図である。
を実施例により詳細に説明する。図１（ａ）〜（ｃ）及
び図２（ｄ）〜（ｅ）は、本発明のトランジスタの工程
順断面図である。
【０００９】まず、図１（ａ）に示すように、周知の方
法で半導体基板１０１（本実施例では、Ｐ型半導体基
板）上にフィールド酸化膜１０２、ゲート酸化膜１０
３、多結晶シリコン膜およびその上のタングステンシリ
サイド膜の２層構造より成るゲート電極１０４、ゲート
電極の上部及び側壁部を覆う酸化膜１０５を形成する。
法で半導体基板１０１（本実施例では、Ｐ型半導体基
板）上にフィールド酸化膜１０２、ゲート酸化膜１０
３、多結晶シリコン膜およびその上のタングステンシリ
サイド膜の２層構造より成るゲート電極１０４、ゲート
電極の上部及び側壁部を覆う酸化膜１０５を形成する。
【００１０】次に、図１（ｂ）に示すように、多結晶シ
リコン膜１０６を堆積した後ゲート電極上部が露出する
まで異方性エッチングによりエッチバックする。
リコン膜１０６を堆積した後ゲート電極上部が露出する
まで異方性エッチングによりエッチバックする。
【００１１】次に、所望のパターンに上記多結晶シリコ
ンをパターンニング（フィールド酸化膜上にて、隣接す
るトランジスタの活性領域とを分離するため）した後、
図１（ｃ）に示す様に、高融点金属膜（本実施例では、
チタン膜１０７）を堆積する。
ンをパターンニング（フィールド酸化膜上にて、隣接す
るトランジスタの活性領域とを分離するため）した後、
図１（ｃ）に示す様に、高融点金属膜（本実施例では、
チタン膜１０７）を堆積する。
【００１２】次に、第１のＲＴＡ処理を、例えば窒素雰
囲気中で、６２５℃、２０秒程度行ない準安定なチタン
シリサイド層１０８を形成し、未反応のチタン金属を硫
酸と過酸化水素水の混合液でエッチング除去し、図２
（ｄ）を得る。
囲気中で、６２５℃、２０秒程度行ない準安定なチタン
シリサイド層１０８を形成し、未反応のチタン金属を硫
酸と過酸化水素水の混合液でエッチング除去し、図２
（ｄ）を得る。
【００１３】次に、基板と逆導電型の不純物イオン（本
実施例では、砒素イオン）をドーズ量の９５％以上が、
上記チタンシリサイド膜１０８中に注入されるようなエ
ネルギーで、例えば、本実施例では、３５Ｋｅｖ程度の
注入エネルギーで、５Ｅ１５／ｃｍ２程度のドーズ量を
上記チタンシリサイド膜１０８中に注入した後、第２の
ＲＴＡ処理を行ない上記チタンシリサイド膜１０８を安
定な、ＴｉＳｉ２ Ｃ５４結晶構造に変化させる。
実施例では、砒素イオン）をドーズ量の９５％以上が、
上記チタンシリサイド膜１０８中に注入されるようなエ
ネルギーで、例えば、本実施例では、３５Ｋｅｖ程度の
注入エネルギーで、５Ｅ１５／ｃｍ２程度のドーズ量を
上記チタンシリサイド膜１０８中に注入した後、第２の
ＲＴＡ処理を行ない上記チタンシリサイド膜１０８を安
定な、ＴｉＳｉ２ Ｃ５４結晶構造に変化させる。
【００１４】次に、図２（ｅ）に示すように、層間絶縁
膜１０９を堆積した後９００℃、１５分程度の熱処理に
より、半導体基板１０１まで達するソース、ドレイン領
域１１０を形成する。
膜１０９を堆積した後９００℃、１５分程度の熱処理に
より、半導体基板１０１まで達するソース、ドレイン領
域１１０を形成する。
【００１５】（実施例２）本発明のシリサイド層の形成
方法は、第１の実施例に限るものではない。
方法は、第１の実施例に限るものではない。
【００１６】第１の実施例の様に、多結晶シリコン膜１
０６を所望のパターンにパターンニングした後、多結晶
シリコン膜１０６中に高融点金属イオン、例えばＴｉイ
オンをイオン注入法により注入し、多結晶シリコン膜１
０６表面を非晶質化する。次に上記高融点金属と同じ金
属から成る高融点金属膜、例えば本実施例ではＴｉ膜を
堆積する。次に第１のＲＴＡ処理を、例えば窒素雰囲気
中で、６２５℃、２０秒程度行ない上記多結晶シリコン
膜１０６中のＴｉ及び上記Ｔｉ膜と多結晶シリコン膜中
のシリコンを反応させ、準安定なチタンシリサイド層１
０８を形成し、未反応のチタン金属を硫酸と過酸化水素
水の混合液でエッチング除去し、図２（ｄ）を得る。後
は、第１の実施例と同様の工程を経て所望のトランジス
タ素子を形成する。
０６を所望のパターンにパターンニングした後、多結晶
シリコン膜１０６中に高融点金属イオン、例えばＴｉイ
オンをイオン注入法により注入し、多結晶シリコン膜１
０６表面を非晶質化する。次に上記高融点金属と同じ金
属から成る高融点金属膜、例えば本実施例ではＴｉ膜を
堆積する。次に第１のＲＴＡ処理を、例えば窒素雰囲気
中で、６２５℃、２０秒程度行ない上記多結晶シリコン
膜１０６中のＴｉ及び上記Ｔｉ膜と多結晶シリコン膜中
のシリコンを反応させ、準安定なチタンシリサイド層１
０８を形成し、未反応のチタン金属を硫酸と過酸化水素
水の混合液でエッチング除去し、図２（ｄ）を得る。後
は、第１の実施例と同様の工程を経て所望のトランジス
タ素子を形成する。
【００１７】なお、実施例１及び実施例２において上記
多結晶シリコン膜１０６の替りに非晶質シリコン膜を用
いてもよい。非晶質シリコン膜を使用した場合、多結晶
シリコン膜のようなグレインが存在しないため、シリサ
イド化反応が均一に起こるという利点が有る。
多結晶シリコン膜１０６の替りに非晶質シリコン膜を用
いてもよい。非晶質シリコン膜を使用した場合、多結晶
シリコン膜のようなグレインが存在しないため、シリサ
イド化反応が均一に起こるという利点が有る。
【００１８】また、本発明のシリサイド層の形成の為の
高融点金属材料は、チタン金属に限るものではない。Ｃ
ｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を使用してもよい。
高融点金属材料は、チタン金属に限るものではない。Ｃ
ｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を使用してもよい。
【００１９】
【発明の効果】以上より明らかなように本発明は、トラ
ンジスタ形成工程に於て、ゲート酸化膜及びゲート電極
を形成した後、多結晶シリコン膜を堆積し、エッチバッ
クにより自己整合的に分離された積み上げ拡散層領域
（ソース、ドレイン領域）を形成するため、図３の従来
例のようなチャンネル部のダメージが無い。また、チャ
ンネル部より上部に形成されたシリサイド層より不純物
を拡散するため、非常に浅いジャンクションを形成する
ことが可能となり、トランジスタの短チャンネル効果を
抑制することが可能となる。また、シリサイド領域は半
導体基板まで達していないため、リーク電流が少ない。
さらに、非常に抵抵抗なシリサイド層が形成されてお
り、且つ、活性領域上にコンタクト領域を設ける必要が
なく、拡散層面積（活性領域）を非常に小さく設計でき
るため拡散層寄生抵抗を低減でき、トランジスタのスピ
ードを向上させる事ができる。
ンジスタ形成工程に於て、ゲート酸化膜及びゲート電極
を形成した後、多結晶シリコン膜を堆積し、エッチバッ
クにより自己整合的に分離された積み上げ拡散層領域
（ソース、ドレイン領域）を形成するため、図３の従来
例のようなチャンネル部のダメージが無い。また、チャ
ンネル部より上部に形成されたシリサイド層より不純物
を拡散するため、非常に浅いジャンクションを形成する
ことが可能となり、トランジスタの短チャンネル効果を
抑制することが可能となる。また、シリサイド領域は半
導体基板まで達していないため、リーク電流が少ない。
さらに、非常に抵抵抗なシリサイド層が形成されてお
り、且つ、活性領域上にコンタクト領域を設ける必要が
なく、拡散層面積（活性領域）を非常に小さく設計でき
るため拡散層寄生抵抗を低減でき、トランジスタのスピ
ードを向上させる事ができる。
【図１】本発明の実施例の工程順断面図（ａ）〜（ｃ）
である。
である。
【図２】本発明の実施例の工程順断面図（ｄ）〜（ｅ）
である。
である。
【図３】従来例のトランジスタの工程順断面図（ａ）〜
（ｄ）である。
（ｄ）である。
１０１、２０１ 半導体基板 １０２、２０２ フィールド酸化膜 ２０３ 多結晶シリコン膜 ２０４ 酸化膜 １０３、２０５ ゲート酸化膜 １０４、２０６ ゲート電極 １０５、 酸化膜 １０６、 多結晶シリコン膜 １０７ Ｔｉ膜 １０８、２０７ Ｔｉシリサイド膜 １０９、 層間絶縁膜 １１０、２０８ ソース、ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (5)
- 【請求項１】 半導体装置のトランジスタ形成工程に於
て、素子分離領域と活性領域を形成した半導体基板上に
ゲート絶縁膜を形成する工程と、多結晶シリコンと高融
点金属シリサイド膜の２層構造からなる上部と側壁部が
シリコン酸化膜で覆われたゲート電極を形成する工程
と、その上に多結晶シリコン膜を堆積する工程と、上記
ゲート電極上部の酸化膜が露出するまで上記多結晶シリ
コン膜をエッチバックする工程と、所望のパターンに該
多結晶シリコン膜をパターンニングする工程と、該多結
晶シリコン膜表面に自己整合的に高融点金属シリサイド
層が形成された半導体基板まで達するソース、ドレイン
領域を形成する工程を含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 上記特許請求の範囲第１項記載の半導体
装置のトランジスタのソース、ドレイン領域の形成方法
は、上記多結晶シリコン膜上部に、高融点金属膜を堆積
する工程と、第１の急速加熱処理により上記高融点金属
膜を上記多結晶シリコン膜と反応させ高融点金属シリサ
イド膜を形成する工程と、未反応の上記高融点金属膜を
エッチング除去する工程と、イオン注入法により半導体
基板と逆導電型の不純物を上記高融点金属膜中に注入す
る工程と、第２の急速加熱処理により上記高融点金属シ
リサイド膜を安定な結晶構造に変化させる工程と、その
上に層間絶縁膜を堆積した後、熱処理を行ない上記半導
体基板と逆導電型の不純物を活性化させると供に半導体
基板まで不純物を拡散させる工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 上記特許請求の範囲第１項記載の半導体
装置のトランジスタのソース、ドレイン領域の形成方法
は、高融点金属をイオン注入法により上記多結晶シリコ
ン膜表面に注入し、該多結晶シリコン膜表面を非晶質化
する工程と、該多結晶シリコン膜上部に、上記高融点金
属から成る高融点金属膜を堆積する工程と、第１の急速
加熱処理により多結晶シリコン膜中の上記高融点金属及
び、上記高融点金属膜を上記多結晶シリコン膜中のシリ
コン原子と反応させ高融点金属シリサイド膜を形成する
工程と、シリコン原子と未反応の上記高融点金属膜をエ
ッチング除去する工程と、イオン注入法により半導体基
板と逆導電型の不純物を注入する工程と、第２の急速加
熱処理により上記高融点金属シリサイド膜を安定な結晶
構造に変化させる工程と、その上に層間絶縁膜を堆積し
た後、熱処理を行ない上記半導体基板と逆導電型の不純
物を活性化させると供に半導体基板まで不純物を拡散さ
せる工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 上記特許請求の範囲１〜３記載の多結晶
シリコン膜の代わりに非結晶シリコン膜を用いることを
特徴とする半導体装置の製造方法。 - 【請求項５】 特許請求の範囲第２、３、５項記載の高
融点金属は、Ｔｉ、Ｃｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆである
事を特徴とする半導体装置の製造方法。
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| JP04344075A JP3129867B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272276B1 (ko) * | 1997-11-19 | 2000-12-01 | 김영환 | 반도체디바이스의제조방법 |
| FR2803690A1 (fr) * | 2000-01-11 | 2001-07-13 | Centre Nat Rech Scient | Procede de traitement d'un materiau destine notamment a l'application dans le domaine de l'optique, l'electronique, l'opelectronique ou l'electromagnetique, et produit obtenu par ce procede |
| WO2001054185A1 (en) * | 2000-01-21 | 2001-07-26 | Infineon Technologies North America Corp. | Maskless process for self-aligned contacts |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
| US6291861B1 (en) | 1998-06-30 | 2001-09-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
| KR100390953B1 (ko) * | 2000-12-27 | 2003-07-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
-
1992
- 1992-12-24 JP JP04344075A patent/JP3129867B2/ja not_active Expired - Fee Related
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| US6515340B2 (en) | 1998-06-30 | 2003-02-04 | Sharp Kabushiki Kaisha | Semiconductor device |
| US6656799B2 (en) | 1998-06-30 | 2003-12-02 | Sharp Kabushiki Kaisha | Method for producing FET with source/drain region occupies a reduced area |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
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