JP2534508B2 - 高耐圧ｍｏｓ型半導体装置の製造方法 - Google Patents
高耐圧ｍｏｓ型半導体装置の製造方法Info
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- JP2534508B2 JP2534508B2 JP62200261A JP20026187A JP2534508B2 JP 2534508 B2 JP2534508 B2 JP 2534508B2 JP 62200261 A JP62200261 A JP 62200261A JP 20026187 A JP20026187 A JP 20026187A JP 2534508 B2 JP2534508 B2 JP 2534508B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくともソース、ドレイン領域にセルフ
ァライン的に金属あるいはそのシリサイド（ケイ化物）
が形成された高耐圧MOS型半導体装置の製造方法に関す
る。
ァライン的に金属あるいはそのシリサイド（ケイ化物）
が形成された高耐圧MOS型半導体装置の製造方法に関す
る。
従来、高耐圧MOS半導体装置は、大電力化、高密度化
を図る為にコンタクト抵抗や配線抵抗を下げる事を必要
とし、ソース、ドレイン領域にセルファライン的に金属
シリサイドを形成させている。
を図る為にコンタクト抵抗や配線抵抗を下げる事を必要
とし、ソース、ドレイン領域にセルファライン的に金属
シリサイドを形成させている。
その製造方法は、例えばまず第２図（ａ）の様にＰ型
シリコン基板201上に、薄い第１のシリコン酸化膜とシ
リコン酸化膜を形成してパターニング後、Ｐ型チャンネ
ルストッパー202と、ドレインの高濃度不純物領域とフ
ィールド間に第１のＮ型低濃度不純物領域203をイオン
注入で形成した後、高温酸化して8000Åの選択酸化膜20
4をフィールドに成長し、前記シリコン窒化膜と第１の
シリコン酸化膜を除去した後ゲート酸化膜205を形成
し、イオン注入でチャンネルドープをしてスレッショル
ド電圧を調整した後、不純物がドープされた多結晶シリ
コン膜206をフォトエッチングしてゲート電極とする。
次に、チャンネル215と高濃度ドレイン間にオフセット
をとる為、リンをイオン注入し第２の低濃度不純物領域
207形成してから、更に気相成長シリコン酸化膜208を80
00Å堆積する。
シリコン基板201上に、薄い第１のシリコン酸化膜とシ
リコン酸化膜を形成してパターニング後、Ｐ型チャンネ
ルストッパー202と、ドレインの高濃度不純物領域とフ
ィールド間に第１のＮ型低濃度不純物領域203をイオン
注入で形成した後、高温酸化して8000Åの選択酸化膜20
4をフィールドに成長し、前記シリコン窒化膜と第１の
シリコン酸化膜を除去した後ゲート酸化膜205を形成
し、イオン注入でチャンネルドープをしてスレッショル
ド電圧を調整した後、不純物がドープされた多結晶シリ
コン膜206をフォトエッチングしてゲート電極とする。
次に、チャンネル215と高濃度ドレイン間にオフセット
をとる為、リンをイオン注入し第２の低濃度不純物領域
207形成してから、更に気相成長シリコン酸化膜208を80
00Å堆積する。
次に、第２図（ｂ）の様に、RIE（Reactive Ion Et
cher）で異方性エッチングして気相成長シリコン酸化膜
208の側壁を残して、該側壁とゲート電極の多結晶シリ
コン膜206及び選択酸化膜204をマスクにして、ヒ素やリ
ンの様なＮ型不純物をイオン注入してソース、ドレイン
高濃度不純物領域219、209を形成後、活性化処理を施
す。
cher）で異方性エッチングして気相成長シリコン酸化膜
208の側壁を残して、該側壁とゲート電極の多結晶シリ
コン膜206及び選択酸化膜204をマスクにして、ヒ素やリ
ンの様なＮ型不純物をイオン注入してソース、ドレイン
高濃度不純物領域219、209を形成後、活性化処理を施
す。
次に第２図（ｃ）の様に、チタン230を約700Åスパッ
タしてからN2雰囲気のハロゲンランプ炉で約700℃のア
ニールをし、露出しているシリコン上のチタンをモノシ
リサイド化させ、シリコン酸化膜上のチタンを窒化チタ
ンにさせる。
タしてからN2雰囲気のハロゲンランプ炉で約700℃のア
ニールをし、露出しているシリコン上のチタンをモノシ
リサイド化させ、シリコン酸化膜上のチタンを窒化チタ
ンにさせる。
次に第２図（ｄ）の様に、例えばアンモニア水と過酸
化水素水の混合溶液でケミカルエッチングするとシリコ
ン酸化膜上の窒化チタンのみ選択的に除去され、再びハ
ロゲンランプ炉で約850℃のアニールをしてダイシリサ
イド化させると、高濃度ソース、ドレイン領域219、209
とゲート電極上にチタンシリサイド220、210、あるいは
ポリサイド211がセルファライン的に形成される。
化水素水の混合溶液でケミカルエッチングするとシリコ
ン酸化膜上の窒化チタンのみ選択的に除去され、再びハ
ロゲンランプ炉で約850℃のアニールをしてダイシリサ
イド化させると、高濃度ソース、ドレイン領域219、209
とゲート電極上にチタンシリサイド220、210、あるいは
ポリサイド211がセルファライン的に形成される。
次に第２図（ｅ）の様に、層間絶縁膜212を気相成長
し所望スルーホールを設け、金属配線213を施し、パシ
ベーション膜214を堆積して、外部電極取り出し孔を開
ける。
し所望スルーホールを設け、金属配線213を施し、パシ
ベーション膜214を堆積して、外部電極取り出し孔を開
ける。
しかしながら従来の技術では、まず、ゲート電極と高
濃度ソース、ドレインを分離してセルファライン的にシ
リサイドとする為に気相成長シリコン酸化膜の側壁を形
成しなくてはならないが、気相成長、エッチング等工程
が複雑で寸法制御性も悪い。又、側壁形成の際、RIEで
全面異方性エッチング行なうが、終点制御が困難でソー
ス、ドレインのシリコン基板表面まで喰われる事や、ソ
ース、ドレインのシリコン基板表面に直接高濃度不純物
がイオン注入される為に、結晶欠陥による接合リークが
発生する。尚、側壁形成の時ソース、ドレイン上に酸化
膜を残す様にすると厚み制御が難しく、チタンスパッタ
前にフッ素の様なケミカルエッチを施して高濃度ソー
ス、ドレイン上のシリコン基板を開孔しなくてはならな
いが、残膜の厚い部分でエッチング時間を決めるので側
壁が除去されてしまう所もあり、ソース、ドレインとゲ
ート電極分離が困難となったり、ドレイン耐圧の低下、
ばらつきとなる。本発明は、この様なかかる問題点を解
決するもので、電気特性の改善、縮小化と工程合理化に
よる歩留り向上を図った高耐圧MOS型半導体装置の製造
方法を提供するものである。
濃度ソース、ドレインを分離してセルファライン的にシ
リサイドとする為に気相成長シリコン酸化膜の側壁を形
成しなくてはならないが、気相成長、エッチング等工程
が複雑で寸法制御性も悪い。又、側壁形成の際、RIEで
全面異方性エッチング行なうが、終点制御が困難でソー
ス、ドレインのシリコン基板表面まで喰われる事や、ソ
ース、ドレインのシリコン基板表面に直接高濃度不純物
がイオン注入される為に、結晶欠陥による接合リークが
発生する。尚、側壁形成の時ソース、ドレイン上に酸化
膜を残す様にすると厚み制御が難しく、チタンスパッタ
前にフッ素の様なケミカルエッチを施して高濃度ソー
ス、ドレイン上のシリコン基板を開孔しなくてはならな
いが、残膜の厚い部分でエッチング時間を決めるので側
壁が除去されてしまう所もあり、ソース、ドレインとゲ
ート電極分離が困難となったり、ドレイン耐圧の低下、
ばらつきとなる。本発明は、この様なかかる問題点を解
決するもので、電気特性の改善、縮小化と工程合理化に
よる歩留り向上を図った高耐圧MOS型半導体装置の製造
方法を提供するものである。
本発明の高耐圧MOS型半導体装置の製造方法は、
（ａ）半導体基板表面にシリコン酸化膜を形成する工
程、（ｂ）前記シリコン酸化膜上にシリコン窒化膜を堆
積した後、前記シリコン窒化膜を所望形状にパターニン
グする工程、（ｃ）前記シリコン窒化膜をマスクとして
オフセットとなる領域に低濃度不純物領域を形成する工
程、（ｄ）前記シリコン窒化膜をマスクとして、フィー
ルドとなる領域と前記オフセットとなる領域上とに同時
に選択酸化膜を形成する工程、（ｅ）前記シリコン窒化
膜及び前記シリコン酸化膜を除去する工程、（ｆ）前記
選択酸化膜を含む前記半導体基板上にゲート酸化膜を形
成した後、前記オフセット領域上の選択酸化膜上の一部
のゲート酸化膜上と前記オフセット領域間の前記ゲート
酸化膜上とにゲート電極を形成する工程、（ｇ）前記ゲ
ート電極及び前記選択酸化膜をマスクとし、前記半導体
基板中に前記ゲート酸化膜を通して不純物を注入するこ
とにより、高濃度不純物領域を形成する工程、（ｈ）前
記高濃度不純物領域上の前記ゲート酸化膜をフッ酸を用
いて除去する工程、（ｉ）前記選択酸化膜を含む前記半
導体基板上に金属膜を形成する工程、（ｊ）窒素中での
ランプアニール処理によって、前記高濃度不純物領域上
をシリサイド化するとともに、前記選択酸化膜上の金属
を窒化させる工程、（ｋ）前記選択酸化膜上の前記窒化
された金属を除去する工程、（ｌ）前記（ｋ）工程の
後、ランプアニール処理によって、さらに前記高濃度不
純物領域上をシリサイド化させる工程、を有することを
特徴とする。
（ａ）半導体基板表面にシリコン酸化膜を形成する工
程、（ｂ）前記シリコン酸化膜上にシリコン窒化膜を堆
積した後、前記シリコン窒化膜を所望形状にパターニン
グする工程、（ｃ）前記シリコン窒化膜をマスクとして
オフセットとなる領域に低濃度不純物領域を形成する工
程、（ｄ）前記シリコン窒化膜をマスクとして、フィー
ルドとなる領域と前記オフセットとなる領域上とに同時
に選択酸化膜を形成する工程、（ｅ）前記シリコン窒化
膜及び前記シリコン酸化膜を除去する工程、（ｆ）前記
選択酸化膜を含む前記半導体基板上にゲート酸化膜を形
成した後、前記オフセット領域上の選択酸化膜上の一部
のゲート酸化膜上と前記オフセット領域間の前記ゲート
酸化膜上とにゲート電極を形成する工程、（ｇ）前記ゲ
ート電極及び前記選択酸化膜をマスクとし、前記半導体
基板中に前記ゲート酸化膜を通して不純物を注入するこ
とにより、高濃度不純物領域を形成する工程、（ｈ）前
記高濃度不純物領域上の前記ゲート酸化膜をフッ酸を用
いて除去する工程、（ｉ）前記選択酸化膜を含む前記半
導体基板上に金属膜を形成する工程、（ｊ）窒素中での
ランプアニール処理によって、前記高濃度不純物領域上
をシリサイド化するとともに、前記選択酸化膜上の金属
を窒化させる工程、（ｋ）前記選択酸化膜上の前記窒化
された金属を除去する工程、（ｌ）前記（ｋ）工程の
後、ランプアニール処理によって、さらに前記高濃度不
純物領域上をシリサイド化させる工程、を有することを
特徴とする。
第１図（ａ）〜（ｅ）は、本発明の一実施例による高
耐圧NchMOSトランジスタの製造工程について説明する為
の概略断面図である。
耐圧NchMOSトランジスタの製造工程について説明する為
の概略断面図である。
第１図（ａ）の様に、比抵抗約10ΩcmのＰ型シリコン
基板101に800Å第１のシリコン酸化膜122を成長させて
から約1500Åのシリコン窒化膜123を堆積させた後、該
シリコン窒化膜123を所望形状にフォトエッチングし、
前記シリコン窒化膜123あるいはフォトレジストをマス
クにしてチャンネルストッパー領域102にボロンを、次
にフィールドと高濃度ドレイン間の第１の低濃度不純物
領域103、チャンネル115と高濃度ドレイン間の第２の低
濃度不純物領域（オフセット）107にリンを同時にイオ
ン注入した後、1000℃で水蒸気酸化をして約8000Åの選
択酸化膜104をフィールド及びチャンネル115の両端に形
成させ、その幅は２μｍとした。ドレイン耐圧はリンの
イオン注入量や、第１の低濃度不純物領域103の有無に
より変化させる事が出来る。
基板101に800Å第１のシリコン酸化膜122を成長させて
から約1500Åのシリコン窒化膜123を堆積させた後、該
シリコン窒化膜123を所望形状にフォトエッチングし、
前記シリコン窒化膜123あるいはフォトレジストをマス
クにしてチャンネルストッパー領域102にボロンを、次
にフィールドと高濃度ドレイン間の第１の低濃度不純物
領域103、チャンネル115と高濃度ドレイン間の第２の低
濃度不純物領域（オフセット）107にリンを同時にイオ
ン注入した後、1000℃で水蒸気酸化をして約8000Åの選
択酸化膜104をフィールド及びチャンネル115の両端に形
成させ、その幅は２μｍとした。ドレイン耐圧はリンの
イオン注入量や、第１の低濃度不純物領域103の有無に
より変化させる事が出来る。
次に第１図（ｂ）の様に、シリコン窒化膜123と第１
シリコン酸化膜122を除去した後、約1000Åのゲート酸
化膜105とゲート電極となるリンドープの多結晶シリコ
ン膜106を形成してから、多結晶シリコン膜106と選択酸
化膜104をマスクにソース、ドレインの高濃度不純物領
域119、109にゲート酸化膜を通してＮ型不純物リンを３
×1015cm-2イオン注入し、不純物活性化の為950℃20分
の窒素雰囲気で熱処理を施す。この時高濃度不純物の注
入はシリコン酸化膜を通して行なわれるので、結晶欠陥
は生じなくなった。
シリコン酸化膜122を除去した後、約1000Åのゲート酸
化膜105とゲート電極となるリンドープの多結晶シリコ
ン膜106を形成してから、多結晶シリコン膜106と選択酸
化膜104をマスクにソース、ドレインの高濃度不純物領
域119、109にゲート酸化膜を通してＮ型不純物リンを３
×1015cm-2イオン注入し、不純物活性化の為950℃20分
の窒素雰囲気で熱処理を施す。この時高濃度不純物の注
入はシリコン酸化膜を通して行なわれるので、結晶欠陥
は生じなくなった。
次に第１図（ｃ）の様に、ソース、ドレインの高濃度
不純物領域119、109上のゲート酸化膜105をセルファラ
イン的にフッ酸でエッチングしてシリコン基板表面を露
出してから、チタン130を約700Åスパッタした後、700
℃のハロゲンランプで窒素アニールすると、高濃度ソー
ス、ドレイン119、109のシリコン基板や多結晶シリコン
膜106の表面のチタンはモノシリサイド化されて、選択
酸化膜104上は窒化チタンとなる。尚高濃度ソース、ド
レイン領域のシリコン基板表面を露出させる時、ゲート
酸化膜はフッ酸でエッチングするので、シリコン基板に
対するダメージもなく、エッチング時間の再現性も良
い。
不純物領域119、109上のゲート酸化膜105をセルファラ
イン的にフッ酸でエッチングしてシリコン基板表面を露
出してから、チタン130を約700Åスパッタした後、700
℃のハロゲンランプで窒素アニールすると、高濃度ソー
ス、ドレイン119、109のシリコン基板や多結晶シリコン
膜106の表面のチタンはモノシリサイド化されて、選択
酸化膜104上は窒化チタンとなる。尚高濃度ソース、ド
レイン領域のシリコン基板表面を露出させる時、ゲート
酸化膜はフッ酸でエッチングするので、シリコン基板に
対するダメージもなく、エッチング時間の再現性も良
い。
次に第１図（ｄ）の様に、例えば、過酸化水素水とア
ンモニア水の混合液に浸漬すると、窒化チタンは除去さ
れ、チタンのモノシリサイドのみ選択的に残り、これを
再び800℃のハロゲンランプアニールするとダイシリサ
イド化され、ソース、ドレインの高濃度不純物領域11
9、109上にはシート抵抗３Ω／□以下のチタンシリサイ
ド120、110およびチタンポリサイド111が得られる。
ンモニア水の混合液に浸漬すると、窒化チタンは除去さ
れ、チタンのモノシリサイドのみ選択的に残り、これを
再び800℃のハロゲンランプアニールするとダイシリサ
イド化され、ソース、ドレインの高濃度不純物領域11
9、109上にはシート抵抗３Ω／□以下のチタンシリサイ
ド120、110およびチタンポリサイド111が得られる。
次に第１図（ｅ）の如く、層間絶縁膜112を気相成長
させ、コンタクトホールを設けた後、アルミニウムの金
属配線113を施し、その後リンを含む気相成長シリコン
酸化膜でなるパシベーション膜114を掛け、外部への電
極取り出し孔を開けている。
させ、コンタクトホールを設けた後、アルミニウムの金
属配線113を施し、その後リンを含む気相成長シリコン
酸化膜でなるパシベーション膜114を掛け、外部への電
極取り出し孔を開けている。
以上のようにして、高耐圧MOSトランジスタが形成さ
れる。尚、実施例ではNchMOS構造のトランジスタについ
て示したが、PchあるいはCMOS構造にも適用出来、又シ
リサイドつまりケイ化物には、チタンに限らずタングス
テン、モリブデン、ニオブ、タンタル、プラチナ、コバ
ルトような金属でも応用可能であり、Ｎ型不純物もリン
に限定されない。
れる。尚、実施例ではNchMOS構造のトランジスタについ
て示したが、PchあるいはCMOS構造にも適用出来、又シ
リサイドつまりケイ化物には、チタンに限らずタングス
テン、モリブデン、ニオブ、タンタル、プラチナ、コバ
ルトような金属でも応用可能であり、Ｎ型不純物もリン
に限定されない。
以上のように本発明によれば、ゲート電極の側面にシ
リコン酸化膜の側壁形成が不要で工程が合理化される。
又これに伴うダメージ、結晶欠陥もなくなり、電気特性
や信頼性の向上が図れ、歩留りの良い、特にセルファラ
インシリサイド（サリサイド）構造の高耐圧MOS型半導
体装置の安定供給に寄与出来るものである。
リコン酸化膜の側壁形成が不要で工程が合理化される。
又これに伴うダメージ、結晶欠陥もなくなり、電気特性
や信頼性の向上が図れ、歩留りの良い、特にセルファラ
インシリサイド（サリサイド）構造の高耐圧MOS型半導
体装置の安定供給に寄与出来るものである。
第１図（ａ）〜（ｅ）は、本発明の実施例による半導体
装置製造工程の概略断面図である。 第２図（ａ）〜（ｅ）は、従来の半導体装置製造工程を
示す概略断面図である。 101、201……シリコン基板 102、202……チャンネルストッパー 103、203……第１の低濃度不純物領域 104、204……選択酸化膜 105、205……ゲート酸化膜 106、206……多結晶シリコン膜 107、207……第２の低濃度不純物領域 109、209……ドレイン高濃度不純物領域 110、210……ドレイン上のシリサイド 111、211……ポリサイド 112、212……層間絶縁膜 113、213……金属配線 114、214……パシベーション膜 115、215……チャンネル 119、219……ソース高濃度不純物領域 120、220……ソース上のシリサイド 130、230……チタン
装置製造工程の概略断面図である。 第２図（ａ）〜（ｅ）は、従来の半導体装置製造工程を
示す概略断面図である。 101、201……シリコン基板 102、202……チャンネルストッパー 103、203……第１の低濃度不純物領域 104、204……選択酸化膜 105、205……ゲート酸化膜 106、206……多結晶シリコン膜 107、207……第２の低濃度不純物領域 109、209……ドレイン高濃度不純物領域 110、210……ドレイン上のシリサイド 111、211……ポリサイド 112、212……層間絶縁膜 113、213……金属配線 114、214……パシベーション膜 115、215……チャンネル 119、219……ソース高濃度不純物領域 120、220……ソース上のシリサイド 130、230……チタン
Claims (1)
- 【請求項１】（ａ）半導体基板表面にシリコン酸化膜を
形成する工程、 （ｂ）前記シリコン酸化膜上にシリコン窒化膜を堆積し
た後、前記シリコン窒化膜を所望形状にパターニングす
る工程、 （ｃ）前記シリコン窒化膜をマスクとしてオフセットと
なる領域に低濃度不純物領域を形成する工程、 （ｄ）前記シリコン窒化膜をマスクとして、フィールド
となる領域と前記オフセットとなる領域上とに同時に選
択酸化膜を形成する工程、 （ｅ）前記シリコン窒化膜及び前記シリコン酸化膜を除
去する工程、 （ｆ）前記選択酸化膜を含む前記半導体基板上にゲート
酸化膜を形成した後、前記オフセット領域上の選択酸化
膜上の一部のゲート酸化膜上と前記オフセット領域間の
前記ゲート酸化膜上とにゲート電極を形成する工程、 （ｇ）前記ゲート電極及び前記選択酸化膜をマスクと
し、前記半導体基板中に前記ゲート酸化膜を通して不純
物を注入することにより、高濃度不純物領域を形成する
工程、 （ｈ）前記高濃度不純物領域上の前記ゲート酸化膜をフ
ッ酸を用いて除去する工程、 （ｉ）前記選択酸化膜を含む前記半導体基板上に金属膜
を形成する工程、 （ｊ）窒素中でのランプアニール処理によって、前記高
濃度不純物領域上をシリサイド化するとともに、前記選
択酸化膜上の金属を窒化させる工程、 （ｋ）前記選択酸化膜上の前記窒化された金属を除去す
る工程、 （ｌ）前記（ｋ）工程の後、ランプアニール処理によっ
て、さらに前記高濃度不純物領域上をシリサイド化させ
る工程、 を有することを特徴とする高耐圧MOS型半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62200261A JP2534508B2 (ja) | 1987-08-11 | 1987-08-11 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62200261A JP2534508B2 (ja) | 1987-08-11 | 1987-08-11 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442862A JPS6442862A (en) | 1989-02-15 |
| JP2534508B2 true JP2534508B2 (ja) | 1996-09-18 |
Family
ID=16421408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62200261A Expired - Lifetime JP2534508B2 (ja) | 1987-08-11 | 1987-08-11 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534508B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821858B2 (en) | 2000-05-01 | 2004-11-23 | Seiko Epson Corporation | Semiconductor devices and methods for manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03178160A (ja) * | 1989-12-06 | 1991-08-02 | Fuji Electric Co Ltd | 電界効果トランジスタ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568849A (en) * | 1979-07-03 | 1981-01-29 | Nec Corp | Manufacture of semiconductor integrated circuit |
| JPS57197866A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Semiconductor integrated circuit |
| JPS5887855A (ja) * | 1981-11-11 | 1983-05-25 | テクトロニクス・インコ−ポレイテツド | Ｍｏｓ素子の製造方法 |
| JPH0666330B2 (ja) * | 1983-08-10 | 1994-08-24 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-08-11 JP JP62200261A patent/JP2534508B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6821858B2 (en) | 2000-05-01 | 2004-11-23 | Seiko Epson Corporation | Semiconductor devices and methods for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442862A (en) | 1989-02-15 |
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