JPH06216324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06216324A JPH06216324A JP5005997A JP599793A JPH06216324A JP H06216324 A JPH06216324 A JP H06216324A JP 5005997 A JP5005997 A JP 5005997A JP 599793 A JP599793 A JP 599793A JP H06216324 A JPH06216324 A JP H06216324A
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Abstract
(57)【要約】
【目的】 本発明は、サリサイド構造を有するＣＭＯＳ
半導体装置において、良好なシリサイドをＰｃｈトラン
ジスタのゲートに形成することにある。 【構成】 Ｐｃｈトランジスタのソース／ドレインを比
較的低濃度である１〜２×１０15ｉｏｎｓ／ｃｍ2 のド
ーズ量にてフッ化ボロンをイオン注入することにより、
自己整合的に形成するし、その後、高融点金属１７を被
着させ、６００℃〜８００℃でシリサイド化させ、さら
に低抵抗化のため高温にてアニールする。
半導体装置において、良好なシリサイドをＰｃｈトラン
ジスタのゲートに形成することにある。 【構成】 Ｐｃｈトランジスタのソース／ドレインを比
較的低濃度である１〜２×１０15ｉｏｎｓ／ｃｍ2 のド
ーズ量にてフッ化ボロンをイオン注入することにより、
自己整合的に形成するし、その後、高融点金属１７を被
着させ、６００℃〜８００℃でシリサイド化させ、さら
に低抵抗化のため高温にてアニールする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子、特に低抵
抗なゲート電極を持った半導体素子及びその製造方法に
関する。
抗なゲート電極を持った半導体素子及びその製造方法に
関する。
【０００２】
【従来の技術】低抵抗化及び高速化を目的として、一般
に、自己整合的にＭＯＳトランジスタのソース／ドレイ
ンを形成し、ゲート電極とこのソース／ドレイン部をシ
リサイド化するサリサイドプロセスが、一般に知られて
いる。このようなサリサイドプロセスを用いた従来のＣ
ＭＯＳ半導体装置の製造工程を図５（Ａ）〜（Ｄ）に示
す。
に、自己整合的にＭＯＳトランジスタのソース／ドレイ
ンを形成し、ゲート電極とこのソース／ドレイン部をシ
リサイド化するサリサイドプロセスが、一般に知られて
いる。このようなサリサイドプロセスを用いた従来のＣ
ＭＯＳ半導体装置の製造工程を図５（Ａ）〜（Ｄ）に示
す。
【０００３】図５（Ａ）に示すように、Ｐ型基板１の一
部に、通常のホトリソ・エッチング及びイオン注入法を
用いてＮ型不純物（リン等）を導入し、Ｎウェル領域２
を形成する。次に通常のＬＯＣＯＳ法により、フィール
ド酸化膜３を形成する。熱酸化によりＳｉ基板表面にゲ
ート酸化膜４を形成し、ゲート電極となるポリシリコン
５を全面に堆積し、ポリシリコン５に導電性をもたせる
為、ＰＯＣｌ3 を用いて、Ｎ型不純物リンを拡散させた
後通常のホトリソエッチング技術を用い、ゲート電極の
パターニングを行なう。その後通常のホトリソ工程によ
りＰｃｈＭＯＳＦＥＴ形成領域をホトレジスト６で被
い、全面にＬｉｇｈｔｌｙ Ｄｏｐｅ層（Ｎ- 層７）と
なるリン又はヒ素を１５〜６０ｋｅＶ １〜８×１０13
ｉｏｎｓ／ｃｍ2 イオン注入法により、注入すること
で、ＮｃｈＭＯＳＦＥＴ領域にのみ、Ｎ- 層を形成す
る。
部に、通常のホトリソ・エッチング及びイオン注入法を
用いてＮ型不純物（リン等）を導入し、Ｎウェル領域２
を形成する。次に通常のＬＯＣＯＳ法により、フィール
ド酸化膜３を形成する。熱酸化によりＳｉ基板表面にゲ
ート酸化膜４を形成し、ゲート電極となるポリシリコン
５を全面に堆積し、ポリシリコン５に導電性をもたせる
為、ＰＯＣｌ3 を用いて、Ｎ型不純物リンを拡散させた
後通常のホトリソエッチング技術を用い、ゲート電極の
パターニングを行なう。その後通常のホトリソ工程によ
りＰｃｈＭＯＳＦＥＴ形成領域をホトレジスト６で被
い、全面にＬｉｇｈｔｌｙ Ｄｏｐｅ層（Ｎ- 層７）と
なるリン又はヒ素を１５〜６０ｋｅＶ １〜８×１０13
ｉｏｎｓ／ｃｍ2 イオン注入法により、注入すること
で、ＮｃｈＭＯＳＦＥＴ領域にのみ、Ｎ- 層を形成す
る。
【０００４】次に図５（Ｂ）に示す様にその後全面にＣ
ＶＤ法により酸化膜、窒化膜もしくは、ボロン、リン等
を含む酸化膜を堆積し、ＲＩＥ法により、異方性エッチ
ングを行うことにより、ゲート電極側壁にサイドウォー
ル８を残す。その後上記と同様に、ホトレジストによ
り、ＰｃｈＭＯＳＦＥＴ側ＮｃｈＭＯＳＦＥＴ側を各々
被いＮｃｈ側には、砒素を注入することによりＮ+ の不
純物層であるソース／ドレインを形成し、Ｐｃｈ側に
は、49ＢＦ2 + を４×１０15ｉｏｎｓ／ｃｍ2 のドーズ
量を用いて注入することにより、Ｐ+ の不純物層である
ソース／ドレインを形成する。
ＶＤ法により酸化膜、窒化膜もしくは、ボロン、リン等
を含む酸化膜を堆積し、ＲＩＥ法により、異方性エッチ
ングを行うことにより、ゲート電極側壁にサイドウォー
ル８を残す。その後上記と同様に、ホトレジストによ
り、ＰｃｈＭＯＳＦＥＴ側ＮｃｈＭＯＳＦＥＴ側を各々
被いＮｃｈ側には、砒素を注入することによりＮ+ の不
純物層であるソース／ドレインを形成し、Ｐｃｈ側に
は、49ＢＦ2 + を４×１０15ｉｏｎｓ／ｃｍ2 のドーズ
量を用いて注入することにより、Ｐ+ の不純物層である
ソース／ドレインを形成する。
【０００５】次に図５（Ｃ）に示すようにその後８００
〜１０００℃の熱処理を行ない、ソース・ドレイン部の
不純物の活性化を行なった後、高融点金属９例えばチタ
ンを堆積させる。
〜１０００℃の熱処理を行ない、ソース・ドレイン部の
不純物の活性化を行なった後、高融点金属９例えばチタ
ンを堆積させる。
【０００６】次に図５（Ｄ）に示す様にその後６００〜
１０００℃の熱処理を施すことにより、高融点金属と、
ＰｏｌｙＳｉ及びＳｉとの間に、シリサイド化反応が生
じ自己整合的に、ゲート電極５及びソース・ドレイン部
に高融点金属（Ｔｉ）のシリサイド（ＴｉＳｉ2 ）１０
が形成される。その後、サイドウォール８及びＬＯＣＯ
Ｓ酸化膜上の未反応高融点金属１１を除去することによ
り、サリサイド構造が完成する。
１０００℃の熱処理を施すことにより、高融点金属と、
ＰｏｌｙＳｉ及びＳｉとの間に、シリサイド化反応が生
じ自己整合的に、ゲート電極５及びソース・ドレイン部
に高融点金属（Ｔｉ）のシリサイド（ＴｉＳｉ2 ）１０
が形成される。その後、サイドウォール８及びＬＯＣＯ
Ｓ酸化膜上の未反応高融点金属１１を除去することによ
り、サリサイド構造が完成する。
【０００７】
【発明が解決しようとする課題】しかしながら、以上述
べたサリサイドプロセスでは、ゲート電極を形成するた
め、ポリシリコン堆積後に、全面に、Ｎ型不純物リンを
注入、拡散させる必要があり、又、その後の工程におい
て、ＰｃｈＭＯＳのソース／ドレイン形成の際に、前述
の不純物とは逆導電型であるＰ型不純物の49ＢＦ2 + を
イオン注入している。従って、Ｎ型不純物を含んだゲー
ト電極にさらにＰ型不純物である49ＢＦ2 + が導入され
るので、その後のＴｉを用いたサリサイドプロセスにお
いて、Ｔｉとゲート電極におけるシリサイド化反応が十
分生じず、低抵抗なゲート電極を得ることができないと
いう問題が生じた。
べたサリサイドプロセスでは、ゲート電極を形成するた
め、ポリシリコン堆積後に、全面に、Ｎ型不純物リンを
注入、拡散させる必要があり、又、その後の工程におい
て、ＰｃｈＭＯＳのソース／ドレイン形成の際に、前述
の不純物とは逆導電型であるＰ型不純物の49ＢＦ2 + を
イオン注入している。従って、Ｎ型不純物を含んだゲー
ト電極にさらにＰ型不純物である49ＢＦ2 + が導入され
るので、その後のＴｉを用いたサリサイドプロセスにお
いて、Ｔｉとゲート電極におけるシリサイド化反応が十
分生じず、低抵抗なゲート電極を得ることができないと
いう問題が生じた。
【０００８】図４は、従来のサリサイドプロセスにより
作成された半導体素子をウエハーマップで示したもので
あり、図４（Ａ）は、Ｎｃｈトランジスタのゲート電極
のシート抵抗のマップ、図４（Ｂ）は、Ｐｃｈトランジ
スタのゲート電極のシート抵抗のマップである。この図
４（Ａ）（Ｂ）において、低抵抗なチップほど、薄い色
を示している。これらの図からもわかるように、Ｎｃｈ
側Ｐｏｌｙ−Ｓｉでは、平均〜４Ω／□の低抵抗を示す
がＰｃｈ側Ｐｏｌｙ−Ｓｉでは、Ｗａｆｅｒの大部分が
高抵抗で平均では〜１８０Ω／□という値を示してお
り、サリサイドの効果が得られていない。
作成された半導体素子をウエハーマップで示したもので
あり、図４（Ａ）は、Ｎｃｈトランジスタのゲート電極
のシート抵抗のマップ、図４（Ｂ）は、Ｐｃｈトランジ
スタのゲート電極のシート抵抗のマップである。この図
４（Ａ）（Ｂ）において、低抵抗なチップほど、薄い色
を示している。これらの図からもわかるように、Ｎｃｈ
側Ｐｏｌｙ−Ｓｉでは、平均〜４Ω／□の低抵抗を示す
がＰｃｈ側Ｐｏｌｙ−Ｓｉでは、Ｗａｆｅｒの大部分が
高抵抗で平均では〜１８０Ω／□という値を示してお
り、サリサイドの効果が得られていない。
【０００９】
【課題を解決するための手段】本発明は、高融点金属
（Ｔｉ）を用いたサリサイドプロセスにおいて、Ｐｃｈ
側のゲート電極上で十分なシリサイド化反応が起こら
ず、ゲート電極のシート抵抗が低減されず、高速化にも
寄与しないという問題点を除去するため、ソース／ドレ
イン及びゲート電極上にシリサイド層を有するサリサイ
ド構造のＣＭＯＳ半導体装置の製造方法において、不純
物を有するゲート電極を形成し、１〜２×１０15ｉｏｎ
ｓ／ｃｍ2 のドーズ量にてＰｃｈトランジスタのソース
／ドレインを自己整合的に形成し、高融点金属を前記ゲ
ート電極及び前記ソース／ドレイン上に高融点金属を被
着し、熱処理を施すことにより、前記ゲート電極及び前
記ソース／ドレイン上にシリサイドを形成するようにし
た。
（Ｔｉ）を用いたサリサイドプロセスにおいて、Ｐｃｈ
側のゲート電極上で十分なシリサイド化反応が起こら
ず、ゲート電極のシート抵抗が低減されず、高速化にも
寄与しないという問題点を除去するため、ソース／ドレ
イン及びゲート電極上にシリサイド層を有するサリサイ
ド構造のＣＭＯＳ半導体装置の製造方法において、不純
物を有するゲート電極を形成し、１〜２×１０15ｉｏｎ
ｓ／ｃｍ2 のドーズ量にてＰｃｈトランジスタのソース
／ドレインを自己整合的に形成し、高融点金属を前記ゲ
ート電極及び前記ソース／ドレイン上に高融点金属を被
着し、熱処理を施すことにより、前記ゲート電極及び前
記ソース／ドレイン上にシリサイドを形成するようにし
た。
【００１０】
【作用】本発明によれば、前述のような構成にしたこと
により、シリサイド化を遅らせている要因と考えられる
フッ化ボロンがポリシリコン内でボイドを形成し、チタ
ンへのシリコンの供給が遅れるといったことが回避で
き、フッ化ボロンのドーズ量が減少することにより、チ
タンシリサイドの回析強度が増し、シリサイド化反応が
進む。
により、シリサイド化を遅らせている要因と考えられる
フッ化ボロンがポリシリコン内でボイドを形成し、チタ
ンへのシリコンの供給が遅れるといったことが回避で
き、フッ化ボロンのドーズ量が減少することにより、チ
タンシリサイドの回析強度が増し、シリサイド化反応が
進む。
【００１１】
【実施例】本発明によるサリサイドプロセスを図１
（Ａ）〜（Ｄ）に示す。なお、サリサイド形成部分以外
は従来の技術と同様であるため、省略するものとし、こ
のプロセスに絞って以下に詳細に説明する。
（Ａ）〜（Ｄ）に示す。なお、サリサイド形成部分以外
は従来の技術と同様であるため、省略するものとし、こ
のプロセスに絞って以下に詳細に説明する。
【００１２】図１（Ａ）に示す様にＮ型不純物であるリ
ンを含んだゲート電極をパターニングした後、Ｎｃｈ側
にＬｉｇｈｔｌｙ Ｄｏｐｅ Ｄｒａｉｎ層（Ｎ- 層）
１２を形成し、ゲート電極側壁に、サイドウォール１３
を形成する。その後ＮｃｈＭＯＳＦＥＴのソース・ドレ
イン部１４を形成した後Ｎｃｈ部をホトレジスト１５で
被い、ＰｃｈＭＯＳＦＥＴのソース・ドレインとなる不
純物の49ＢＦ2 + １６を４×１０15ｉｏｎｓ／ｃｍ2 以
下のドーズ量、例えば、１〜２×１０15ｉｏｎｓ／ｃｍ
2 でイオン注入する。
ンを含んだゲート電極をパターニングした後、Ｎｃｈ側
にＬｉｇｈｔｌｙ Ｄｏｐｅ Ｄｒａｉｎ層（Ｎ- 層）
１２を形成し、ゲート電極側壁に、サイドウォール１３
を形成する。その後ＮｃｈＭＯＳＦＥＴのソース・ドレ
イン部１４を形成した後Ｎｃｈ部をホトレジスト１５で
被い、ＰｃｈＭＯＳＦＥＴのソース・ドレインとなる不
純物の49ＢＦ2 + １６を４×１０15ｉｏｎｓ／ｃｍ2 以
下のドーズ量、例えば、１〜２×１０15ｉｏｎｓ／ｃｍ
2 でイオン注入する。
【００１３】図１（Ｂ）に示す様にその後不純物の活性
化アニールを行なった後、高融点金属（Ｔｉ）１７を堆
積させる。
化アニールを行なった後、高融点金属（Ｔｉ）１７を堆
積させる。
【００１４】図１（Ｃ）に示す様にその後、６００〜８
００℃好ましくは、７５０℃以下で熱処理を施すことに
より、Ｐ、Ｎｃｈ領域において高融点金属（Ｔｉ）とＰ
ｏｌｙ−Ｓｉ及びＳｉとの間に、シリサイド化反応生じ
させ、ＴｉＳｉ2 １８が、ソースドレイン及びゲート電
極上に形成される。ここで、６００〜８００℃としたの
は、６００℃以下の低温処理では、ＴｉＳｉ、Ｔｉ5 Ｓ
ｉ3 、ＴｉＳｉ2 （Ｃ４９）などの高抵抗のシリサイド
が形成されてしまうからである。また、９００℃までの
高温処理では、良好なＴｉＳｉ2 （Ｃ５４）の低抵抗シ
リサイドが形成されるが、高温処理のため、接合リー
ク、ＴｉＳｉ2 の横方向への這い上がり等の別の特性が
生じてしまうため、高温処理は出来ない。上述した比較
的低温の範囲内で処理すればこれらの問題が発生するこ
とはない。
００℃好ましくは、７５０℃以下で熱処理を施すことに
より、Ｐ、Ｎｃｈ領域において高融点金属（Ｔｉ）とＰ
ｏｌｙ−Ｓｉ及びＳｉとの間に、シリサイド化反応生じ
させ、ＴｉＳｉ2 １８が、ソースドレイン及びゲート電
極上に形成される。ここで、６００〜８００℃としたの
は、６００℃以下の低温処理では、ＴｉＳｉ、Ｔｉ5 Ｓ
ｉ3 、ＴｉＳｉ2 （Ｃ４９）などの高抵抗のシリサイド
が形成されてしまうからである。また、９００℃までの
高温処理では、良好なＴｉＳｉ2 （Ｃ５４）の低抵抗シ
リサイドが形成されるが、高温処理のため、接合リー
ク、ＴｉＳｉ2 の横方向への這い上がり等の別の特性が
生じてしまうため、高温処理は出来ない。上述した比較
的低温の範囲内で処理すればこれらの問題が発生するこ
とはない。
【００１５】図１（Ｄ）に示すように、その後、未反応
高融点金属１９を除去し、更に、シリサイド層の抵抗を
下げる為のアニールを、７００〜９００℃で行うことに
より、サリサイド構造が完成される。
高融点金属１９を除去し、更に、シリサイド層の抵抗を
下げる為のアニールを、７００〜９００℃で行うことに
より、サリサイド構造が完成される。
【００１６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、シリサイド化を遅れせている要因と考えられるフ
ッ化ボロンがポリシリコン内でボイドを形成し、チタン
へのシリコンの供給が遅れるといったことが回避でき、
さらに、Ｘ線回析法の結果、図３に示すようにフッ化ボ
ロンのドーズ量が減少することにより、チタンシリサイ
ドの回析強度が増し、シリサイド化反応が進めることが
できる。これにより、図２に示すように従来の半導体素
子では、１００オーム／ｃｍ2 もあったシート抵抗を１
０オーム／ｃｍ2 前後にすることが出来る。
れば、シリサイド化を遅れせている要因と考えられるフ
ッ化ボロンがポリシリコン内でボイドを形成し、チタン
へのシリコンの供給が遅れるといったことが回避でき、
さらに、Ｘ線回析法の結果、図３に示すようにフッ化ボ
ロンのドーズ量が減少することにより、チタンシリサイ
ドの回析強度が増し、シリサイド化反応が進めることが
できる。これにより、図２に示すように従来の半導体素
子では、１００オーム／ｃｍ2 もあったシート抵抗を１
０オーム／ｃｍ2 前後にすることが出来る。
【００１７】さらに、安定した低抵抗を得ることが出来
ることにより、微細化が進むＭＯＳ素子において、動作
速度の向上等の効果が期待できる。
ることにより、微細化が進むＭＯＳ素子において、動作
速度の向上等の効果が期待できる。
【図１】本発明のＣＭＯＳ半導体装置の工程断面図であ
る。
る。
【図２】Ｐｃｈトランジスタのゲート電極のシート抵抗
を示すグラフである。
を示すグラフである。
【図３】Ｐｃｈトランジスタのゲート電極のピーク強度
を示すグラフである。
を示すグラフである。
【図４】（Ａ）は、従来の半導体装置におけるＮｃｈゲ
ート電極のシート抵抗、（Ｂ）は、従来の半導体装置に
おけるＰｃｈゲート電極のシート抵抗を示すウエハマッ
プである。
ート電極のシート抵抗、（Ｂ）は、従来の半導体装置に
おけるＰｃｈゲート電極のシート抵抗を示すウエハマッ
プである。
【図５】従来のＣＭＯＳ半導体装置の工程断面図であ
る。
る。
１ 基板 ２ Ｎウエル領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート ６，１５ フォトレジスト ７，１２ ライトドープ層 ８，１３ サイドウォール ９，１７ チタン １０，１８ チタンシリサイド層 １１，１９ 未反応部 １４ ソース／ドレイン １６ フッ化ボロン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】 ソース／ドレイン及びゲート電極上にシ
リサイド層を有するサリサイド構造のＣＭＯＳ半導体装
置の製造方法において、 不純物を有するゲート電極を形成し、 １〜２×１０15ｉｏｎｓ／ｃｍ2 のドーズ量にてＰｃｈ
トランジスタのソース／ドレインを自己整合的に形成
し、 前記ゲート電極及び前記ソース／ドレイン上に高融点金
属を被着し、 熱処理を施すことにより、前記ゲート電極及び前記ソー
ス／ドレイン上にシリサイドを形成することを特徴とし
た半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記ゲートはサイドウォールを有し、前記熱処
理後、前記サイドウォール上の非反応高融点金属を取り
除く工程を有する半導体装置の製造方法。 - 【請求項３】 請求項１また２記載の半導体装置の製造
方法において、前記熱処理は、少なくとも２回に分けて
行うことを特徴とした半導体装置の製造方法。 - 【請求項４】 請求項３記載の前記熱処理のうち１回目
の熱処理は、６００℃〜８００℃の比較的低温で行うこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005997A JPH06216324A (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005997A JPH06216324A (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216324A true JPH06216324A (ja) | 1994-08-05 |
Family
ID=11626422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005997A Pending JPH06216324A (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216324A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250604A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 半導体装置の製造方法 |
| JPH098148A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体装置およびその製造方法 |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
| US6337504B1 (en) | 1997-03-10 | 2002-01-08 | Denso Corporation | Insulated gate transistor with leakage current prevention feature |
-
1993
- 1993-01-18 JP JP5005997A patent/JPH06216324A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250604A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 半導体装置の製造方法 |
| JPH098148A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体装置およびその製造方法 |
| US6337504B1 (en) | 1997-03-10 | 2002-01-08 | Denso Corporation | Insulated gate transistor with leakage current prevention feature |
| US6268272B1 (en) | 1998-12-22 | 2001-07-31 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode with titanium polycide |
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