JPS61101075A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はシリコン基板の表面、特に不純物拡散層の表面
に金属シリサイドを形成して素子の高集積化および動作
の高速化を図った半導体装置の製造方法に関するもので
ある。

〔背景技術〕

近年におけるＩＣ，ＬＳＩ等の半導体装置の高集積化に
伴なって素子の微細化が進められており、例えばＭＯ８
型半導体装置ではソース・ドレイン領域等の不純物拡散
層が浅型化、低面積化され、１また素子間を接続する配
線も低幅化されている。

このため、不純物拡散層や配線における電気抵抗が増大
され、素子動作の高速化の障害となっている。このよう
なことか〜、最近の半導体装置では不純物拡散層の表面
、つまりシリコン基板の表面を金属シリサイド化して抵
抗の低減を図り、これから素子動作速度の向上を図る試
みがなされている。

即ち、日経マグロウヒル社発行［日経エレクトロニクス
（別冊マイクロデバイセズ）Ｊ１９８０年１月２３日号
、Ｐ１１８〜１２０にその一例が開示されているよ、う
に、ソース・ドレイン領域等の上にＴ’ｔ＋Ｔｉなどの
金属を全面に付け、こ些を熱処理することによりシリコ
ン表面に対応する部位（界面）の金属にシリサイドを形
成できる。その後、未反応金属をのみ工・・・チング除
去することにより、シリコン表面上にのみ金属シリサイ
ドを形成し、この金属シリサイドの低抵抗性によって素
子の低抵抗化を達成できる。また、このときシリサイド
化を好適に行なうために、シリコン表面と金属の界面に
イオンを打込んで界面のミキシングを行なう方法、所１
１１１ＴＭ・（ｉｏｎ　ＩｍｐｌａｎｔａｔｉｏｎＴｈ
ｒｏｕｇｈ　Ｍｅｔａｌ　ｆｉｌｍ）法も例えばＩＬ　
０ｋａｂａｙａｓｈｉ他２名、ＩＥＤＭ、Ｐ２Ｓ５（１
９８２）に提案されており、前記界面に存在するナチュ
ラルＳｉｎ、膜にミキシング効果を及ぼしてシリサイド
化を促進することができる。

しかしながら、本発明者が前記方法により形成した金属
シリサイドについて検討したところ、素子間や電極とを
絶縁する絶縁膜上に金属シリサイドがせり上がり、場合
によっては素子間や電極との間で短絡事故が発止し易い
ことが明らかとされた。特に、金属シリサイドの抵抗を
下げる為、金−一とシリコン基板の反応温度を高くする
と、この現象は顕著に現われる。例えば、第２図の例で
はシリコン基板１上のソース・・ドレイン領域１１゜１
１の表面に形成した金属シリサイド化ドや、これと同時
に形成したゲート電極（ポリシリコン）４上の金属シリ
サイド１′ＯＡの各端部が夫々素子間絶縁膜２．ザイド
ウォール（ゲート側部絶縁膜）６上に延設（せ力上り）
され、両者が短絡Ｘされてしまう。このような、不具合
は半導体装置の信頼性を低下させることになる。

この原因について考察すると金属膜中にシリコン基板の
シリコンが吸い上げられるが、反応温度が高（なるとこ
の吸上げ量も多（なってシリサイド反応が横方向に拡が
り易（なり、せり上がり現像が発生することになる。ま
た、抵抗を下げる為。

シリコン基板上に形成する金属膜の膜厚を厚くするとＩ
ＴＭによって打込まれたイオンが界面に十分に作用せず
、ナチュラルＳｉ０ｇ膜のミキシングが不十分になって
不均一なシリサイド反応となる。

〔発明の目的〕

本発明の目的は両側部におけるせり上りを防止してシリ
コン基板、つまり不純物拡散層上にのみ全域シリサイド
を形成でき、その信頼性を向上して高集積化、高速化を
達成できる半導体装置の製造方法を提供することにある
。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかＫなるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、若干の割合でシリコンを含有させた金属膜を
シリコン基板上に形成し、金属膜とシリコン基板との界
面にイオン打込みを行なった上で加熱処理してシリサイ
ド化することにより、両側部におけるせり上りを防止し
た金属シリサイド膜を形成でき、これにより金属シリサ
イド膜における短絡を防止して素子の微細化を図り、高
集積かつ高信頼性の半導体装置を得ることができる。

〔実施例〕

第２図（Ａ）〜（Ｅ）は本発明をＭＯＳ）ランジスタに
適用した実施例であり、特Ｋ　Ｌ　Ｄ　Ｄ　（Ｌｉｇｈ
ｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ）型ＭＯ８）ランジスタ
に適用した例である。

先ず、同図（Ａ）のようにｐ型シリコン基板１上に素子
分離用のフィールド絶縁膜２およびゲート絶縁膜３を形
成し、かつその上にポリシリコン膜をパターニングして
ゲート電極４を形成する。しかる上で、全面にＰ（リン
）をドーズ量ｌＸｌ０”ａｍ”でイオン打込みし、セル
ファライン法によってｐイオン打込み層５を形成ｊる。

次いで、同図（Ｂ）のようにＣＶＤ法によりＳｉｎ。

膜を形成しかつこれをＲＩ　Ｅ　（Ｒｅａｃｔｉｖｅ　
ＩｏｎＥｔｃｈｉｎｇ）法によりエツチングバックする
ことにより、前記ゲート電極４０両側圧サイドウオール
６．６を形成する。

次に、同図（Ｃ）のように全面に約４０ＯＡの厚さのＭ
ｏ（モリブデン）膜７をスパッタ法等により形成″ｆ′
る。このとき、Ｍｏ膜７中には若干の割合（０，１〜１
０％）でシリコンを含有させてお（。

その上で全面にＡｓ（ひ素）をドーズ量ｌＸｌ０”Ｑｌ
ｌ’（エネルギ１５０ＫｅＶ）でイオン打込みし、シリ
コン基板ｌとＭｏ膜７との界面、特にシリコン基板１表
面のナユラルｓｉｏ、膜（図示せず）のミキシングを行
なうと共にシリコン基板１内にＡｓイオン打込層８を形
成する。なお、このときゲート電極４の上面においても
ミキシングが行なわれる。しかる上で、これを低温（５
５０℃）で加熱（アニール）処理すれば、同図（Ｄ）の
ようにシリコン基板１とＭｏ膜７の界面にＭ　ｏ　Ｓ　
ｉ　！かもなる金属シリサイド９が形成される。このと
き、ゲート電極４上にも金属シリサイド１０が形成され
る。

次いで、王水を用いてＭｏ膜７のシリサイド化されてい
ない部分（全綱部分）をエツチング除去すれば、シリコ
ン基板１上およびゲート電極４上にのみ、同図［Ｂ）の
ように金属シリサイド９゜１０が残さ、れる。その後、
高温（８００℃以上）やアニーヴを哲なえげ、前記Ｐイ
オン打込層５．Ａｓイオン打込層８が拡散されてＮ型で
かつＬ　Ｄ　Ｄ構造の不純物拡散層、つまりソース・ド
レイン領域１１．１１が同図のように形成でき、Ｍ、Ｏ
，Ｓトランジスタが形成される。なお、この高温アニー
ルによって声属シリサイド９．ｌＯは更に安定化される
。

以上の製造方法によって形成した金属シリサイド９．１
０は、予めＭｏ膜７中にシリコンを含有させているので
、シリコΔ基板１やゲート電極４）との接触においても
シリコンの吸上げが抑制され、そして、イオン打込みＫ
よる界面のミキシング作用が加えられることによりシリ
サイド化反応が界面に沿って安定して行なわれることに
なる。したがって不均一なシリサイド化反応が防止され
てシリサイドの横方向の拡がり、つまりフィールド絶縁
膜２上やサイドウオール６上へのせり上がりは防止され
る。この結果、金属シリサイド９．１０はソース・ドレ
イン領域１１．１１およびゲート電極４等のシリコン面
上にのみ形成され、相互間の短絡等の事故を確実に防止
できるようになる。

これにより、素子（ＭＯＳ　トランジスタ）の微細化を
図って高集積化を達成しかつ一方ではその信頼性を向上
できる。

〔効　果〕

（１）シリコンを若干の割合で含有した金属膜を形成し
た上でイオン打込みによる界面のミキシングを行ない、
その上でシリサイド化反応を行なって金属シリサイドを
形成しているので、金属膜へのシリコンの吸上げが防止
されることと前述のミキシングによって界面の均一な反
応が図られ、界面におけるシリサイド化反応を安定なも
のとし、シリサイドの横方向の拡がりによるせり上りを
防止して相互の短絡を未然に防止し、これにより高集積
でかつ高信頼性の半導体装置を製造できる。

（２）界面ミキシング用のイオン打込みと、ソース・ド
レイン領域、のイオン打込みとを兼用しているので工程
の簡略化を図ることができる。

（３）シリコンを含有したＭｏ膜はスパッタ法で形成し
ているので、スパッタターゲットにＳｉとＭ。

を用いるだけで容易にこのＭｏ膜を形成できる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、金属シリサイドを形成する金属はＴｉ（チタ
ン）、Ｔａ（タンタル）、Ｗ（タングステン）等の高融
点金属であってもよい。また％　ＩＴＭとしてのイオン
打込みは、ソース・ドレイン領域形成用のイオン打込み
と別に行なってもよい。

更に、シリサイドのせり上り防止効果を高めるためには
、（１）薄い金属膜の形成、（２）界面ミキシング用イ
オン打込み、（３）低温加熱によるシリサイド化、の（
１）　、　（２）　、　（３）の工程又は（１）　、　
（２）の工程を複数回繰返しながら徐々に厚いシリサイ
ドを形成するようにしてもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ８型電界効果ト
ランジスタに適用した場合について゛説明したが、それ
に眼定されるものではなく。

ＭＯ８型半導体装置はもとより、高集積、高速−の半導
体装置の全てに適用できる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｅ）は本発明の一実施例を工程順に示
す断面図、 第２図は従来の不具合を説明する断面図である。 ｌ・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ゲート絶縁膜、４・・・ゲート電極、６・・・サ
イドウオール、７・・・Ｍｏ膜、９，１０・・・金属シ
リサイド、１１・・・ソース・ドレイン領域。

Claims (1)

1. 【特許請求の範囲】 １、シリコン基板上に若干の割合でシリコンを含有する
   金属膜を形成すると共に、基板側のシリコン面と金属膜
   との界面にイオン打込みしてこれをミキシングし、加熱
   処理してシリサイド化反応を行ないかつ未反応金属をエ
   ッチング除去して前記シリコン面上に金属シリサイドを
   形成する工程を含んでなる半導体装置の製造方法。 ２、シリコンは０．１〜１０％の範囲で金属膜中に含有
   してなる特許請求の範囲第１項記載の半導体装置の製造
   方法。 ３、シリサイドはシリコン基板の不純物拡散層上に形成
   してなり、シリサイド形成時の界面ミキシング用のイオ
   ン打込みと不純物拡散層形成用のイオン打込みとを兼用
   してなる特許請求の範囲第１項又は第２項記載の半導体
   装置の製造方法。