KR100401500B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 장치의 제조방법은, 제 1 도전형의 반도체 기판 상에 게이트절연막을 개재시켜 게이트를 형성하는 단계와, 상기 게이트를 마스크로 사용하는 이온주입을 실시하여 상기 반도체기판 내에 제 2 도전형의 저농도 불순물 확산영역을 형성하는 단계와, 상기 게이트의 측벽에 스페이서를 형성하고 상기 게이트 및 스페이서를 마스크로 사용하는 이온주입을 실시하여 상기 반도체기판 내에 제 2 도전형의 고농도 불순물 확산영역을 형성하는 단계와, 상기 기판의 고농도 불순물 확산영역 내에 이온주입 에너지를 1∼50keV로 하고 도우즈를 5E14∼2E16 ions/㎠로 하며 이온주입 방향 틸트 및 트위스트를 각각 0∼60°와 0∼360° 범위로 하는 실리콘 이온주입으로 실리콘을 도핑시키는 단계와, 상기 게이트와 고농도 불순물 확산영역 상에 금속층을 형성하는 단계와, 상기 기판 결과물을 열처리하여 상기 고농도 불순물 확산영역과 상기 게이트 상부에 실리사이드층을 형성하는 단계를 포함한다. 본 발명에 따르면, 실리콘의 추가 도핑을 통해 실리콘이 풍부한 고농도 불순물 확산영역을 제공함으로써 실리사이드층 형성시 과도한 실리콘의 소모를 보상할 수 있고, 이에 따라, 종래 보다 얇은 실리사이드층과 얕은 정션을 형성할 수 있음으로 인해 핫-캐리어에 대한 정션 마진과 성능 개선 및 수율을 향상시킬 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 실리콘의 추가 도핑을 통해 실리콘이 풍부한 고농도 불순물 확산영역을 제공하여 실리사이드층 형성시 과도한 실리콘의 소모를 보상함으로써 종래 보다 얇은 실리사이드층과 얕은 정션을 형성할 수 있음으로 인해 핫-캐리어에 대한 정션 마진과 성능 개선 및 수율을 향상시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트의 시트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트와 같이 다결정실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형 반도체기판(10)의 소정 부분에 STI(shallow trench isolation) 또는 LOCOS(Local Oxidation of Silicon) 등의 소자격리방법에 의해 필드산화막(11)을 형성하여 소자활성영역과 소자격리영역을 형성한다.
그리고, 반도체기판(10)의 표면을 열산화하여 게이트산화막(12)을 형성한 후, 필드산화막(11) 및 게이트산화막(12)의 상부에 불순물이 도핑된 다결정실리콘을 증착하고 포토리쏘그래피로 패터닝하여 게이트(13)를 한정한다. 이때, 게이트산화막도 동일한 마스크로 패터닝한다.
그 다음, 게이트(13)를 마스크로 사용하여 반도체기판(10)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 저농도로 이온주입하여 LDD(Lightly Doped Drain) 구조를 형성하기 위한 저농도 불순물 확산영역(14)을 형성한다.
그리고, 게이트(13)의 측면에 측벽스페이서(15)을 형성한다. 상기에서 측벽스페이서는(15)은 반도체기판(10) 상에 게이트(13)를 덮도록 실리콘산화막을 증착한 후, 이를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법 등으로 에치백(etchback)함으로써 형성할 수 있다.
그 다음, 상기 게이트(13)와 측벽스페이서(15)를 마스크로 사용하여 반도체기판(10)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온주입하고, 이를 통해, 소오스/드레인 영역으로 이용되는 고농도 불순물 확산영역(16)을 저농도 불순물 확산영역(14)과 일부 중첩되게 형성한다.
그리고나서, 도핑된 불순물들의 활성화가 이루어질 수 있도록 기판 결과물에 대해 소정의 열처리를 실시한다. 이때, 형성되는 정션들의 깊이는 핫-캐리어 효과에 관계가 있으므로, 소자 크기가 축소될수록 얕은 정션(shallow junction)을 형성하는 것이 소자 특성에 유리하다.
그러나, 이후의 실리사이드 형성시 반도체기판의 실리콘이 과도 소모되는 바, 필요한 깊이를 확보하기 위하여 정션 깊이를 얕게 형성하는데 한계가 있다.
도 1b를 참조하면, 반도체기판(10) 및 필드산화막(11) 상에 게이트(13) 및 측벽스페이서(15)를 포함하는 소자활성영역을 덮도록 Ti, W, Mo, Co, Ta 또는 Pt 등으로 이루어진 고융점 금속층(17)을 형성한다.
도 1c를 참조하면, 기판에 RTA(Rapid Thermal Annealing) 방법으로 2번의 열처리를 실시하여 게이트(13) 및 고농도 불순물 확산영역(16)의 표면에 자기 정렬된 실리사이드층(170,171)을 동시에 형성한다.
상기 실리사이드층(170,171)은 750℃ 이하의 온도에서 기판 결과물을 1차 열처리하고, 게이트(13) 및 고농도 불순물 확산영역(16)의 표면에만 잔류하도록 필드산화막(11) 및 측벽(15) 상에 반응하지 않은 고융점 금속층을 에치 백하여 제거한 후, 다시 기판 결과물을 850∼950℃의 온도에서 2차 열처리함으로써 형성한다.
상술한 바와 같이, 종래 기술은 실리사이드층의 형성시 다량의 실리콘원자가 금속과의 반응에 참여하여 소모되므로, 얇은 실리사이드층을 형성하기 어려움은 물론 얕은 정션을 형성하기 곤란하며, 이에 따라, 핫-캐리어 효과 등의 소자 특성을 열화시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 실리사이드층 형성시의 실리콘원자의 과도한 소모를 보상함으로써 얇은 실리사이드층과 얕은 정션을 용이하게 형성하여 핫-캐리어에 대한 정션 마진과 성능 개선 및 수율을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조공정 단면도* 도면의 주요 부분에 대한 부호의 설명 *20 : 반도체기판 21 : 필드산화막22 : 게이트 산화막 23 : 게이트24 : 저농도 불순물 확산영역 25 : 측벽스페이서26 : 고농도 불순물 확산영역 27 : 고융점 금속층270,271 : 실리사이드층
상기와 같은 목적을 달성하기 위하여, 본 발명은, 제 1 도전형의 반도체 기판 상에 게이트절연막을 개재시켜 게이트를 형성하는 단계; 상기 게이트를 마스크로 사용하는 이온주입을 실시하여 상기 반도체기판 내에 제 2 도전형의 저농도 불순물 확산영역을 형성하는 단계; 상기 게이트의 측벽에 스페이서를 형성하고 상기 게이트 및 스페이서를 마스크로 사용하는 이온주입을 실시하여 상기 반도체기판 내에 제 2 도전형의 고농도 불순물 확산영역을 형성하는 단계; 상기 기판의 고농도 불순물 확산영역 내에 이온주입 에너지를 1∼50keV로 하고 도우즈를 5E14∼2E16 ions/㎠로 하며 이온주입 방향 틸트 및 트위스트를 각각 0∼60°와 0∼360°범위로 하는 실리콘 이온주입으로 실리콘을 도핑시키는 단계; 상기 게이트와 고농도 불순물 확산영역 상에 금속층을 형성하는 단계; 및 상기 기판 결과물을 열처리하여 상기 고농도 불순물 확산영역과 상기 게이트 상부에 실리사이드층을 형성하는 단계를 포함하는 반도체장치의 제조방법을 제공한다.여기서, 상기 금속층은 Ti, W, Mo, Co, Ta 또는 Pt 중에서 선택되는 어느 하나의 고융점 금속으로 형성한다.또한, 상기 실리사이드층을 형성하기 위한 열처리는 1∼2회의 RTA(Rapid Thermal Annealing)로 실시한다.게다가, 상기 기판의 고농도 불순물 확산영역 내에 실리콘을 도핑시키는 단계에서의 도핑 농도는, 실리사이드층 형성시, 실리콘과 금속 원소간의 충분한 스토이키오메트리(stoichiometry)를 제공할 수 있는 농도로 한다.본 발명에 따르면, 실리콘의 추가 도핑을 통해 실리콘이 풍부한 고농도 불순물 확산영역을 제공함으로써 실리사이드층 형성시 과도한 실리콘의 소모를 보상할 수 있고, 이에 따라, 종래 보다 얇은 실리사이드층과 얕은 정션을 형성할 수 있음으로 인해 핫-캐리어에 대한 정션 마진과 성능 개선 및 수율을 향상시킬 수 있다.(실시예)이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.본 발명은 저항감소를 위한 실리사이드를 형성하기 위해 증착하는 금속층 형성전 단계에서 기판 내에 이온주입방법으로 실리콘을 추가 도핑시킨다. 실리콘 이온주입 결과, 반도체기판의 표면 부위는 금속과의 반응을 위한 실리콘 원자의 양이 증가하여 충분한 스토이키오메트리(stoichiometry)를 제공할 수 있으며, 또한, 이온주입에 의하여 변화된 비정질 상태의 기판과의 용이한 반응유도를 통해 더욱 얇은 실리사이드 박막의 형성이 가능케 되고, 이에 따라, 더욱 얕은 정션(shallow junction)을 형성할 수 있게 된다.
따라서, 본 발명은 얕은 정션을 형성할 수 있음으로 인해 소자의 쇼트채널 마진을 증가시켜 소자 성능을 향상시킬 수 있고, 이를 통한 수율의 증가를 기대할 수 있다.
모스형 트랜지스터의 소스/드레인 정션에서 저농도 불순물 확산영역은 소오스/드레인간의 캐리어의 필드를 조절하고, 고농도 불순물 확산영역은 전극과 접촉하여 동작전압이 걸리고 캐리어들의 흐름을 선택적으로 조절하는 기능을 한다.
이러한, 고농도 불순물 확산영역의 상부 표면에 실리사이드층이 형성되므로, 상기 실리사이드층의 형성시에 필요한 실리콘원자를 제공하기 위하여 기판의 깊이, 즉, 정션 깊이는 충분히 확보되어야 한다. 더욱 깊어진 정션은 쇼트채널효과(short channel effect)와 같은 소자특성을 열화시키게 되므로, 본 발명에서는 정션 깊이를 깊게 형성하지 않도록 하기 위하여 실리콘 이온주입으로 충분한 실리콘원자를 기판에 첨가한다.
따라서, 본 발명의 방법은 실리사이드층 형성을 위해 소모되는 기판 자체의 실리콘 양을 보상하고, 또한, 이온주입을 통해 비정질 상태로 기판부위를 변화시킴으로써 금속증착 및 1∼2회의 급속열처리(RTA) 등의 열처리를 통해 보다 얇고 균일한 실리사이드 박막을 형성할 수 있다.
그 결과, 본 발명에 따라 제조된 실리사이드 박막은 종래 기술에서 보다 얇게 형성할 수 있어 소자의 쇼트채널 마진의 향상에 의한 소자성능이 개선되고 이를 통한 수율이 증가한다.
이하에서는 도 2a 내지 도 2d를 참조하여 본 발명의 실시예에 따른 반도체장치의 제조방법을 자세하게 설명하도록 한다. 여기서, 본 발명의 실시예에서는 N형 소자를 제조하는 예를 도시 및 기술하고 있으나, 도전형을 반대로 하여 실시하면 P형 소자를 제조할 수 있다.
도 2a를 참조하면, P형의 반도체기판인 실리콘 기판(20)의 소정 부분에 STI(shallow trench isolation), LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(21)을 형성하여 소자활성영역과 소자격리영역을 정의한다.
그리고, 반도체기판(20)의 표면을 열산화하여 게이트산화막(22)을 형성한 후, 필드산화막(21) 및 게이트산화막(22)의 상부에 불순물이 도핑된 다결정실리콘을 증착하고 포토리쏘그래피로 패터닝하여 게이트(23)를 한정한다. 이때, 다결정실리콘은인-시튜 도핑되거나 도핑되지 않은 다결정실리콘층을 형성하고 추가 도핑시켜 도전성을 줄 수 있다. 또한, 게이트 패터닝시 게이트산화막도 동일한 마스크로 패터닝하여 기판의 활성영역 표면을 노출시킨다.
그 다음, 게이트(23)를 마스크로 사용하여 반도체기판(20)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 저농도로 이온 주입하고, 이를 통해, 게이트(23) 양측의 기판 부분에 저농도 불순물 확산영역(24)을 형성한다.
그리고, 게이트(23)의 측면에 측벽스페이서(25)을 형성한다. 상기 측벽스페이서는(25)은 반도체기판(20) 상에 게이트(23)를 덮도록 실리콘산화막을 증착한 후, 상기 실리콘산화막을 기판 표면이 노출되도록 반응성이온식각 등으로 에치백함으로써 형성할 수 있다.
그 다음, 상기 게이트(23)와 측벽스페이서(25)를 마스크로 사용하여 반도체기판(20)에 아세닉(As) 또는 인(P) 등의 N형 불순물을 고농도로 이온 주입하고, 이를 통해, 측벽스페이서(25)를 포함한 게이트(23) 양측의 기판 부분에 소오스/드레인영역으로 이용되는 고농도 불순물 확산영역(26)을 저농도 불순물 확산영역(24)과 일부 중첩되게 형성한다.
그리고, 도핑된 불순물들의 활성화가 이루어질 수 있도록 기판 결과물에 대해 소정의 열처리를 실시한다.
도 2b를 참조하면, 노출된 기판(20)의 활성영역, 즉, 고농도 불순물 확산영역(26)의 실리콘 농도를 증가시키기 위하여 실리콘(Si)을 이온주입한다. 본 발명의 실시예에서는 상기 실리콘의 이온주입을 이온주입 에너지를 1∼50keV로 하고 도우즈를 5E14∼2E16 ions/㎠로 하며 이온주입 방향 틸트 및 트위스트를 각각 0∼60°와 0∼360°범위로 하여 실시한다.
또한, 실리콘 이온주입은 실리사이드 형성용 금속층 증착단계 이후에 이어서 실시할 수 있다.
상기 실리콘의 이온주입 결과, 실리사이드층이 형성될 고농도 불순물 확산영역(26)에는 실리콘 농도가 과잉됨으로써, 후속에서 균일하고 얇은 실리사이드 박막을 형성할 수 있게 된다.
도 2c를 참조하면, 반도체기판(20) 및 필드산화막(21) 상에 게이트(23) 및 측벽스페이서(25)를 포함하는 소자활성영역을 덮도록 Ti, W, Mo, Co, Ta 또는 Pt 등으로 이루어진 고융점 금속층(27)을 형성한다.
도 2d를 참조하면, 기판에 RTA(Rapid Thermal Annealing) 방법으로 2번의 열처리를 실시하여 게이트(23) 및 고농도 불순물 확산영역(26)의 표면에 자기 정렬된 실리사이드층(270,271)을 동시에 형성한다.
상기 실리사이드층(270,271)은 750℃ 이하의 온도에서 기판 결과물을 1차 열처리한 후, 게이트(213) 및 고농도 불순물 확산영역(26)의 표면에만 잔류하도록 필드산화막(21) 및 측벽(25) 상에 반응하지 않은 고융점 금속층을 에치 백하여 제거하고, 그리고나서, 기판 결과물을 850∼950℃의 온도에서 2차 열처리함으로써 형성한다.
이상에서와 같이, 본 발명은 실리콘의 추가 이온주입을 통해서 종래 보다 균일하고 얇게 실리사이드층을 형성할 수 있으며, 아울러, 얕은 정션을 형성할 수 있다. 따라서, 소자의 쇼트채널 마진의 향상을 통해 소자 성능을 개선시킬 수 있으며, 그리고, 수율 증대를 얻을 수 있다.한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (6)
- 제 1 도전형의 반도체 기판 상에 게이트절연막을 개재시켜 게이트를 형성하는 단계;상기 게이트를 마스크로 사용하는 이온주입을 실시하여 상기 반도체기판 내에 제 2 도전형의 저농도 불순물 확산영역을 형성하는 단계;상기 게이트의 측벽에 스페이서를 형성하고 상기 게이트 및 스페이서를 마스크로 사용하는 이온주입을 실시하여 상기 반도체기판 내에 제 2 도전형의 고농도 불순물 확산영역을 형성하는 단계;상기 기판의 고농도 불순물 확산영역 내에 이온주입 에너지를 1∼50keV로 하고 도우즈를 5E14∼2E16 ions/㎠로 하며 이온주입 방향 틸트 및 트위스트를 각각 0∼60°와 0∼360°범위로 하는 실리콘 이온주입으로 실리콘을 도핑시키는 단계;상기 게이트와 고농도 불순물 확산영역 상에 금속층을 형성하는 단계; 및상기 기판 결과물을 열처리하여 상기 고농도 불순물 확산영역과 상기 게이트 상부에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 금속층은 Ti, W, Mo, Co, Ta 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 고융점 금속으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 삭제
- 삭제
- 제 1 항에 있어서, 상기 실리사이드층을 형성하기 위한 열처리는 1∼2회의 RTA(Rapid Thermal Annealing)로 실시하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 기판의 고농도 불순물 확산영역 내에 실리콘을 도핑시키는 단계에서의 도핑 농도는, 실리사이드층 형성시, 실리콘과 금속 원소간의 충분한 스토이키오메트리를 제공할 수 있는 농도로 하는 것을 특징으로 하는 반도체장치의 제조방법.
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Citations (5)
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|---|---|---|---|---|
| JPH0321015A (ja) * | 1989-06-17 | 1991-01-29 | Ricoh Co Ltd | Ｃｍｏｓ型半導体装置の製造方法 |
| JPH07221044A (ja) * | 1994-02-08 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
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| KR20000051983A (ko) * | 1999-01-28 | 2000-08-16 | 김영환 | 반도체소자의 코발트 실리사이드 형성방법 |
| KR100267399B1 (ko) * | 1998-09-09 | 2000-10-16 | 김규현 | 실리사이드 형성 방법 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321015A (ja) * | 1989-06-17 | 1991-01-29 | Ricoh Co Ltd | Ｃｍｏｓ型半導体装置の製造方法 |
| JPH07221044A (ja) * | 1994-02-08 | 1995-08-18 | Nec Corp | 半導体装置の製造方法 |
| KR19990000486A (ko) * | 1997-06-05 | 1999-01-15 | 윤종용 | 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조방법 |
| KR100267399B1 (ko) * | 1998-09-09 | 2000-10-16 | 김규현 | 실리사이드 형성 방법 |
| KR20000051983A (ko) * | 1999-01-28 | 2000-08-16 | 김영환 | 반도체소자의 코발트 실리사이드 형성방법 |
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