KR19990000486A - 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조방법 - Google Patents
엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조방법 Download PDFInfo
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Abstract
본 발명은 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조 방법에 관한 것으로서, 특히 일련의 제조 공정에 따라 소스/드레인 영역 및 게이트 전극이 형성된 엔모스 트랜지스터와 피모스 트랜지스터 중에서 상기 엔모스 트랜지스터에만 실리콘을 이온 주입한 후에 살리사이드 공정을 실시하는 것을 특징으로 한다. 따라서, 본 발명은 엔모스 및 피모스 트랜지스터의 살리사이드 저항을 균일하게 유지할 수 있으며 더욱이 살리사이드의 층이 얇을 경우 살리사이드층에서 응집 등과 같은 공정 마진이 부족한 것을 극복할 수 있다.
Description
본 발명은 씨모스 트랜지스터의 제조 방법에 관한 것으로서, 특히 엔모스 트랜지스터의 소스 및 드레인에 실리콘을 이온 주입한 후, 살리사이드 제조 공정을 수행하여 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일하도록 한 씨모스 트랜지스터 제조 방법에 관한 것이다.
반도체 소자의 고직접화에 의해 소자 동작 속도의 향상 효과가 없어지고 디자인 규격 미세화에 의해 배선 저항(R)과 배선 피치 축소에 의한 용량(C)이 증가됨에 따라 RC의 전달지연이 큰 문제로 되고 있다. 이를 해결하기 위해 게이트, 소스, 드레인의 실리콘이 노출된 부위에 Ti, Co, Ni 등의 금속 재료를 박막으로 증착하여 저저항의 살리사이드(salicide)를 형성한다. 그 중에서도 Ti을 사용한 살리사이드 형성이 용이하므로 가장 많이 사용되고 있다.
도 1 은 통상적인 씨모스 트랜지스터를 나타낸 수직 단면도로서, 통상적인 제조 방법에 따라 반도체 기판(2)에 형성된 p형 웰(4) 및 n형 웰(6)과, 엔모스 트랜지스터(N) 및 피모스 트랜지스터(P)를 분리하기 위한 필드 산화막(8)과, 상기 p형 웰(4) 및 n형 웰(6) 상부 표면에 각 웰과 다른 불순물로 도핑된 소스/드레인 영역(16,18)과, 상기 소스/드레인 영역(16,18) 사이의 반도체 기판(2) 상부에 순서적으로 적층된 게이트 산화막(10), 폴리 실리콘층(12)과, 상기 폴리 실리콘층(12)의 외측벽에 형성된 스페이서(14)와, 상기 폴리 실리콘층(12) 상부와 소스/드레인 영역(16,18) 내에 형성된 살리사이드층(20)으로 구성된다.
상기와 같이 구성된 씨모스 트랜지스터에서 Ti을 증착하여 상기 살리사이드층(20)을 형성할 경우 엔모스 및 피모스 트랜지스터의 소스/드레인 영역(16,18)에서 도펀트 종류가 다르기 때문에 실리콘의 우세한 확산 매커니즘에 의해 살리사이드 반응 속도가 달라진다. 이로 인해 엔모스 트랜지스터(N)가 피모스 트랜지스터(P)보다 살리사이드 형성 속도가 늦어져 상기 엔모스 트랜지스터(N)의 살리사이드층 두께가 피모스 트랜지스터(P)의 살리사이드층 두께 보다 얇게 된다.
따라서, 엔모스 및 피모스 트랜지스터의 소스/드레인 영역에서 도펀트 종류가 다르기 때문에 살리사이드층 형성시 소스/드레인의 저항값의 변화 내지 공정 마진이 작아지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 엔모스 트랜지스터의 살리사이드층 형성할 부분에 미리 실리콘을 이온 주입하므로서 후속 공정에서 엔모스 및 피모스 트랜지스터의 살리사이드 반응 속도를 동일하게 할 수 있는 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 씨모스 트랜지스터에 있어서, 일련의 제조 공정에 따라 소스/드레인 영역 및 게이트 전극이 형성된 엔모스 트랜지스터와 피모스 트랜지스터 중에서 상기 엔모스 트랜지스터에만 실리콘을 이온 주입한 후에 살리사이드 공정을 실시하는 것을 특징으로 한다.
도 1 은 통상적인 씨모스 트랜지스터를 나타낸 수직 단면도.
도 2 는 본 발명에 따른 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터를 나타낸 수직 단면도.
도 3 내지 도 6은 도 2에 도시된 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도들.
*도면의 주요 부분에 대한 부호의 설명*
100: 반도체 기판102: p 웰
104: n 웰106: 필드 산화막
108: 게이트 산화막 110: 폴리 실리콘층
112: 스페이서114,118: 포토 레지스트
116,120; 엔모스 및 피모스 트랜지스터의 소스/드레인 영역
122: Ti124: Ti 살리사이드층
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
도 2 는 본 발명에 따른 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터를 나타낸 수직 단면도로서, 반도체 기판(100)에 통상적인 제조 방법에 따라 형성된 p형 웰(102) 및 n형 웰(104)과, 엔모스 트랜지스터(N') 및 피모스 트랜지스터(P')를 분리하기 위한 필드 산화막(106)과, 상기 p형 웰(102) 및 n형 웰(104) 상부 표면에 각 웰과 다른 불순물로 도핑된 n+ 소스/드레인 영역(116) 및 p+ 소스/드레인 영역(120)과, 상기 엔모스 및 피모스 트랜지스터의 소스/드레인 영역(116,120) 사이의 반도체 기판(100) 상부에 순서적으로 적층된 게이트 산화막(108), 폴리 실리콘층(110)과, 상기 폴리 실리콘층(110)의 외측벽에 형성된 스페이서(112)와, 상기 폴리 실리콘층(110) 상부와 엔모스 및 피모스 트랜지스터의 각 소스/드레인 영역(116,120) 내에 형성된 Ti 살리사이드층(124)으로 구성된다.
도 3 내지 도 6 은 도 2에 도시된 트랜지스터의 제조 방법을 설명하기 위한 도면들로서, 도 2 내지 도 6을 참조하여 본 발명에 따른 트랜지스터의 제조 방법을 상세하게 설명한다.
도 3 을 참조할 경우 통상적인 제조 방법에 따라 반도체 기판(100)에 다른 도전형 불순물을 이온 주입하여 p웰(102)과 n웰(104)을 형성하고, 통상의 LOCOS( Local Oxidation of Silicon) 공정을 이용하여 엔 모스 트랜지스터(N′) 및 피모스 트랜지스터(P′)를 분리하기 위한 필드 산화막(106)을 형성한다. 그리고, 상기 반도체 기판(100) 상부 전면에 게이트 산화막(108) 및 폴리 실리콘층(110)을 순차적으로 형성한다. 이어 게이트 마스크를 이용하여 상기 폴리 실리콘층(110) 및 게이트 산화막(108)을 식각하여 게이트 전극을 형성한다. 상기 결과물 상부에 산화막을 도포한 후, 식각 공정으로 상기 산화막을 식각해서 상기 게이트 전극 측벽에 스페이서(112)를 형성한다.
이어서, 도 4 와 같이 피모스 트랜지스터(P') 상부에 포토 레지스트(114)를 도포한 후, 실리콘을 이온 주입하고 바로 이어 As를 이온 주입해서 엔모스 트랜지스터(N')에 소스/드레인 영역(116)을 형성한다. 이때, 상기 공정에서 As를 엔모스 트랜지스터(N')로 이온 주입한 후에 실리콘을 이온 주입하여도 된다.
이후, 도 5 와 같이 엔모스 트랜지스터(N') 상부에 포토 레지스트(118)를 도포한 후, 보론 내지 BF2를이온 주입하여 피모스 트랜지스터(P') 내에 소스/드레인 영역(120)을 형성한다.
그런 다음에 도 6과 같이 상기 결과물 상부에 Ti(122)을 증착하고, 이어 100Å 정도 이상의 Ti 스퍼터(sputter)를 이용하여 상기 결과물을 열처리한다. 상기 열처리 공정에 반응이 나타나지 않는 부분의 Ti만을 제거하여 게이트 전극과 소스/드레인 영역 상부에 Ti 살리사이드층(124)을 형성한다. 이때, 살리사이드층 형성시 Ti 대신에 다른 금속성 살리사이드를 형성하여도 동일한 효과를 얻을 수 있다.
상기와 같은 제조 방법에 따른 트랜지스터에 있어서, 상기 엔모스 트랜지스터(N')에 As 이온 주입을 실시하고 피모스 트랜지스(P')에 보론 내지 BF2이온 주입하여 각 트랜지스터 내에 소스/드레인 영역을 형성한 후에 상기 엔모스 트랜지스터(N')에 실리콘을 이온 주입하여도 동일한 결과를 얻을 수 있다.
따라서, 엔모스 트랜지스터에 소스/드레인을 형성하기 전 또는 후에 실리콘 이온 주입을 실시하므로서, 후속 살리사이드 공정시 TiSi2의 양을 증가시켜 엔모스 및 피모스 트랜지스터의 살리사이드 반응 속도를 비슷하게 한다. 이로 인해 상기 엔모스 및 피모스 트랜지스터의 소스/드레인 영역에 형성되는 살리사리드층의 두께 차를 최소한으로 줄일 수 있다.
본 발명은 엔모스 및 피모스 트랜지스터의 살리사이드 저항을 균일하게 유지 할 수 있으며 특히 살리사이드층이 얇을 경우 살리사이드층에서 응집 등과 같은 공정 마진이 부족한 것을 극복할 수 있는 효과가 있다.
Claims (1)
- 씨모스 트랜지스터에 있어서, 일련의 제조 공정에 따라 소스/드레인 영역 및 게이트 전극이 형성된 엔모스 트랜지스터와 피모스 트랜지스터 중에서 상기 엔모스 트랜지스터에만 실리콘을 이온 주입한 후에 살리사이드 공정을 실시하는 것을 특징으로 하는 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970023420A KR19990000486A (ko) | 1997-06-05 | 1997-06-05 | 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970023420A KR19990000486A (ko) | 1997-06-05 | 1997-06-05 | 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990000486A true KR19990000486A (ko) | 1999-01-15 |
Family
ID=66041054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970023420A KR19990000486A (ko) | 1997-06-05 | 1997-06-05 | 엔모스 및 피모스 트랜지스터의 살리사이드 두께가 동일한 씨모스 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990000486A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401500B1 (ko) * | 2001-01-02 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
-
1997
- 1997-06-05 KR KR1019970023420A patent/KR19990000486A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401500B1 (ko) * | 2001-01-02 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
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