KR100873240B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

CMOS 트랜지스터에 있어서, 비소로 대표되는 저확산 계수의 불순물 농도에 기초하여 얕은 접합 영역에 생기는 경향이 있는 실리사이드의 클리핑(creeping)의 발생을 억지한다. 또한, 얕은 접합 영역의 저저항화와 함께 양 트랜지스터의 오버랩량의 최적화를 실현한다. NMOS 트랜지스터의 익스텐션 영역에서의 비소의 도우즈량을 5×1014~2×1015개/㎠, 바람직하게는 1.1×1015~1.5×1015 개/㎠로 한다. 또한, 이 익스텐션 영역에 비소 외에 인을 저농도로 이온 주입한다.
익스텐션 영역, 도우즈량, 이온 주입, 접합 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 실리사이드의 기판 내에의 클리핑에 의한 게이트와 소스/드레인 사이에서의 쇼트의 발생을 도시한 현미경 사진.
도 2는 익스텐션 영역에 대한 비소의 도우즈량과 트랜지스터 불량 발생률과의 관계를 조사한 특성도.
도 3은 제1 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
도 4는 도 3에 이어서, 제1 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
도 5는 도 4에 이어서, 제1 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
도 6은 제2 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
도 7은 도 6에 이어서, 제2 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
도 8은 도 7에 이어서, 제2 실시예의 CMOS 트랜지스터의 제조 방법을 공정순 으로 도시한 개략 단면도.
도 9는 도 8에 이어서, 제2 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
도 10은 제3 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
도 11은 도 10에 이어서, 제3 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
도 12는 도 11에 이어서, 제3 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형의 반도체 기판
2 : STI 소자 분리 구조
3 : P형 채널/웰 영역
4 : N형 채널/웰 영역
5 : 게이트 절연막
6, 31 : 게이트 전극
7, 12, 16, 18 : 레지스트 패턴
8, 9 : 접합층
10, 13 : 익스텐션 영역
11, 14 : 포켓층
15 : 측벽
17, 19 : 소스/드레인
20 : 코발트 실리사이드막
21 : 제1 측벽
22 : 제2 측벽
23 : 이중 측벽 구조
32 : 협폭 부위
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 살리사이드화가 실시되는 CMOS 트랜지스터에 적용하기에 적합하다.
최근에는, 반도체 장치의 미세화 및 고속화가 가속화되고, 그에 따라 점점 트랜지스터의 고성능화 및 저소비 전력화가 요구되고 있다. 이들 요청을 충족시키기 위해서는, 각종 배선을 저저항화함으로써 배선 지연의 문제를 해결하는 것이 필요하며, 이를 위해 예를 들면 CMOS 트랜지스터 등에서 소위 실리사이드 구조, 또한 살리사이드 구조가 채용되고 있다.
이 살리사이드 구조는, 게이트 위 및 불순물 확산층 위에 주로 W나 Co 등의 금속을 퇴적하고, 열 처리에 의해 실리콘과 해당 금속을 반응시켜 달성하는 것이다. 이 경우, 게이트와 불순물 확산층 사이에서 실리사이드막에 의한 쇼트를 방지 하기 위해 측벽을 형성하여 양자 사이를 전기적으로 분리하고, 그와 함께 측벽의 형성 전후의 두 번의 이온 주입에 의해 얕은 접합 영역(익스텐션 영역) 및 깊은 접합 영역(소스/드레인 영역)이 중첩되도록 한 불순물 확산층을 형성한다.
상술한 살리사이드 구조에서는, 또 다른 저저항화의 요청에 부응하기 위해 익스텐션 영역의 불순물 농도를 증가시키는 경향이 있다. 통상, CMOS 트랜지스터에 있어서는, PMOS 트랜지스터에서는 불순물에 확산 계수가 큰 붕소(B), NMOS 트랜지스터에서는 확산 계수가 작은 비소(As)를 이용하고 있으며, NMOS 트랜지스터의 익스텐션 영역의 저저항화 및 게이트와의 중첩(오버랩)의 확보를 위해 비소의 도우즈량을 증가시키면, 쌍방의 트랜지스터에서의 오버랩량의 최적화가 곤란해진다. 또한, NMOS 트랜지스터의 익스텐션 영역에서의 비소의 고농도화에 의해, 금속 실리사이드의 반도체 기판 내의 클리핑이 생겨, 게이트와 소스/드레인 사이에서 쇼트가 발생하는 문제가 있다.
따라서 본 발명은, 상기 문제를 감안하여 이루어진 것으로, CMOS 구조의 반도체 장치에서, 비소로 대표되는 저확산 계수의 불순물 농도에 기초하여 얕은 접합 영역에 생기는 경향이 있는 실리사이드의 클리핑의 발생을 억지하고, 또한 얕은 접합 영역의 저저항화와 함께 양 트랜지스터의 오버랩량의 최적화를 실현하는 것을 가능하게 하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자는, 예의 검토한 결과, 이하에 설명하는 발명의 다양한 양태를 생 각해 내었다.
본 발명에서는, 소위 CMOS 구조, 즉 여기서는 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부 중첩되는 방식으로 형성되는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되는 제1 트랜지스터 구조와, 제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조를 포함한 반도체 장치 및 그 제조 방법을 그 대상으로 한다.
본 발명의 반도체 장치는, 상기 제1 불순물 확산층이, 그 상기 얕은 접합 영역에 도입된 제1 불순물이 상기 제2 불순물 확산층에 도입된 제2 불순물보다도 저확산 계수의 것이며, 상기 얕은 접합 영역의 불순물 농도가 1.1×1015~2×1015개/㎠로 되도록 한 것이다.
또한, 본 발명의 반도체 장치는, 소위 이중 측벽 구조를 갖고, 상기 제1 불순물 확산층이 그 상기 얕은 접합 영역에 도입된 제1 불순물이 상기 제2 불순물 확산층에 도입된 제2 불순물보다도 저확산 계수의 것으로, 상기 얕은 접합 영역의 불순물 농도가 5×1014~2×1015개/㎠로 되도록 한 것이다.
또한, 본 발명의 반도체 장치는, 소위 노치 게이트 구조를 갖고, 상기 제1 불순물 확산층이, 그 상기 얕은 접합 영역에 도입된 제1 불순물이 상기 제2 불순물 확산층에 도입된 제2 불순물보다도 저확산 계수의 것으로, 상기 얕은 접합 영역의 불순물 농도가 5×1014~2×1015개/㎠이 되는 것이다.
<발명의 실시예>
-본 발명의 작용 원리-
CMOS 구조의 반도체 장치에서, NMOS 트랜지스터의 익스텐션 영역을 형성하기 위한 비소를, 도우즈량 3×1015개/㎠까지 고농도로 한 경우, 도 1에 도시한 바와 같은 실리사이드의 기판 내에의 클리핑에 의한 게이트와 소스/드레인 사이에서의 쇼트의 발생이 확인되었다.
본 발명에서는, 익스텐션 영역에 대한 비소의 도우즈량을 제한하는 것에 주목하였다.
도 2는 익스텐션 영역에 대한 비소의 도우즈량과 트랜지스터 불량 발생률과의 관계를 조사한 특성도이다. 이와 같이, 불량 발생률 한계를 다양한 조건을 가미하여 0.0005% 정도라고 판단한 경우, 비소의 도우즈량의 상한은 2×1015개/㎠ 정도이며, 바람직하게는 1.5×1015개/㎠ 정도라고 평가할 수 있다. 그리고, 익스텐션 영역의 저저항화를 고려하여, 비소의 도우즈량의 하한은 5×1014개/㎠ 정도이며, 바람직하게는 1.1×1015개/㎠ 정도라고 평가할 수 있다.
이상으로부터, 불량 발생률의 저감(수율 저하의 억지) 및 익스텐션 영역의 저저항화라는 쌍방의 요청을 충족시키는 비소의 도우즈량의 적정 범위는 5×1014~2×1015개/㎠, 바람직하게는 1.1×1015~1.5×1015개/㎠가 된다. 또한, 익스텐션 영역 의 저저항화의 NMOS 트랜지스터에서의 중요성을 감안하여, 이 요청을 강조하여, 상기 적정 범위를 1.1×1015~2×1015개/㎠로 해도 된다.
이 경우, NMOS 트랜지스터의 익스텐션 영역에 상기 적정 범위의 비소의 이온 주입 외에, 인을 저농도로 이온 주입하고, 익스텐션 영역의 N형 불순물 농도를 고농도로 조절해도 된다. 이에 따라, 트랜지스터 구조의 수율 저하의 억지를 저해하지 않고, 또한 익스텐션 영역의 저저항화 및 PMOS 트랜지스터와 NMOS 트랜지스터의 오버랩량의 최적화가 실현된다.
-본 발명의 구체적인 실시예-
이하, 상술한 본 발명의 작용 원리에 기초하여, 본 발명의 구체적인 다양한 실시예에 대하여, 도면을 참조하면서 상세히 설명한다.
(제1 실시예)
우선, 제1 실시예에 대하여 설명한다. 여기서는, 반도체 장치로서 살리사이드 구조로 된 CMOS 트랜지스터를 예시한다. 또 편의상, CMOS 트랜지스터의 구성을 그 제조 방법과 함께 나타낸다.
도 3~도 5는 제1 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도이다.
이 CMOS 트랜지스터를 제조하기 위해서는, 우선 도 3의 (a)에 도시한 바와 같이, P 형의 반도체 기판(1)의 소자 분리 영역을 패터닝하여 홈을 형성하고, CVD법에 의해 이 홈을 매립하는 막 두께가 되도록 전면에 실리콘 산화막을 퇴적한 후, 실리콘 산화막의 표층을 화학 기계 연마법(CMP 법)으로 연마하여, 상기 홈을 실리콘 산화막으로 충전하여 이루어지는 STI 소자 분리 구조(2)를 형성한다. 이에 따라, 소자 활성 영역이 획정된다.
이어서, 도 3의 (a)에서의 중앙 부위의 STI 소자 분리 구조(2)를 사이에 둔 좌측의 소자 활성 영역에는 P형 불순물, 여기서는 붕소(B)를 이온 주입하여 P형 채널/웰 영역(3)을, 우측의 소자 활성 영역에는 N형 불순물, 여기서는 인(P)을 이온 주입하여 N형 채널/웰 영역(4)을 각각 형성한다. 이 후의 여러 공정에 의해, P형 채널/웰 영역(3)에는 NMOS 트랜지스터가, N형 채널/웰 영역(4)에는 PMOS 트랜지스터가 각각 형성된다.
이어서, 도 3의 (b)에 도시한 바와 같이, P형 채널/웰 영역(3) 위 및 N형 채널/웰 영역(4) 위에, 예를 들면 열 산화에 의해 게이트 절연막(5)을 형성하고, CVD법에 의해 전면에 다결정 실리콘막을 퇴적한 후, 다결정 실리콘막 및 게이트 절연막(5)을 패터닝하여, P형 채널/웰 영역(3) 위 및 N형 채널/웰 영역(4) 위에 각각 게이트 절연막(5)을 통한 게이트 전극(6)을 형성한다.
이어서, 도 3의 (c) 및 도 4의 (a)에 도시한 바와 같이, P형 채널/웰 영역(3)에만 얕은 접합 영역 및 그 포켓층을 형성한다.
구체적으로는, 우선 도 3의 (c)에 도시한 바와 같이, N형 채널/웰 영역(4)만을 피복하도록 레지스트 패턴(7)을 가공 형성하고, 레지스트 패턴(7) 및 P형 채널/웰 영역(3)의 게이트 전극(6)을 마스크로 하여, 게이트 전극(6)의 양측에서의 반도체 기판(1)의 표층에 N형 불순물, 여기서는 비소(As)를 고농도로 이온 주입하여 접 합층(8)을 형성한다. 이 때, 비소의 이온 주입 조건으로는, 가속 에너지를 5keV, 도우즈량을 상술한 적정 범위의 값으로 한다.
계속해서, 비소의 이온 주입에 이어 N형 불순물 농도를 한층 고농도로 보상하기 위해 마찬가지로 레지스트 패턴(7) 및 게이트 전극(6)을 마스크로 하여 N형 불순물, 여기서는 인(P)을 저농도로 이온 주입하여 접합층(9)을 형성한다. 이 때, 인의 이온 주입 조건으로는, 가속 에너지를 1keV, 도우즈량을 5×1013개/㎠로 한다. 이들 2회의 이온 주입에 의해, 접합층(8)에 접합층(9)이 중첩하고, 원하는 고농도로 되는 얕은 접합 영역(익스텐션 영역 : 10)이 형성된다.
이어서, 도 4의 (a)에 도시한 바와 같이, 마찬가지로 레지스트 패턴(7) 및 게이트 전극(6)을 마스크로 하여 P형 불순물, 여기서는 붕소(B) 또는 인듐(In)을 이온 주입하여 포켓층(11)을 형성한다. 이 때, 반도체 기판(1) 표면의 수직 방향을 기준으로 하여 0°또는 경사 방향에서 상기 이온 주입을 행한다.
이어서, 레지스트 패턴(7)을 애싱 처리 등에 의해 제거한 후, 도 4의 (b)에 도시한 바와 같이, 이번에는 N형 채널/웰 영역(4)에만 얕은 접합 영역 및 그 포켓층을 형성한다.
구체적으로는, 우선 P형 채널/웰 영역(3)만을 피복하도록 레지스트 패턴(12)을 가공 형성하고, 레지스트 패턴(12) 및 N형 채널/웰 영역(4)의 게이트 전극(6)을 마스크로 하여, 게이트 전극(6)의 양측에서의 반도체 기판(1)의 표층에 P형 불순물, 여기서는 붕소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(13)이 형성된다.
이어서, 마찬가지로 레지스트 패턴(12) 및 게이트 전극(6)을 마스크로 하여 N형 불순물, 여기서는 비소를 이온 주입하여 포켓층(14)을 형성한다. 이 때, 반도체 기판(1)의 표면의 수직 방향을 기준으로 하여, 0°또는 경사 방향에서 상기 이온 주입을 행한다.
이어서, 레지스트 패턴(7)을 애싱 처리 등에 의해 제거한 후, 도 4의 (c)에 도시한 바와 같이 CVD법으로 각 게이트 전극(6)을 피복하도록 전면에 실리콘 산화막을 퇴적하고, 이 실리콘 산화막의 전면을 이방성 에칭(에치백)하고, 각 게이트 전극(6)의 측면에만 실리콘 산화막을 남겨 측벽(15)을 형성한다.
이어서, 도 5의 (a)에 도시한 바와 같이 P형 채널/웰 영역(3)에만 깊은 접합 영역인 소스/드레인을 형성한다.
구체적으로는, 재차 N형 채널/웰 영역(4)만을 피복하도록 레지스트 패턴(16)을 가공 형성하고, 레지스트 패턴(16), P형 채널/웰 영역(3)의 게이트 전극(6) 및 그 측벽(15)을 마스크로 하여, 측벽(15)의 양측에서의 반도체 기판(1)의 표층에 N형 불순물, 여기서는 비소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(10) 및 포켓층(11)과 일부 중첩하는 방식으로 소스/드레인(17)이 형성된다(익스텐션 영역(10), 포켓층(11) 및 소스/드레인(17)으로부터 제1 불순물 확산층을 구성함). 이상에 의해, P형 채널/웰 영역(3)에, 게이트 전극(6), 및 제1 불순물 확산층 등을 포함하는 NMOS 트랜지스터가 형성된다.
이어서, 레지스트 패턴(16)을 애싱 처리 등에 의해 제거한 후, 도 5의 (b)에 도시한 바와 같이, N형 채널/웰 영역(4)에만 깊은 접합 영역인 소스/드레인을 형성한다.
구체적으로는, 재차 P형 채널/웰 영역(3)만을 피복하도록 레지스트 패턴(18)을 가공 형성하고, 레지스트 패턴(18), N형 채널/웰 영역(4)의 게이트 전극(6) 및 그 측벽(15)을 마스크로 하여, 측벽(15)의 양측에서의 반도체 기판(1)의 표층에 P형 불순물, 여기서는 붕소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(13) 및 포켓층(14)과 일부 중첩하는 방식으로 소스/드레인(19)이 형성된다(익스텐션 영역(13), 포켓층(14) 및 소스/드레인(19)이 제2 불순물 확산층을 구성함). 이상에 의해, N형 채널/웰 영역(4)에 게이트 전극(6), 및 제2 불순물 확산층 등을 포함하는 PMOS 트랜지스터가 형성된다.
이어서, 레지스트 패턴(18)을 애싱 처리 등에 의해 제거한 후, 도 5의 (c)에 도시한 바와 같이, NMOS 트랜지스터 및 PMOS 트랜지스터에 살리사이드 구조를 형성한다.
구체적으로는, 전면에 실리사이드를 형성할 수 있는 금속, 여기서는 코발트(Co)막을 스퍼터링법 등으로 형성하고, 열 처리에 의해 게이트 전극(6), 소스/드레인(17, 19), 및 익스텐션 영역(10, 13)의 표면의 실리콘과 Co 막을 반응시켜, 코발트 실리사이드막(20)을 형성한다. 그리고, 소정의 웨트 에칭에 의해, 미반응의 Co 막을 제거한다. 또, 실리사이드를 형성할 수 있는 금속으로는 Co 외에도 Ni, V, Pd, Pt, Cr 등을 이용해도 된다.
그런 후, 층간 절연막이나 컨택트홀, 각종 배선층 등을 형성하고, CMOS 트랜 지스터를 완성시킨다.
이상 설명한 바와 같이, 본 실시예에 따르면, CMOS 트랜지스터에서 비소로 대표되는 저확산 계수의 불순물 농도에 기초하여 얕은 접합 영역에 생기는 경향이 있는 실리사이드의 클리핑의 발생을 억지하고, 또한 얕은 접합 영역의 저저항화와 함께, NMOS 트랜지스터와 PMOS 트랜지스터와의 오버랩량의 최적화를 실현할 수 있게 된다.
(제2 실시예)
이어서, 제2 실시예에 대하여 설명한다. 여기서는, 반도체 장치로서 소위 이중 측벽 구조를 갖고, 또한 살리사이드 구조가 된 CMOS 트랜지스터를 예시한다. 또 편의상, CMOS 트랜지스터의 구성을 그 제조 방법과 함께 도시하고, 또한 제1 실시예에서 설명한 구성 부재 등과 마찬가지의 것에 대해서는 동일한 부호를 병기한다.
도 6~도 9는 제2 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도이다.
이 CMOS 트랜지스터를 제조하기 위해서는, 우선 도 6의 (a)에 도시한 바와 같이, P 형의 반도체 기판(1)의 소자 분리 영역을 패터닝하여 홈을 형성하고, CVD법으로 이 홈을 매립하는 막 두께가 되도록 전면에 실리콘 산화막을 퇴적한 후, 실리콘 산화막의 표층을 화학 기계 연마법(CMP 법)으로 연마하여, 상기 홈을 실리콘 산화막으로 충전하여 이루어지는 STI 소자 분리 구조(2)를 형성한다. 이에 따라, 소자 활성 영역이 획정된다.
이어서, 도 6의 (a)에서의 중앙 부위의 STI 소자 분리 구조(2)를 사이에 둔 좌측의 소자 활성 영역에는 P형 불순물, 여기서는 붕소(B)를 이온 주입하여 P형 채널/웰 영역(3)을, 우측의 소자 활성 영역에는 N형 불순물, 여기서는 인(P)을 이온 주입하여 N형 채널/웰 영역(4)을 각각 형성한다. 이 후의 다양한 공정에 의해, P형 채널/웰 영역(3)에는 NMOS 트랜지스터가, N형 채널/웰 영역(4)에는 PMOS 트랜지스터가 각각 형성된다.
계속해서, 도 6의 (b)에 도시한 바와 같이, P형 채널/웰 영역(3) 위 및 N형 채널/웰 영역(4) 위에, 예를 들면 열 산화에 의해 게이트 절연막(5)을 형성하고, CVD법으로 전면에 다결정 실리콘막을 퇴적한 후, 다결정 실리콘막 및 게이트 절연막(5)을 패터닝하여, P형 채널/웰 영역(3) 위 및 N형 채널/웰 영역(4) 위에 각각 게이트 절연막(5)을 통한 게이트 전극(6)을 형성한다.
이어서, 도 6의 (c)에 도시한 바와 같이, CVD법으로 각 게이트 전극(6)을 피복하도록 전면에 실리콘 산화막을 퇴적하고, 이 실리콘 산화막의 전면을 이방성 에칭(에치백)하고, 각 게이트 전극(6)의 측면에만 실리콘 산화막을 남겨 제1 측벽(21)을 형성한다.
이어서, 도 7의 (a) 및 도 7의 (b)에 도시한 바와 같이, P형 채널/웰 영역(3)에만 얕은 접합 영역 및 그 포켓층을 형성한다.
구체적으로는, 우선 도 7의 (a)에 도시한 바와 같이, N형 채널/웰 영역(4)만을 피복하도록 레지스트 패턴(7)을 가공 형성하고, 레지스트 패턴(7), p형 채널/웰 영역(3)의 게이트 전극(6) 및 제1 측벽(21)을 마스크로 하여, 제1 측벽(21) 양측에 서의 반도체 기판(1)의 표층에 N형 불순물, 여기서는 비소(As)를 고농도로 이온 주입하여 접합층(8)을 형성한다. 이 때, 비소의 이온 주입 조건으로는 가속 에너지를 5keV, 도우즈량을 상술한 적정 범위의 값으로 한다.
이어서, 비소의 이온 주입에 이어서, N형 불순물 농도를 한층 고농도로 보상하기 위해 마찬가지로 레지스트 패턴(7), 게이트 전극(6) 및 제1 측벽(21)을 마스크로 하여 N형 불순물, 여기서는 인(P)을 저농도로 이온 주입하여 접합층(9)을 형성한다. 이 때, 인의 이온 주입 조건에서는 가속 에너지를 1keV, 도우즈량을 5×1013개/㎠로 한다. 이들 2회의 이온 주입에 의해, 접합층(8)에 접합층(9)이 중첩하고, 원하는 고농도가 되는 얕은 접합 영역(익스텐션 영역 : 10)이 형성된다.
이어서, 도 7의 (b)에 도시한 바와 같이, 마찬가지로 레지스트 패턴(7), 게이트 전극(6) 및 제1 측벽(21)을 마스크로 하여 P형 불순물, 여기서는 붕소(B) 또는 인듐(In)을 이온 주입하여 포켓층(11)을 형성한다. 이 때, 반도체 기판(1)의 표면의 수직 방향을 기준으로 하여, 0°또는 경사 방향에서 상기 이온 주입을 행한다.
이어서, 레지스트 패턴(7)을 애싱 처리 등에 의해 제거한 후, 도 7의 (c)에 도시한 바와 같이, 이번은 N형 채널/웰 영역(4)에만 얕은 접합 영역 및 그 포켓층을 형성한다.
구체적으로는, 우선 P형 채널/웰 영역(3)만을 피복하도록 레지스트 패턴(12)을 가공 형성하고, 레지스트 패턴(12), N형 채널/웰 영역(4)의 게이트 전극(6) 및 제1 측벽(21)을 마스크로 하여, 제1 측벽(21)의 양측에서의 반도체 기판(1)의 표층에 P형 불순물, 여기서는 붕소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(13)이 형성된다.
이어서, 마찬가지로 레지스트 패턴(12), 게이트 전극(6) 및 제1 측벽(21)을 마스크로 하여 N형 불순물, 여기서는 비소를 이온 주입하여 포켓층(14)을 형성한다. 이 때, 반도체 기판(1)의 표면의 수직 방향을 기준으로 하여, 0°또는 경사 방향에서 상기 이온 주입을 행한다.
이어서, 레지스트 패턴(7)을 애싱 처리 등에 의해 제거한 후, 도 8의 (a)에 도시한 바와 같이, CVD법으로 각 게이트 전극(6)을 피복하도록 전면에 실리콘 산화막을 퇴적하고, 이 실리콘 산화막의 전면을 이방성 에칭(에치백)하여, 각 제1 측벽(21)의 측면에만 실리콘 산화막을 남겨 측벽(22)을 형성한다. 이 때, 각 게이트 전극(6)의 측면에는, 제1, 제2 측벽(21, 22)으로 이루어지는 이중 측벽 구조(23)가 형성된다.
이어서, 도 8의 (b)에 도시한 바와 같이, P형 채널/웰 영역(3)에만 깊은 접합 영역인 소스/드레인을 형성한다.
구체적으로는, 다시 N형 채널/웰 영역(4)만을 피복하도록 레지스트 패턴(16)을 가공 형성하고, 레지스트 패턴(16), P형 채널/웰 영역(3)의 게이트 전극(6) 및 그 이중 측벽 구조(23)를 마스크로 하여, 측벽(15)의 양측에서의 반도체 기판(1)의 표층에 N형 불순물, 여기서는 비소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(10) 및 포켓층(11)과 일부 중첩하는 방식으로 소스/드레인(17)이 형성된다(익스텐션 영역(10), 포켓층(11) 및 소스/드레인(17)이 제1 불순물 확산층을 구성함). 이상에 의해, P형 채널/웰 영역(3)에, 게이트 전극(6), 및 제1 불순물 확산층 등을 포함하는 NMOS 트랜지스터가 형성된다.
계속해서, 레지스트 패턴(16)을 애싱 처리 등에 의해 제거한 후, 도 8의 (c)에 도시한 바와 같이 N형 채널/웰 영역(4)에만 깊은 접합 영역인 소스/드레인을 형성한다.
구체적으로는, 재차 P형 채널/웰 영역(3)만을 피복하도록 레지스트 패턴(18)을 가공 형성하고, 레지스트 패턴(18), N형 채널/웰 영역(4)의 게이트 전극(6) 및 그 이중 측벽 구조(23)를 마스크로 하여, 측벽(15)의 양측에서의 반도체 기판(1)의 표층에 P형 불순물, 여기서는 붕소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(13) 및 포켓층(14)과 일부 중첩하는 방식으로 소스/드레인(19)이 형성된다(익스텐션 영역(13), 포켓층(14) 및 소스/드레인(19)이 제2 불순물 확산층을 구성함). 이상에 의해, N형 채널/웰 영역(4)에, 게이트 전극(6), 및 제2 불순물 확산층 등을 포함하는 PMOS 트랜지스터가 형성된다.
이어서, 레지스트 패턴(18)을 애싱 처리 등에 의해 제거한 후, 도 9에 도시한 바와 같이, NMOS 트랜지스터 및 PMOS 트랜지스터에 살리사이드 구조를 형성한다.
구체적으로는, 전면에 실리사이드를 형성할 수 있는 금속, 여기서는 코발트(Co)막을 스퍼터링법 등에 의해 형성하고, 열 처리에 의해 게이트 전극(6), 소스/드레인(17, 19), 및 익스텐션 영역(10, 13) 표면의 실리콘과 Co 막을 반응시 켜, 코발트 실리사이드막(20)을 형성한다. 그리고, 소정의 웨트 에칭에 의해, 미반응의 Co 막을 제거한다. 또, 실리사이드를 형성할 수 있는 금속으로는 Co 외에도 Ni, V, Pd, Pt, Cr 등을 이용해도 된다.
그러한 후, 층간 절연막이나 컨택트홀, 각종 배선층 등을 형성하여, CMOS 트랜지스터를 완성시킨다.
이상 설명한 바와 같이, 본 실시예에 따르면, CMOS 트랜지스터에서, 비소로 대표되는 저확산 계수의 불순물 농도에 기초하여 얕은 접합 영역에 생기는 경향이 있는 실리사이드의 클리핑의 발생을 억지하고, 또한 얕은 접합 영역의 저저항화와 함께, NMOS 트랜지스터와 PMOS 트랜지스터와의 오버랩량의 최적화를 실현할 수 있게 된다. 본 실시예에서는, 상술한 바와 같이 이중 측벽 구조(23)를 형성하므로 상기한 각 효과가 더 확실해진다.
(제3 실시예)
이어서, 제3 실시예에 대하여 설명한다. 여기서는, 반도체 장치로서 소위 노치 게이트 구조를 갖고, 또한 살리사이드 구조가 된 CMOS 트랜지스터를 예시한다. 또 편의상, CMOS 트랜지스터의 구성을 그 제조 방법과 함께 나타내며, 또한 제1 실시예에서 설명한 구성 부재 등과 마찬가지의 것에 대해서는 같은 부호를 병기한다.
도 10~도 12는 제3 실시예의 CMOS 트랜지스터의 제조 방법을 공정순으로 도시한 개략 단면도이다.
이 CMOS 트랜지스터를 제조하기 위해서는, 우선 도 10의 (a)에 도시한 바와 같이, P형의 반도체 기판(1)의 소자 분리 영역을 패터닝하여 홈을 형성하고, CVD법으로 이 홈을 매립하는 막 두께가 되도록 전면에 실리콘 산화막을 퇴적한 후, 실리콘 산화막의 표층을 화학 기계 연마법(CMP 법)으로 연마하여, 상기 홈을 실리콘 산화막으로 충전하여 이루어지는 STI 소자 분리 구조(2)를 형성한다. 이에 따라, 소자 활성 영역이 획정된다.
이어서, 도 10의 (a)에서의 중앙 부위의 STI 소자 분리 구조(2)를 사이에 둔 좌측의 소자 활성 영역에는 P형 불순물, 여기서는 붕소(B)를 이온 주입하여 P형 채널/웰 영역(3)을, 우측의 소자 활성 영역에는 N형 불순물, 여기서는 인(P)을 이온 주입하여 N형 채널/웰 영역(4)을 각각 형성한다. 이 후의 다양한 공정에 의해, P형 채널/웰 영역(3)에는 NMOS 트랜지스터가, N형 채널/웰 영역(4)에는 PMOS 트랜지스터가 각각 형성된다.
이어서, 도 10의 (b)에 도시한 바와 같이, P형 채널/웰 영역(3) 위 및 N형 채널/웰 영역(4) 위에, 예를 들면 열 산화에 의해 게이트 절연막(5)을 형성하고, CVD법으로 전면에 다결정 실리콘막을 퇴적한 후, 다결정 실리콘막 및 게이트 절연막(5)을 전극 형상으로 패터닝한다. 그리고, 패터닝된 다결정 실리콘막 및 게이트 절연막(5)의 측면의 하부만을 등방성 에칭하여, P형 채널/웰 영역(3) 위 및 N형 채널/웰 영역(4) 위에 각각 게이트 절연막(5)을 통하여, 측면의 하부에 협폭 부위(32)가 형성된 노치 형상의 게이트 전극(31)(노치 게이트 구조)를 형성한다.
이어서, 도 10의 (c) 및 도 11의 (a)에 도시한 바와 같이, P형 채널/웰 영역(3)에만 얕은 접합 영역 및 그 포켓층을 형성한다.
구체적으로는, 우선 도 10의 (c)에 도시한 바와 같이, N형 채널/웰 영역(4)만을 피복하도록 레지스트 패턴(7)을 가공 형성하고, 레지스트 패턴(7) 및 P형 채널/웰 영역(3)의 게이트 전극(31)을 마스크로 하여, 게이트 전극(6)의 양측에서의 반도체 기판(1)의 표층에 N형 불순물, 여기서는 비소(As)를 고농도로 이온 주입하여 접합층(8)을 형성한다. 이 때, 비소의 이온 주입 조건으로는 가속 에너지를 5keV, 도우즈량을 상술한 적정 범위의 값으로 한다.
이어서, 비소의 이온 주입에 이어서, N형 불순물 농도를 한층더한 고농도로 보상하기 위해 마찬가지로 레지스트 패턴(7) 및 게이트 전극(31)을 마스크로 하여 N형 불순물, 여기서는 인(P)을 저농도로 이온 주입하여 접합층(9)을 형성한다. 이 때, 인의 이온 주입 조건으로는, 가속 에너지를 1keV, 도우즈량을 5×1013개/㎠로 한다. 이들 2회의 이온 주입에 의해 접합층(8)에 접합층(9)이 중첩하고, 원하는 고농도가 되는 얕은 접합 영역(익스텐션 영역 : 10)이 형성된다.
이어서, 도 11의 (a)에 도시한 바와 같이, 마찬가지로 레지스트 패턴(7) 및 게이트 전극(31)을 마스크로 하여 P형 불순물, 여기서는 붕소(B) 또는 인듐(In)을 이온 주입하여 포켓층(11)을 형성한다. 이 때, 반도체 기판(1) 표면의 수직 방향을 기준으로 하여, 0°또는 경사 방향에서 상기 이온 주입을 행한다.
이어서, 레지스트 패턴(7)을 애싱 처리 등에 의해 제거한 후, 도 11의 (b)에 도시한 바와 같이, 이번에는 N형 채널/웰 영역(4)에만 얕은 접합 영역 및 그 포켓층을 형성한다.
구체적으로는, 우선 P형 채널/웰 영역(3)만을 피복하도록 레지스트 패턴(12)을 가공 형성하고, 레지스트 패턴(12) 및 N형 채널/웰 영역(4)의 게이트 전극(31)을 마스크로 하여, 게이트 전극(31)의 양측에서의 반도체 기판(1)의 표층에 P형 불순물, 여기서는 붕소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(13)이 형성된다.
이어서, 마찬가지로 레지스트 패턴(12) 및 게이트 전극(31)을 마스크로 하여 N형 불순물, 여기서는 비소를 이온 주입하여 포켓층(14)을 형성한다. 이 때, 반도체 기판(1) 표면의 수직 방향을 기준으로 하여, 0°또는 경사 방향에서 상기 이온 주입을 행한다.
이어서, 레지스트 패턴(7)을 애싱 처리 등에 의해 제거한 후, 도 11의 (c)에 도시한 바와 같이, CVD법으로 각 게이트 전극(31)을 피복하도록 전면에 실리콘 산화막을 퇴적하고, 이 실리콘 산화막의 전면을 이방성 에칭(에치백)하여, 각 게이트 전극(31)의 측면에만 실리콘 산화막을 남겨 측벽(15)을 형성한다.
이어서, 도 12의 (a)에 도시한 바와 같이, P형 채널/웰 영역(3)에만 깊은 접합 영역인 소스/드레인을 형성한다.
구체적으로는, 다시 N형 채널/웰 영역(4)만을 피복하도록 레지스트 패턴(16)을 가공 형성하고, 레지스트 패턴(16), P형 채널/웰 영역(3)의 게이트 전극(31) 및 그 측벽(15)을 마스크로 하여, 측벽(15)의 양측에서의 반도체 기판(1)의 표층에 N형 불순물, 여기서는 비소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(10) 및 포켓층(11)과 일부 중첩하는 방식으로 소스/드레인(17)이 형성된다(익 스텐션 영역(10), 포켓층(11) 및 소스/드레인(17)이 제1 불순물 확산층을 구성함). 이상에 의해, P형 채널/웰 영역(3)에 게이트 전극(31), 및 제1 불순물 확산층 등을 포함하는 NMOS 트랜지스터가 형성된다.
이어서, 레지스트 패턴(16)을 애싱 처리 등에 의해 제거한 후, 도 12의 (b)에 도시한 바와 같이, N형 채널/웰 영역(4)에만 깊은 접합 영역인 소스/드레인을 형성한다.
구체적으로는, 재차 P형 채널/웰 영역(3)만을 피복하도록 레지스트 패턴(18)을 가공 형성하고, 레지스트 패턴(18), N형 채널/웰 영역(4)의 게이트 전극(31) 및 그 측벽(15)을 마스크로 하여, 측벽(15)의 양측에서의 반도체 기판(1)의 표층에 P형 불순물, 여기서는 붕소를 고농도로 이온 주입한다. 이에 따라, 익스텐션 영역(13) 및 포켓층(14)과 일부 중첩하는 방식으로 소스/드레인(19)이 형성된다(익스텐션 영역(13), 포켓층(14) 및 소스/드레인(19)이 제2 불순물 확산층을 구성함). 이상에 의해, N형 채널/웰 영역(4)에 게이트 전극(31), 및 제2 불순물 확산층 등을 포함하는 PMOS 트랜지스터가 형성된다.
계속해서, 레지스트 패턴(18)을 애싱 처리 등에 의해 제거한 후, 도 12의 (c)에 도시한 바와 같이, NMOS 트랜지스터 및 PMOS 트랜지스터에 살리사이드 구조를 형성한다.
구체적으로는, 전면에 실리사이드를 형성할 수 있는 금속, 여기서는 코발트(Co)막을 스퍼터링법 등으로 형성하고, 열 처리에 의해 게이트 전극(31), 소스/드레인(17, 19), 및 익스텐션 영역(10, 13)의 표면의 실리콘과 Co 막을 반응시 켜, 코발트 실리사이드막(20)을 형성한다. 그리고, 소정의 웨트 에칭에 의해 미반응의 Co 막을 제거한다. 또, 실리사이드를 형성할 수 있는 금속으로는 Co 외에도 Ni, V, Pd, Pt, Cr 등을 이용해도 된다.
그러한 후, 층간 절연막이나 컨택트홀, 각종 배선층 등을 형성하여, CMOS 트랜지스터를 완성시킨다.
이상 설명한 바와 같이, 본 실시예에 따르면, CMOS 트랜지스터에서 비소로 대표되는 저확산 계수의 불순물 농도에 기초하여 얕은 접합 영역에 생기는 경향이 있는 실리사이드의 클리핑 발생을 억지하고, 또한 얕은 접합 영역의 저저항화와 함께, NMOS 트랜지스터와 PMOS 트랜지스터와의 오버랩량의 최적화를 실현할 수 있게 된다. 본 실시예에서는, 상술한 바와 같이 노치 게이트 구조를 형성하기 때문에 상기한 각 효과가 더 확실해진다.
이하, 본 발명의 다양한 양태를 부기로서 요약하여 기재한다.
(부기 1) 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부 중첩되는 방식으로 형성되는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되는 제1 트랜지스터 구조와,
제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조
를 포함하며,
상기 제1 불순물 확산층은, 그 상기 얕은 접합 영역에 도입된 제1 불순물이 상기 제2 불순물 확산층에 도입된 제2 불순물보다도 저확산 계수의 것이며, 상기 얕은 접합 영역의 불순물 농도가 1.1×1015~2×1015개/㎠로 되는 것을 특징으로 하는 반도체 장치.
(부기 2) 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부 중첩되는 방식으로 형성되는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되는 제1 트랜지스터 구조를 포함하며,
상기 제1 트랜지스터 구조는, 게이트 양측에, 상기 얕은 접합 영역에 대응한 제1 측벽과 상기 깊은 접합 영역 대응한 제2 측벽으로 이루어지는 이중 측벽 구조를 갖고,
상기 제1 불순물 확산층은, 그 상기 얕은 접합 영역에 도입된 제1 불순물이 상기 제2 불순물 확산층에 도입된 제2 불순물보다도 저확산 계수의 것이며, 상기 얕은 접합 영역의 불순물 농도가 5×1014~2×1015개/㎠로 되는 것을 특징으로 하는 반도체 장치.
(부기 3) 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부 중첩되는 방식으로 형성되는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되는 제1 트랜지스터 구조를 포함하며,
상기 제1 트랜지스터 구조는 게이트의 하부가 폭이 좁은 형상으로 되어 있으며,
상기 제1 불순물 확산층은, 그 상기 얕은 접합 영역에 도입된 제1 불순물이 상기 제2 불순물 확산층에 도입된 제2 불순물보다도 저확산 계수의 것이며, 상기 얕은 접합 영역의 불순물 농도가 5×1014~2×1015개/㎠로 되는 것을 특징으로 하는 반도체 장치.
(부기 4) 상기 제1 불순물이 비소인 것을 특징으로 하는 부기 1~3 중 하나에 기재된 반도체 장치.
(부기 5) 상기 제2 불순물이 붕소인 것을 특징으로 하는 부기 1~4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 제1 불순물 확산층의 상기 얕은 접합 영역은, 상기 제1 불순물과 함께 제1 도전형인 제3 불순물을 상기 제1 불순물에 비하여 저농도로 포함하는 것을 특징으로 하는 부기 1~5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 상기 제3 불순물이 인인 것을 특징으로 하는 부기 6에 기재된 반도체 장치.
(부기 8) 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부 중첩되는 방식으로 형성되는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되는 제1 트랜지스터 구조와,
제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조를 포함한 반도체 장치의 제조 방법에 있어서,
상기 제1 불순물 확산층의 상기 얕은 접합 영역을 형성하는 공정에서, 상기 제2 불순물 확산층을 형성할 때에 이용하는 제2 불순물보다도 저확산 계수의 제1 불순물을 이용하며, 해당 제1 불순물의 도우즈량을 1.1×1015~2×1015개/㎠로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 9) 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부 중첩되는 방식으로 형성되는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되는 제1 트랜지스터 구조와,
제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조를 포함한 반도체 장치의 제조 방법에 있어서,
상기 제1 트랜지스터 구조를 형성할 때에,
게이트의 양측에 제1 측벽을 형성한 후, 상기 게이트 및 상기 제1 측벽을 마스크로 한 이온 주입에 의해 상기 얕은 접합 영역을 형성하는 공정과,
상기 제1 측벽의 양측에 제2 측벽을 형성한 후, 상기 게이트, 상기 제1 및 제2 측벽을 마스크로 한 이온 주입에 의해 상기 깊은 접합 영역을 형성하는 공정
을 포함하며,
상기 얕은 접합 영역을 형성하는 공정에서, 상기 제2 불순물 확산층을 형성할 때에 이용하는 제2 불순물보다도 저확산 계수의 제1 불순물을 이용하며, 상기 제1 불순물의 도우즈량을 5×1014~2×1015개/㎠로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 10) 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부 중첩되는 방식으로 형성되는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되는 제1 트랜지스터 구조와,
제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조를 포함한 반도체 장치의 제조 방법에 있어서,
상기 제1 트랜지스터 구조를 형성할 때에,
게이트의 하부를 폭이 좁은 형상으로 가공한 후, 상기 게이트를 마스크로 한 이온 주입에 의해 상기 얕은 접합 영역을 형성하는 공정과,
상기 게이트의 양측에 측벽을 형성한 후, 상기 게이트 및 상기 측벽을 마스크로 한 이온 주입에 의해 상기 깊은 접합 영역을 형성하는 공정
을 포함하며,
상기 얕은 접합 영역을 형성하는 공정에서, 상기 제2 불순물 확산층을 형성할 때에 이용하는 제2 불순물보다도 저확산 계수의 제1 불순물을 이용하며, 상기 제1 불순물의 도우즈량을 5×1014~2×1015개/㎠로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 상기 제1 불순물이 비소인 것을 특징으로 하는 부기 8~10 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 제2 불순물이 붕소인 것을 특징으로 하는 부기 8~11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 제1 불순물 확산층의 상기 얕은 접합 영역을 형성하는 공정에서, 상기 제1 불순물 외에, 제1 도전형인 제3 불순물을 상기 제1 불순물에 비하여 저농도로 도입하는 것을 특징으로 하는 부기 8~12 중 어느 하나에 기재된 반도 체 장치의 제조 방법.
(부기 14) 상기 제3 불순물이 인인 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
본 발명에 따르면, CMOS 구조의 반도체 장치에서, 비소로 대표되는 저확산 계수의 불순물 농도에 기초하여 얕은 접합 영역에 생기는 경향이 있는 실리사이드의 클리핑의 발생을 억지하고, 또한 얕은 접합 영역의 저저항화와 함께 양 트랜지스터의 오버랩량의 최적화를 실현할 수 있게 된다.

Claims (10)

  1. 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부를 중첩하도록 형성되어 이루어지는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되어 이루어지는 제1 트랜지스터 구조와,
    제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조
    를 포함하며,
    상기 제1 불순물 확산층은, 그 상기 얕은 접합 영역에 도입된 N형의 제1 불순물이 상기 제2 불순물 확산층에 도입된 P형의 제2 불순물보다도 저확산 계수의 것이며, 상기 제1 불순물 확산층의 상기 얕은 접합 영역의 불순물 농도가 1.1×1015~2×1015개/㎠로 되는 것을 특징으로 하는 반도체 장치.
  2. 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부를 중첩하도록 형성되어 이루어지는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되어 이루어지는 제1 트랜지스터 구조와,
    제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조
    를 포함하고,
    상기 제1 트랜지스터 구조는, 게이트의 양측에, 상기 얕은 접합 영역에 대응한 제1 측벽과 상기 깊은 접합 영역에 대응한 제2 측벽으로 이루어지는 이중 측벽 구조를 갖고,
    상기 제1 불순물 확산층은, 그 상기 얕은 접합 영역에 도입된 N형의 제1 불순물이 상기 제2 불순물 확산층에 도입된 P형의 제2 불순물보다도 저확산 계수의 것이며, 상기 제1 불순물 확산층의 상기 얕은 접합 영역의 불순물 농도가 5×1014~2×1015개/㎠로 되는 것을 특징으로 하는 반도체 장치.
  3. 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부를 중첩하도록 형성되어 이루어지는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되어 이루어지는 제1 트랜지스터 구조와,
    제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조
    를 포함하고,
    상기 제1 트랜지스터 구조는, 게이트의 하부가 폭이 좁은 형상으로 되어 있고,
    상기 제1 불순물 확산층은, 그 상기 얕은 접합 영역에 도입된 N형의 제1 불순물이 상기 제2 불순물 확산층에 도입된 P형의 제2 불순물보다도 저확산 계수의 것이며, 상기 제1 불순물 확산층의 상기 얕은 접합 영역의 불순물 농도가 5×1014~2×1015개/㎠로 되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 불순물이 비소인 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 불순물 확산층의 상기 얕은 접합 영역은, 상기 제1 불순물과 함께, 제1 도전형인 제3 불순물을 상기 제1 불순물에 비하여 저농도로 포함하고,
    상기 제1 불순물은 비소(As)이며,
    상기 제3 불순물은 인(P)인 것을 특징으로 하는 반도체 장치.
  6. 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부를 중첩하도록 형성되어 이루어지는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되어 이루어지는 제1 트랜지스터 구조와,
    제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조
    를 포함하는 반도체 장치의 제조 방법으로서,
    상기 제1 불순물 확산층의 상기 얕은 접합 영역을 형성하는 공정에서, 상기 제2 불순물 확산층을 형성할 때에 이용하는 P형의 제2 불순물보다도 저확산 계수의 N형의 제1 불순물을 이용하고, 해당 제1 불순물의 도우즈(dose)량을 1.1×1015~2×1015개/㎠로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부를 중첩하도록 형성되어 이루어지는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되어 이루어지는 제1 트랜지스터 구조와,
    제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조
    를 포함하는 반도체 장치의 제조 방법으로서,
    상기 제1 트랜지스터 구조를 형성할 때에,
    게이트의 양측에 제1 측벽을 형성한 후, 상기 게이트 및 상기 제1 측벽을 마스크로 한 이온 주입에 의해 상기 얕은 접합 영역을 형성하는 공정과,
    상기 제1 측벽의 양측에 제2 측벽을 형성한 후, 상기 게이트, 상기 제1 및 제2 측벽을 마스크로 한 이온 주입에 의해 상기 깊은 접합 영역을 형성하는 공정
    을 포함하며,
    상기 얕은 접합 영역을 형성하는 공정에서, 상기 제2 불순물 확산층을 형성할 때에 이용하는 P형의 제2 불순물보다도 저확산 계수의 N형의 제1 불순물을 이용하며, 해당 제1 불순물의 도우즈량을 5×1014~2×1015개/㎠로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1 도전형으로 되며, 얕은 접합 영역과 깊은 접합 영역이 적어도 일부를 중첩하도록 형성되어 이루어지는 제1 불순물 확산층을 갖고, 적어도 상기 제1 불순물 확산층의 표면에 실리사이드가 형성되어 이루어지는 제1 트랜지스터 구조와,
    제1 도전형과 반대 도전형인 제2 도전형으로 된 제2 불순물 확산층을 갖는 제2 트랜지스터 구조
    를 포함하는 반도체 장치의 제조 방법으로서,
    상기 제1 트랜지스터 구조를 형성할 때에,
    게이트의 하부를 폭이 좁은 형상으로 가공한 후, 상기 게이트를 마스크로 한 이온 주입에 의해 상기 얕은 접합 영역을 형성하는 공정과,
    상기 게이트의 양측에 측벽을 형성한 후, 상기 게이트 및 상기 측벽을 마스크로 한 이온 주입에 의해 상기 깊은 접합 영역을 형성하는 공정
    을 포함하며,
    상기 얕은 접합 영역을 형성하는 공정에서, 상기 제2 불순물 확산층을 형성할 때에 이용하는 P형의 제2 불순물보다도 저확산 계수의 N형의 제1 불순물을 이용하며, 해당 제1 불순물의 도우즈량을 5×1014~2×1015개/㎠로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 불순물이 비소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 불순물 확산층의 상기 얕은 접합 영역을 형성하는 공정에서, 상기 제1 불순물에 추가하여, 제1 도전형인 제3 불순물을 상기 제1 불순물에 비하여 저농도로 도입하고,
    상기 제1 불순물은 비소(As)이며,
    상기 제3 불순물은 인(P)인 것을 특징으로 하는 반도체 장치의 제조 방법.
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