JPS61154173A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPS61154173A JPS61154173A JP59278225A JP27822584A JPS61154173A JP S61154173 A JPS61154173 A JP S61154173A JP 59278225 A JP59278225 A JP 59278225A JP 27822584 A JP27822584 A JP 27822584A JP S61154173 A JPS61154173 A JP S61154173A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims description 61
- 230000007423 decrease Effects 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 6
- 239000000969 carrier Substances 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、ＭＩＳ型半導体装置に関し、特にドレイン領
域の構造を改良したＭＩＳ型半導体装置に係わる。
域の構造を改良したＭＩＳ型半導体装置に係わる。
最近、ＭＩＳ型半導体装置（例えばＭＯ８型半導体集積
回路）の高集積化が進行し、パそのトランジスタがより
微細化されるに伴ってドレイン領域近傍の高電界を緩和
し、耐圧を向上するために、ドレイン領域を低濃度及び
高濃度の不純物拡散領域の二重構造とした、いわゆるＬ
ＤＤ（ＬｉｏｈｔＤ ｏｐｅｄ Ｄ ｒａｉｎ）構造
が開発、実用化されている。
回路）の高集積化が進行し、パそのトランジスタがより
微細化されるに伴ってドレイン領域近傍の高電界を緩和
し、耐圧を向上するために、ドレイン領域を低濃度及び
高濃度の不純物拡散領域の二重構造とした、いわゆるＬ
ＤＤ（ＬｉｏｈｔＤ ｏｐｅｄ Ｄ ｒａｉｎ）構造
が開発、実用化されている。
しかしながら、ＬＤＤ構造の低濃度不純物拡散領域はド
レイン電界を緩和することによりホットキャリアの発生
を抑制する反面、ホットキャリアによってゲート絶縁膜
等の絶縁膜中に生成された電界の影響を受けて、該低濃
度不純物拡散領域の表面が空乏化し易くなる。その結果
、Ｌ Ｄ Ｄ ｆＭ造のトランジスタは低濃度不純物拡
散領域よる奇生抵抗が増加し、電流駆動能力が低下する
という特有の劣化現象を生じる。ＬＤＤ構造において、
ドレイン電界緩和効果は低濃度不純物拡散領域の濃度が
低い程大きいが、上述した特有の劣化現象も濃度が低く
なる程大きくなり、相反する要求により低濃度不純物拡
散領域の濃度選択範囲は小さくなるという問題があった
。
レイン電界を緩和することによりホットキャリアの発生
を抑制する反面、ホットキャリアによってゲート絶縁膜
等の絶縁膜中に生成された電界の影響を受けて、該低濃
度不純物拡散領域の表面が空乏化し易くなる。その結果
、Ｌ Ｄ Ｄ ｆＭ造のトランジスタは低濃度不純物拡
散領域よる奇生抵抗が増加し、電流駆動能力が低下する
という特有の劣化現象を生じる。ＬＤＤ構造において、
ドレイン電界緩和効果は低濃度不純物拡散領域の濃度が
低い程大きいが、上述した特有の劣化現象も濃度が低く
なる程大きくなり、相反する要求により低濃度不純物拡
散領域の濃度選択範囲は小さくなるという問題があった
。
本発明は、ＬＤＤ構造の低濃度不純物拡散領域によるド
レイン電界緩和効果を維持しつつ、該拡散領域による寄
生抵抗増加に伴う電流駆動能力の低下を防止した高性能
で高信頼性のＭＫＳ型半導体装置を提供しようとするも
のである。
レイン電界緩和効果を維持しつつ、該拡散領域による寄
生抵抗増加に伴う電流駆動能力の低下を防止した高性能
で高信頼性のＭＫＳ型半導体装置を提供しようとするも
のである。
本発明は、第１導電型の半導体基板と、この基板表面に
互いに電気的に分離して設けられた第２導電型のソース
、ドレイン領域と、これら領域間のチャンネル領域を含
む基板表面に絶縁膜を介して設けられたゲート電極とを
具備したＭＩＳ型半導体装置において、前記ソース、ド
レイン領域は、前記ゲート電極端部近傍に位置する基板
表面に設けられた低濃度の第１の不純物拡散領域と、該
拡散領域表面の少なくとも一部に設けられ、同拡散領域
より高濃度の第２の不純物拡散領域と、前記ゲート電極
の端部と離間した位置の基板表面に設けられ、前記第２
の不純物拡散領域より高濃度の第３の不純物拡散領域と
から構成されていることを特徴とするものである。かか
る本発明によれば、ＬＤＤ構造の低濃度不純物拡散領域
によるドレイン電界緩和効果を維持しつつ、該拡散領域
による寄生抵抗増加に伴う電流駆動能力の低下を防止し
た高性能で高信頼性のＭＩＳ型半導体装置を得ることが
できる。
互いに電気的に分離して設けられた第２導電型のソース
、ドレイン領域と、これら領域間のチャンネル領域を含
む基板表面に絶縁膜を介して設けられたゲート電極とを
具備したＭＩＳ型半導体装置において、前記ソース、ド
レイン領域は、前記ゲート電極端部近傍に位置する基板
表面に設けられた低濃度の第１の不純物拡散領域と、該
拡散領域表面の少なくとも一部に設けられ、同拡散領域
より高濃度の第２の不純物拡散領域と、前記ゲート電極
の端部と離間した位置の基板表面に設けられ、前記第２
の不純物拡散領域より高濃度の第３の不純物拡散領域と
から構成されていることを特徴とするものである。かか
る本発明によれば、ＬＤＤ構造の低濃度不純物拡散領域
によるドレイン電界緩和効果を維持しつつ、該拡散領域
による寄生抵抗増加に伴う電流駆動能力の低下を防止し
た高性能で高信頼性のＭＩＳ型半導体装置を得ることが
できる。
以下、本発明をＬＤＤ構造を有するｎチャンネルＭＯＳ
トランジスタに適用した例について第１図〜第４図の製
造方法を併記して説明する。
トランジスタに適用した例について第１図〜第４図の製
造方法を併記して説明する。
まず、ｐ型シリコン基板１に選択酸化法によりフィール
ド酸化１１２を形成した後、熱酸化処理を施して該フィ
ールド酸化膜２で分離された島状の基板１領域表面に厚
さ２５０人のゲート酸化膜３を形成した。つづいて、全
面に厚さ４０００人の多結晶シリコン膜を堆積し、ＰＯ
Ｃｌ２の雰囲気中でリン拡散を行なって該多結晶シリコ
ン膜にリンをドープし低抵抗化させた後、フォトエツチ
ング技術によりバターニングしてゲート電極４を形成し
た（第１図図示）。
ド酸化１１２を形成した後、熱酸化処理を施して該フィ
ールド酸化膜２で分離された島状の基板１領域表面に厚
さ２５０人のゲート酸化膜３を形成した。つづいて、全
面に厚さ４０００人の多結晶シリコン膜を堆積し、ＰＯ
Ｃｌ２の雰囲気中でリン拡散を行なって該多結晶シリコ
ン膜にリンをドープし低抵抗化させた後、フォトエツチ
ング技術によりバターニングしてゲート電極４を形成し
た（第１図図示）。
次いで、フィールド酸化膜２及びゲート電極４をマスク
として拡散係数の比較的大きいリンを加速電圧４０１１
Ｖ、ドーズ量２Ｘ１０”３４（７）条件でイオン注入し
、更に拡散係数の比較的小さい砒素を加速電圧３０ｋｅ
Ｖ、ドーズ量 １×１０１４１唯の条件でイオン注入し
た。この後、活性化して基板１表面にゲート電極４に対
して自己整合的に低濃度のｎ−型拡散領域（第１の拡散
領域＞５１．５２を形成すると共に、該拡散領域５１．
５２表面にそれより高濃度のｎ型拡散領域（第２の拡散
領域）６１．６２を形成した（第２図図示）。
として拡散係数の比較的大きいリンを加速電圧４０１１
Ｖ、ドーズ量２Ｘ１０”３４（７）条件でイオン注入し
、更に拡散係数の比較的小さい砒素を加速電圧３０ｋｅ
Ｖ、ドーズ量 １×１０１４１唯の条件でイオン注入し
た。この後、活性化して基板１表面にゲート電極４に対
して自己整合的に低濃度のｎ−型拡散領域（第１の拡散
領域＞５１．５２を形成すると共に、該拡散領域５１．
５２表面にそれより高濃度のｎ型拡散領域（第２の拡散
領域）６１．６２を形成した（第２図図示）。
次いで、全面にＳｉＯ２膜を堆積し、反応性イオンエツ
チング法により全面エツチングを行なってゲート電極４
の側面にＳｉＯ２からなる壁体７を形成した。つづいて
、フィールド酸化膜２、ゲート電極４及び壁体７をマス
クとして砒素を加速電圧４０ｋｅＶ、ドーズ量５Ｘ１０
”ｃｍ４の条件でイオン注入した後、活性化して基板１
表面に前記壁体７に対して自己整合的に前記ｎ型拡散領
域６１．６２より高濃度のｎ“型拡散領域（第３の拡散
領域）８１．８２を形成した。こうした工程によりｎ−
型拡散領域５１、ｎ型拡散領域６１及びｎ＋型拡散領域
８１からなるソース領域９が形成されると共に、ｎ−型
拡散領域５２、ｎ型拡散領域６２及びｎ０型拡敢領域８
２からなるドレイン領域１０が形成された（第３図図示
）、。
チング法により全面エツチングを行なってゲート電極４
の側面にＳｉＯ２からなる壁体７を形成した。つづいて
、フィールド酸化膜２、ゲート電極４及び壁体７をマス
クとして砒素を加速電圧４０ｋｅＶ、ドーズ量５Ｘ１０
”ｃｍ４の条件でイオン注入した後、活性化して基板１
表面に前記壁体７に対して自己整合的に前記ｎ型拡散領
域６１．６２より高濃度のｎ“型拡散領域（第３の拡散
領域）８１．８２を形成した。こうした工程によりｎ−
型拡散領域５１、ｎ型拡散領域６１及びｎ＋型拡散領域
８１からなるソース領域９が形成されると共に、ｎ−型
拡散領域５２、ｎ型拡散領域６２及びｎ０型拡敢領域８
２からなるドレイン領域１０が形成された（第３図図示
）、。
次イテ、全面に：ＣＶＤ−８ ｉ ０２膜１１ｅ堆１し
、該ＣＶＤ−３ｉ０２膜１１及びゲート酸化膜３にフォ
トエツチング技術によりコンタクトホール１２を開孔し
た後、Ａ２膜の蒸着、バターニングを行なうことにより
前記ソース、ドレイン領域９．１０とコンタクトホール
１２を通して接続するＡＪ２配線１３．１４を形成して
ｎチャンネルＭＯＳトランジスタを製造したく第４図図
示）。
、該ＣＶＤ−３ｉ０２膜１１及びゲート酸化膜３にフォ
トエツチング技術によりコンタクトホール１２を開孔し
た後、Ａ２膜の蒸着、バターニングを行なうことにより
前記ソース、ドレイン領域９．１０とコンタクトホール
１２を通して接続するＡＪ２配線１３．１４を形成して
ｎチャンネルＭＯＳトランジスタを製造したく第４図図
示）。
しかして、本発明のＭＯＳトランジスタは、第４図に示
すようにゲート電極４の端部近傍に位置する基板１表面
に設けられたｎ−型拡散領域５１．５２と、同拡散領域
５１．５２表面の大部分に設けられ、その拡散領域５１
．５２より高濃度のｎ型拡散領域６１．６２と、前記ゲ
ート電極４の端部と離間した位置の基板１表面に設けら
れ、前記ｎ型拡散領域６１．６２より高濃度のｎ＋型拡
敢領域８１．８２とからなるソース、ドレイン領域９．
１０が形成されたＬＤＤ構造を有する。従って、ドレイ
ン領域１０のｎ−型拡散領域５２によりホットキャリア
の発生を抑制してドレイン電界を緩和することができる
。また、ホットキャリアによってゲート酸化膜３中に生
成した電界の影響による該ｎ−型拡散領域５２の空乏化
を、その表面に設けたｎ型拡散領域６２により防止でき
、ひいては電界駆動能力に低下を解消することができる
。
すようにゲート電極４の端部近傍に位置する基板１表面
に設けられたｎ−型拡散領域５１．５２と、同拡散領域
５１．５２表面の大部分に設けられ、その拡散領域５１
．５２より高濃度のｎ型拡散領域６１．６２と、前記ゲ
ート電極４の端部と離間した位置の基板１表面に設けら
れ、前記ｎ型拡散領域６１．６２より高濃度のｎ＋型拡
敢領域８１．８２とからなるソース、ドレイン領域９．
１０が形成されたＬＤＤ構造を有する。従って、ドレイ
ン領域１０のｎ−型拡散領域５２によりホットキャリア
の発生を抑制してドレイン電界を緩和することができる
。また、ホットキャリアによってゲート酸化膜３中に生
成した電界の影響による該ｎ−型拡散領域５２の空乏化
を、その表面に設けたｎ型拡散領域６２により防止でき
、ひいては電界駆動能力に低下を解消することができる
。
なお、第１、第２及び第３の不純物拡散領域としてのｎ
−１ｐ拡散領域、ｎ型拡散領域及びｎ＋型拡散領域に形
成条件は上記実施例に限定されず、本発明の目的を達成
する範囲内で自由に変更できる。
−１ｐ拡散領域、ｎ型拡散領域及びｎ＋型拡散領域に形
成条件は上記実施例に限定されず、本発明の目的を達成
する範囲内で自由に変更できる。
上記実施例では、ｎチャンネルＭＯＳトランジスに適用
した例について説明したが、ｎチャンネルＭＯＳトラン
ジスタ、ＣＭＯＳトランジスタ、或いはＭＮＯＳ等のゲ
ート絶縁膜として酸化膜以外の材料を使用したＭＩＳ型
トランジスタにも同様に適用できる。
した例について説明したが、ｎチャンネルＭＯＳトラン
ジスタ、ＣＭＯＳトランジスタ、或いはＭＮＯＳ等のゲ
ート絶縁膜として酸化膜以外の材料を使用したＭＩＳ型
トランジスタにも同様に適用できる。
以上詳述した如く、本発明によればＬＤＤ構造の低濃度
不純物拡散領域によるドレイン電界緩和効果を維持しつ
つ、該拡散領域による寄生抵抗増加に伴う電流駆動能力
の低下を防止した高性能で高信頼性のＭＯ８型半導体装
置等のＭＩＳ型半導体装置を提供できるものである。
不純物拡散領域によるドレイン電界緩和効果を維持しつ
つ、該拡散領域による寄生抵抗増加に伴う電流駆動能力
の低下を防止した高性能で高信頼性のＭＯ８型半導体装
置等のＭＩＳ型半導体装置を提供できるものである。
第１図〜第４図は本発明の実施例におけるＬＤＤ構造を
有するｎチャンネルＭＯＳトランジスタを得るための製
造工程を示す断面図である。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５１．
５２・・・ｎ−型拡散領域（第１の拡散領域）、６１．
６２・・・ｎ型拡散領域（第２の拡散領域）、７・・・
壁体、８１．８２・・・ｎ＋型拡散領域（第３の拡散領
域）、９・・・ソース領域、１０・・・ドレイン領域、
１３．１４・・・Ａ２配線。
有するｎチャンネルＭＯＳトランジスタを得るための製
造工程を示す断面図である。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５１．
５２・・・ｎ−型拡散領域（第１の拡散領域）、６１．
６２・・・ｎ型拡散領域（第２の拡散領域）、７・・・
壁体、８１．８２・・・ｎ＋型拡散領域（第３の拡散領
域）、９・・・ソース領域、１０・・・ドレイン領域、
１３．１４・・・Ａ２配線。
Claims (1)
- 第１導電型の半導体基板と、この基板表面に互いに電
気的に分離して設けられた第２導電型のソース、ドレイ
ン領域と、これら領域間のチャンネル領域を含む基板表
面に絶縁膜を介して設けられたゲート電極とを具備した
ＭＩＳ型半導体装置において、前記ソース、ドレイン領
域は、前記ゲート電極端部近傍に位置する基板表面に設
けられた低濃度の第１の不純物拡散領域と、該拡散領域
表面の少なくとも一部に設けられ、同拡散領域より高濃
度の第２の不純物拡散領域と、前記ゲート電極の端部と
離間した位置の基板表面に設けられ、前記第２の不純物
拡散領域より高濃度の第３の不純物拡散領域とから構成
されていることを特徴とするＭＩＳ型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278225A JPS61154173A (ja) | 1984-12-27 | 1984-12-27 | Ｍｉｓ型半導体装置 |
| DE8585309209T DE3581797D1 (de) | 1984-12-27 | 1985-12-18 | Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung. |
| EP85309209A EP0187016B1 (en) | 1984-12-27 | 1985-12-18 | Misfet with lightly doped drain and method of manufacturing the same |
| US07/319,873 US4935379A (en) | 1984-12-27 | 1989-03-01 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278225A JPS61154173A (ja) | 1984-12-27 | 1984-12-27 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154173A true JPS61154173A (ja) | 1986-07-12 |
Family
ID=17594356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278225A Pending JPS61154173A (ja) | 1984-12-27 | 1984-12-27 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
-
1984
- 1984-12-27 JP JP59278225A patent/JPS61154173A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
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