JPH0346272A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0346272A JPH0346272A JP18186389A JP18186389A JPH0346272A JP H0346272 A JPH0346272 A JP H0346272A JP 18186389 A JP18186389 A JP 18186389A JP 18186389 A JP18186389 A JP 18186389A JP H0346272 A JPH0346272 A JP H0346272A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は金属、酸化物、半導体（以下ＭＯＳと呼ぶ）
型半導体装置の製造方法に関する。
型半導体装置の製造方法に関する。
ＮチャネルＭＯＳ型トランジスタのゲート電極を形成す
る前にトランジスタのチャネル近傍に窒素または酸素を
イオン打ち込みし、ソース・ドレインの間に抵抗の高い
領域を形成する。
る前にトランジスタのチャネル近傍に窒素または酸素を
イオン打ち込みし、ソース・ドレインの間に抵抗の高い
領域を形成する。
第３図に示す様に、ＮチャネルＭＯＳ型トランジスタは
ゲート電極２３が形成された後にリン（Ｐ）あるいはヒ
素（Ａ３）がイオン注入され、自己整合的にソース・ド
レイン領域２４．２５が形成される。その後ソース・ド
レイン領域２４．．２５の活性化のための熱処理により
ソース・ドレイン領域２４゜２５はわずかに拡散してい
く。
ゲート電極２３が形成された後にリン（Ｐ）あるいはヒ
素（Ａ３）がイオン注入され、自己整合的にソース・ド
レイン領域２４．２５が形成される。その後ソース・ド
レイン領域２４．．２５の活性化のための熱処理により
ソース・ドレイン領域２４゜２５はわずかに拡散してい
く。
第３図に示す様に、ソース・ドレイン２４．２５に電圧
を印加すると空乏層２６が発生し、電界を大きくするに
従い空乏層中ｄが増大する。近年の半導体デバイスの縮
小化に従い、ゲート電極の長さｌが小さくなり、Ｎチャ
ネルＭＯＳ型トランジスタではｌが２．０μｍより短く
なるとソースとドレインの空乏層が直接つながって大き
な電流が流れるようになり、トランジスタとしての特性
を示さなくなる。
を印加すると空乏層２６が発生し、電界を大きくするに
従い空乏層中ｄが増大する。近年の半導体デバイスの縮
小化に従い、ゲート電極の長さｌが小さくなり、Ｎチャ
ネルＭＯＳ型トランジスタではｌが２．０μｍより短く
なるとソースとドレインの空乏層が直接つながって大き
な電流が流れるようになり、トランジスタとしての特性
を示さなくなる。
本発明はこの欠点を解消した半導体装置の製造方法を提
供することを目的とする。
供することを目的とする。
本発明は上記目的を達成するために、下記の方法を採用
した。即ち、ＮチャネルＭＯＳ型トランジスタのゲート
電極を形成する前にＰ型のシリコン基板内に窒素または
酸素のイオン打ち込みを行う工程と、ゲート電極を形成
する工程と、Ｎ型の不純物層を前記シリコン基板内に作
りソース・ドレインを形成する工程とから成る事を特徴
とする半導体装置の製造方法である。
した。即ち、ＮチャネルＭＯＳ型トランジスタのゲート
電極を形成する前にＰ型のシリコン基板内に窒素または
酸素のイオン打ち込みを行う工程と、ゲート電極を形成
する工程と、Ｎ型の不純物層を前記シリコン基板内に作
りソース・ドレインを形成する工程とから成る事を特徴
とする半導体装置の製造方法である。
窒素または酸素がイオン注入された層は高抵抗の領域と
なるので、ソースおよびドレインの空乏層の広がりが抑
制される。従って２．０μｍより短いゲート電極を有す
るＮチャネルＭＯＳ型トランジスタを形成できる。
なるので、ソースおよびドレインの空乏層の広がりが抑
制される。従って２．０μｍより短いゲート電極を有す
るＮチャネルＭＯＳ型トランジスタを形成できる。
第１図をもとに本発明の実施例を詳細に説明する。第１
図ｆａ＋に示す様にシリコン（３１）などの半導体基板
ｌの上に形成されたシリコン酸化膜２を通して、窒素（
Ｎ）または酸素（０）をイオン注入する。この時のイオ
ン注入の飛程（Ｒｐ）は半導体基板１の表面から将来ソ
ース・ドレインの空乏層がのびる領域の深さに相当する
距離で良い。
図ｆａ＋に示す様にシリコン（３１）などの半導体基板
ｌの上に形成されたシリコン酸化膜２を通して、窒素（
Ｎ）または酸素（０）をイオン注入する。この時のイオ
ン注入の飛程（Ｒｐ）は半導体基板１の表面から将来ソ
ース・ドレインの空乏層がのびる領域の深さに相当する
距離で良い。
たとえば、ソース・ドレインの拡散深さが０．３ μｍ
であれば、イオン注入の飛程は０．３μｍ±０．０５μ
ｍが良い、もちろん、この範囲から外れても効果は小さ
くなるが、ソースとドレインの空乏層が接触する現象を
防止する事はできる。またＮまたはＯのイオン注入量は
多ければ多いほど空乏層の伸びの防止には効果があるが
、イオン注入によるダメッジが発生する事および余りに
絶縁膜に近くなる事により、リーク電流の増大や易動度
の低下を引き起こすので望ましくはない、従ってＮまた
はＯのイオン注入量はＩ ＸＩＯ”／Ｊから５Ｘ１０１
Ｓ／−の範囲が良い。またシリコン酸化膜２は他の絶縁
膜や薄膜でも良いし、何もつけずにイオン注入を行って
も良い。
であれば、イオン注入の飛程は０．３μｍ±０．０５μ
ｍが良い、もちろん、この範囲から外れても効果は小さ
くなるが、ソースとドレインの空乏層が接触する現象を
防止する事はできる。またＮまたはＯのイオン注入量は
多ければ多いほど空乏層の伸びの防止には効果があるが
、イオン注入によるダメッジが発生する事および余りに
絶縁膜に近くなる事により、リーク電流の増大や易動度
の低下を引き起こすので望ましくはない、従ってＮまた
はＯのイオン注入量はＩ ＸＩＯ”／Ｊから５Ｘ１０１
Ｓ／−の範囲が良い。またシリコン酸化膜２は他の絶縁
膜や薄膜でも良いし、何もつけずにイオン注入を行って
も良い。
次に第１図中）に示す様に、ゲート絶縁膜４を形成した
後にゲート電極３をパターニングする。このゲート絶縁
膜４は第１図（ａ）におけるシリコン酸化膜２を用いて
も良いし、あるいはシリコン酸化膜２を除去して新たに
シリコン酸化膜を形成してもよい、従ってこのゲート絶
縁膜４はシリコン酸化膜やシリコンオキシナイトライド
膜や他の絶縁膜（シリコン酸化膜とシリコンナイトライ
ド膜との組合わせの２層膜あるいは３層膜を含む）でも
良い、またゲート電極３として１．多結晶シリコン膜あ
るいはポリサイド膜あるいは金属膜等の導電体膜が挙げ
られる。
後にゲート電極３をパターニングする。このゲート絶縁
膜４は第１図（ａ）におけるシリコン酸化膜２を用いて
も良いし、あるいはシリコン酸化膜２を除去して新たに
シリコン酸化膜を形成してもよい、従ってこのゲート絶
縁膜４はシリコン酸化膜やシリコンオキシナイトライド
膜や他の絶縁膜（シリコン酸化膜とシリコンナイトライ
ド膜との組合わせの２層膜あるいは３層膜を含む）でも
良い、またゲート電極３として１．多結晶シリコン膜あ
るいはポリサイド膜あるいは金属膜等の導電体膜が挙げ
られる。
次に第１図（Ｃ）に示す様に、ゲート電極３をマスクに
してＮ型の不純物をシリコン基板１の中に入れ、ソース
およびドレイン６．７を形成する。Ｎ型の不純物の導入
方法として、イオン注入法あるいは拡散法が挙げられる
。イオン注入法の場合は、リン（Ｐ）あるいはヒ素（Ａ
ｓ）あるいはアンチモン（Ｓｂ）等のイオンで行う。
してＮ型の不純物をシリコン基板１の中に入れ、ソース
およびドレイン６．７を形成する。Ｎ型の不純物の導入
方法として、イオン注入法あるいは拡散法が挙げられる
。イオン注入法の場合は、リン（Ｐ）あるいはヒ素（Ａ
ｓ）あるいはアンチモン（Ｓｂ）等のイオンで行う。
以上の様にして作成したＮ型トランジスタは第１図（Ｃ
１に示す様に、Ｎ型不純物のソースおよびドレイン６．
７の間にＮあるいはＯの濃度の濃い高抵抗の層５が存在
する構造となっている。
１に示す様に、Ｎ型不純物のソースおよびドレイン６．
７の間にＮあるいはＯの濃度の濃い高抵抗の層５が存在
する構造となっている。
第２図に示す様に、ソースおよびドレイン６７に電圧を
印加した時に空乏層８が発生する。しかし最も空乏層の
伸びが大きくなるソースおよびドレイン６．７の円周部
には、Ｎあるいは０の濃度が濃い層があり高い抵抗を有
している。この層５の存在の為に空乏層の伸びが抑制さ
れ、たとえゲート電極３の長さｌが２μｍ以下（もちろ
ん、１μｍ以下も含む）になってもソース側とドレイン
側の空乏層が接触する事はなく、安定したトランジスタ
特性を示す。
印加した時に空乏層８が発生する。しかし最も空乏層の
伸びが大きくなるソースおよびドレイン６．７の円周部
には、Ｎあるいは０の濃度が濃い層があり高い抵抗を有
している。この層５の存在の為に空乏層の伸びが抑制さ
れ、たとえゲート電極３の長さｌが２μｍ以下（もちろ
ん、１μｍ以下も含む）になってもソース側とドレイン
側の空乏層が接触する事はなく、安定したトランジスタ
特性を示す。
また、ソース・ドレイン６．７が熱処理により拡散した
時にも表面付近では、ソース・ドレインの伸びは理論通
り進むが、空乏層の伸びが大きく広がるソース・ドレイ
ン６．７の肩の付近はＮあるいはＯの濃い層がある為に
余り伸びない、従って、実行チャネル長は小さくスピー
ドの速いトランジスタが形成され、しかもバンチスルー
耐圧の大きいトランジスタとなる。
時にも表面付近では、ソース・ドレインの伸びは理論通
り進むが、空乏層の伸びが大きく広がるソース・ドレイ
ン６．７の肩の付近はＮあるいはＯの濃い層がある為に
余り伸びない、従って、実行チャネル長は小さくスピー
ドの速いトランジスタが形成され、しかもバンチスルー
耐圧の大きいトランジスタとなる。
以上の効果は通常使用している電源電圧１０Ｖ以下の説
明であるが、さらにこの発明は１０■以上の高い電圧を
印加する高耐圧用デバイスに応用できる事は言うまでも
ない。
明であるが、さらにこの発明は１０■以上の高い電圧を
印加する高耐圧用デバイスに応用できる事は言うまでも
ない。
第１図ｆａｌ〜（Ｃ）は本発明の製造方法の工程順を示
す断面図、第２図は本発明の効果を示す断面図、第３図
は従来のトランジスタの構造を示す断面図である。 １．２１・・・半導体基板（Ｐ型） ２・・・・・シリコン酸化膜 ３．２３・・・ゲート電極 ４．２２・・・ゲート絶縁膜 ５・・・・・Ｎまたは○のイオン打込層６、 ７．２４
．２５・・・ソース・ドレイン８．２６・・・空乏層 ｌ・・・・・ゲート電極の長さ ・空乏層 以 上
す断面図、第２図は本発明の効果を示す断面図、第３図
は従来のトランジスタの構造を示す断面図である。 １．２１・・・半導体基板（Ｐ型） ２・・・・・シリコン酸化膜 ３．２３・・・ゲート電極 ４．２２・・・ゲート絶縁膜 ５・・・・・Ｎまたは○のイオン打込層６、 ７．２４
．２５・・・ソース・ドレイン８．２６・・・空乏層 ｌ・・・・・ゲート電極の長さ ・空乏層 以 上
Claims (1)
- ＮチャネルＭＯＳ型トランジスタのゲート電極を形成す
る前にＰ型のシリコン基板内に窒素または酸素のイオン
打ち込みを行う工程と、ゲート電極を形成する工程と、
Ｎ型の不純物層を前記シリコン基板内に作りソース・ド
レインを形成する工程とから成る事を特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18186389A JPH0346272A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18186389A JPH0346272A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346272A true JPH0346272A (ja) | 1991-02-27 |
Family
ID=16108158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18186389A Pending JPH0346272A (ja) | 1989-07-13 | 1989-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346272A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6215350B1 (en) | 1991-03-18 | 2001-04-10 | Integrated Device Technology, Inc. | Fast transmission gate switch |
-
1989
- 1989-07-13 JP JP18186389A patent/JPH0346272A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6215350B1 (en) | 1991-03-18 | 2001-04-10 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6380036B1 (en) | 1994-06-22 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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