KR940016961A - 모스(mos) 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판(21)상에 형성된 게이트 산화막(22), 상기 게이트 산화막(22)상에 형성되되 역 T자형으로 이루어지는 게이트 전극(23), 상기 게이트 산화막(22)의 밑에 형성되되 반도체 기판(21)에 형성되는 채널(24), 상기 채널(24)을 사이에 두고 형성되되 상기 게이트 산화막(22)의 양측 끝단일부에 걸쳐 좌우 대칭으로 반도체 기판(21)에 형성되어지는 두개의 저농도 이온 주입 영역(25), 상기 저농도 이온 주입 영역(25)에 접하여 형성되되 상기 게이트 전극(23) 하부를 벗어나 형성되는 두개의 고농도 이온 주입 영역(26), 상기 채널(24) 부위에 형성되어진 저농도 이온 주입영역(25)과 고농도 이온 주입 영역(26)을 감싸며 형성되어지는 다른 불순물 형태인 포켓(pocket) 형태의 고농도 이온 주입 영역(27), 상기 게이트 전극(23)과 두개의 고농도 이온 주입 영역(26) 상에 형성되어지는 실리사이드(28)로 구성되어지는 것을 특징으로 하는 모스(MOS) 트랜지스터 및 그 제조 방법에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2 도는 본 발명에 따른 트랜지스터 구조도, 제 3 도는 본 발명의 일실시예에 따른 트랜지스터 제조 공정단면도, 제 4 도는 본 발명의 다른 실시예에 따른 트랜지스터 제조 공정 단면도.
Claims (5)
- 모스(MOS) 트랜지스터에 있어서, 반도체 기판(21)상에 형성된 게이트 산화막(22), 상기 게이트 산화막(22) 상에 형성되되 역 T자형으로 이루어지는 게이트 전극(23), 상기 게이트 산화막(22)의 밑에 형성되되 반도체 기판(21)에 형성되는 채널(24), 상기 채널(24)을 사이에 두고 형성되되 상기 게이트 산화막(22)의 양측 끝단 일부에 걸쳐 좌우 대칭으로 반도체 기판(21)에 형성되어지는 두개의 저농도 이온 주입 영역(25), 상기 전오도 이온 주입 영역(25)에 접하여 형성되되 상기 게이트 전극(23) 하부를 벗어나 형성되는 두개의 고농도 이온 주입 영역(26), 상기 채널(24) 부위에 형성되어진 저농도 이온 주입 영역(25)과 고농도 이온 주입 영역(26)을 감싸며 형성되어지는 다른 불순물 형태인 포켓(pocket) 형태의 고농도 이온 주입 영역(27), 상기 게이트 전극(23)과 두개의 고농도 이온 주입 영역(26)상에 형성되어지는 실리사이드(28)로 구성되어 지는 것을 특징으로 하는 모스(MOS) 트랜지스터.
- 모스(MOS) 트랜지스터 제조 방법에 있어서, 반도체 기판(31) 상부에 게이트 산화막(32), 도핑된 폴리실리콘막(33)을 차례로 형성한 후에 소정의 패턴을 감광막(34)으로 형성한 다음에 상기 반도체 기판(31)의 완전히 노출되지 않도록 상기 폴리실리콘막(33)을 식각하는 제 1 단계, 상기 제 1 단계 후에 상기 감광막(34) 이외의 지역에는 제 1 불순물을 이온 주입하여 저농도 이온 주입 영역(35)을 형성한 후에 상기 감광막(34)을 제거하고 산화막(36)을 증착하여 측면 산화막 스페이서(37)를 형성하는 제 2 단계, 상기 제 2 단계 후에 노출된 상기 폴리실리콘막(33)을 제거하여 게이트 전극(33')을 형성 하고 제 2 불순물을 이온주입하여 고농도 이온 주입 영역(38)을 형성하는 제 3 단계, 상기 제 3 단계 후에 질화막을 형성하고 상기 게이트 전극(33')과 반도체 기판(31)이 드러날 때까지 질화막을 식각하여 질화막 스페이서(39)를 형성하는 제 4 단계, 상기 제 4 단계 후에 전이금속막(40)을 증착 후에 열처리하여 상기 폴리실리콘막(33)과 실리콘 기판(31) 상부에 실리사이드(40')를 형성하는 제 5 단계, 및 상기 제 5 단계 후에 상기 저농도 이온 주입영역(35)과 고농도 이온 주입 영역(38)을 감싸는 부위에 상기 고농도 이온 주입 영역(38)과 다른 형태의 제 3 불순물을 주입 하여 고농도 불순물 주입영역(41)을 형성하는 제 6 단계를 포함하여 이루어지는 것을 특징으로 하는 모스(MOS) 트랜지스터 제조 방법.
- 제 2 항에 있어서, 상기 제 5 단계는 전이금속막(40)상에 산화막 또는 질화막을 증착하는 단계를 더 포함하여 이루어 지는 것을 특징으로 하는 모스(MOS) 트랜지스터 제조 방법.
- 제 2 항에 있어서, 상기 제 6 단계의 제 3 불순물 주입은 에너지 50 내지 500 keV, 이온 주입량 1×1010내지 10×1017㎝+2인 것을 특징으로 하는 모스(MOS) 트랜지스터 제조 방법.
- 제 2 항에 있어서, 상기 제 6 단계의 고농도 불순물 주입 영역(41)은 P형 불순물인 것을 특징으로 하는 모스(MOS) 트랜지스터 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019920026842A KR960000233B1 (ko) | 1992-12-30 | 1992-12-30 | 모스(mos) 트랜지스터 및 그 제조방법 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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| KR960000233B1 KR960000233B1 (ko) | 1996-01-03 |
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| Country | Link |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030044340A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| KR100503937B1 (ko) * | 2001-09-19 | 2005-07-27 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| KR100511097B1 (ko) * | 2003-07-21 | 2005-08-30 | 매그나칩 반도체 유한회사 | 고온 캐리어 현상을 향상시키기 위한 반도체 소자의제조방법 |
| US7449403B2 (en) | 2004-08-06 | 2008-11-11 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
-
1992
- 1992-12-30 KR KR1019920026842A patent/KR960000233B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503937B1 (ko) * | 2001-09-19 | 2005-07-27 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| KR20030044340A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| KR100511097B1 (ko) * | 2003-07-21 | 2005-08-30 | 매그나칩 반도체 유한회사 | 고온 캐리어 현상을 향상시키기 위한 반도체 소자의제조방법 |
| US7449403B2 (en) | 2004-08-06 | 2008-11-11 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960000233B1 (ko) | 1996-01-03 |
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