JPS63255968A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）装置構造体を製造する方法に係り、特に複数の動作
機能を有するＩＧＦＥＴを製造する諸プロセスに関する
ものである。
Ｔ）装置構造体を製造する方法に係り、特に複数の動作
機能を有するＩＧＦＥＴを製造する諸プロセスに関する
ものである。
［従来の技術］
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ＞、およ
び下位分類の金属酸化物半導体（ＭＯＳ）ＦＥＴは集積
回路の設計および製造の技術分野で周知のものである。
び下位分類の金属酸化物半導体（ＭＯＳ）ＦＥＴは集積
回路の設計および製造の技術分野で周知のものである。
たとえば、第２図は導電性材料のゲート２０が載ってい
る薄膜ゲート誘電層１８によって覆われているｎ ソー
ス／ドレイン領域１４および１６を有するｐ−半導体基
板１２内の従来技術のｎチャネルＭＯＳトランジスタ１
０を図説している。ソースおよびドレイン１４と１６と
の間のゲート２０の下のチャネルは、キャリアがソース
およびドレイン領′ｆＡ１４および１６の間を移動する
長ざＬを有している。第２図の電界効果トランジスタ１
０は、幾何学的形状、方向Ｘにおいて測定されたチャネ
ル長し、およびドレインバイアスに関してしきい電圧Ｖ
Ｔが通常の場合変化する点で著しい不利性を有している
。
る薄膜ゲート誘電層１８によって覆われているｎ ソー
ス／ドレイン領域１４および１６を有するｐ−半導体基
板１２内の従来技術のｎチャネルＭＯＳトランジスタ１
０を図説している。ソースおよびドレイン１４と１６と
の間のゲート２０の下のチャネルは、キャリアがソース
およびドレイン領′ｆＡ１４および１６の間を移動する
長ざＬを有している。第２図の電界効果トランジスタ１
０は、幾何学的形状、方向Ｘにおいて測定されたチャネ
ル長し、およびドレインバイアスに関してしきい電圧Ｖ
Ｔが通常の場合変化する点で著しい不利性を有している
。
長チャネル電界効果装置に関しては、この問題が最低限
に抑えられまたは無視できるように装置を設計すること
ができる。しかしながら、Ｌが減少するにつれて、第３
図の曲線Ａで概略的に示すようなＶ、の減少による深刻
な問題が存在する。
に抑えられまたは無視できるように装置を設計すること
ができる。しかしながら、Ｌが減少するにつれて、第３
図の曲線Ａで概略的に示すようなＶ、の減少による深刻
な問題が存在する。
より長い長さＬｌに対しては、Ｖ工はかなりよくふるま
いかつ一定である。しかしながら、Ｌが′ Ｌ２まで減
少すると、従来装置によればＶ□はかなり下降する。こ
の効果は装置の性能を著しく劣化させるとともに、短い
チャネル長を有する集積回路の設計を困難にするもので
おる。上記の曲線を曲線Ｂで示すように移動させること
が可能であれば、■□は急激に落ちることはなく、そし
て有害なショートチャネル効果が軽減されるであろう。
いかつ一定である。しかしながら、Ｌが′ Ｌ２まで減
少すると、従来装置によればＶ□はかなり下降する。こ
の効果は装置の性能を著しく劣化させるとともに、短い
チャネル長を有する集積回路の設計を困難にするもので
おる。上記の曲線を曲線Ｂで示すように移動させること
が可能であれば、■□は急激に落ちることはなく、そし
て有害なショートチャネル効果が軽減されるであろう。
理想的には、■□対し曲線は曲線Ｂにより類似して現わ
れるべきであり、すなわち、Ｖ、が非常に短いチャネル
長に対してもかなり一定に保持されるように、より広い
しの範囲に対してより平坦でおるべきである。この空乏
層の形状は、同様に７丁に影響を与える。したがって、
チャネル長およびトレインバイアスに関して最小の■工
変動を有する電界効果またはＭＯＳ装置を得ることが有
利である。このような装置はゲートの槽数部分が２つの
異なる導電型の不純物でドープされている半導体材料ゲ
ートを使用しているＦ ’Ｅ Ｔを得ることによって提
供できることが、水出願書に開示されているとおり、本
発明者によって最近発見されている。たとえば、ある特
定の実施例においては、多結晶シリコンゲートの中央部
分はｎ 導電型に、そしてこのゲートの両端部はｐ−か
らｐ 導電型にドープ化することができる。
れるべきであり、すなわち、Ｖ、が非常に短いチャネル
長に対してもかなり一定に保持されるように、より広い
しの範囲に対してより平坦でおるべきである。この空乏
層の形状は、同様に７丁に影響を与える。したがって、
チャネル長およびトレインバイアスに関して最小の■工
変動を有する電界効果またはＭＯＳ装置を得ることが有
利である。このような装置はゲートの槽数部分が２つの
異なる導電型の不純物でドープされている半導体材料ゲ
ートを使用しているＦ ’Ｅ Ｔを得ることによって提
供できることが、水出願書に開示されているとおり、本
発明者によって最近発見されている。たとえば、ある特
定の実施例においては、多結晶シリコンゲートの中央部
分はｎ 導電型に、そしてこのゲートの両端部はｐ−か
らｐ 導電型にドープ化することができる。
電気的に接続されている１つより多い導電型のゲートを
有する絶縁ゲート電界効果トランジスタの使用を明らか
にしている周知の唯一の出版物は、ヨー（Ｙｏｈ）氏ほ
かに交付の米国特許第４．５５９．６９４号である。こ
の特許は、基準電圧ジェネレータ装置を製造する方法に
関するものである。この場合のＩＧＦＥＴのゲートは、
末端部分の導電型と中央部分の導電型とが異なっている
中央部分と末端部分とを有している。ときには上記ゲー
トの末端部分と中央部分とは真性半導体材料の部分によ
って分離されていた。しかしながら、上記特許に記載さ
れているすべての事例において、ゲート電極の両末端部
分の不純物レベルは全ゲートのいずれかの側のソース／
ドレイン領域の不純物レベルと同一であったが、これは
上記諸部分が同一段階で形成されたことによるものでお
る。したがって、もちろん、すべての事例においてゲー
ト末端部分およびソース／トレイン領域の導電型は同一
でおる。上記米国特許第４．５５９．６９４＠において
はチャネル長の寸法についての記載はないものの、これ
らの寸法は所要の電圧基準機能を形成可能にするため本
発明に関するものよりも相当に長いものと思われる。
有する絶縁ゲート電界効果トランジスタの使用を明らか
にしている周知の唯一の出版物は、ヨー（Ｙｏｈ）氏ほ
かに交付の米国特許第４．５５９．６９４号である。こ
の特許は、基準電圧ジェネレータ装置を製造する方法に
関するものである。この場合のＩＧＦＥＴのゲートは、
末端部分の導電型と中央部分の導電型とが異なっている
中央部分と末端部分とを有している。ときには上記ゲー
トの末端部分と中央部分とは真性半導体材料の部分によ
って分離されていた。しかしながら、上記特許に記載さ
れているすべての事例において、ゲート電極の両末端部
分の不純物レベルは全ゲートのいずれかの側のソース／
ドレイン領域の不純物レベルと同一であったが、これは
上記諸部分が同一段階で形成されたことによるものでお
る。したがって、もちろん、すべての事例においてゲー
ト末端部分およびソース／トレイン領域の導電型は同一
でおる。上記米国特許第４．５５９．６９４＠において
はチャネル長の寸法についての記載はないものの、これ
らの寸法は所要の電圧基準機能を形成可能にするため本
発明に関するものよりも相当に長いものと思われる。
この特性は、上記のしきい電圧制御に伴う問題はチャネ
ル長がサブミクロンのレベルに接近するまで分からない
ので、重要なものである。もちろん、任意の特定の装置
に対する最小チャネル長りは、チャネルのドーピングレ
ベルとゲート酸化物の厚さとに依存するものである。そ
れにもかかわらず、約５μｍより長いチャネル長を有す
る装置のみが上記の米国特許第４．５５９．６９４号の
方法によって製造可能でおるものと思われる。その特許
に開示されている製造方法はミクロンからりブミクロン
の範囲のチャネル長を有する装置には全く適合不能であ
り、そしてこの方法はフォトリソグラフィの解像度にも
っばら依存しているものである。
ル長がサブミクロンのレベルに接近するまで分からない
ので、重要なものである。もちろん、任意の特定の装置
に対する最小チャネル長りは、チャネルのドーピングレ
ベルとゲート酸化物の厚さとに依存するものである。そ
れにもかかわらず、約５μｍより長いチャネル長を有す
る装置のみが上記の米国特許第４．５５９．６９４号の
方法によって製造可能でおるものと思われる。その特許
に開示されている製造方法はミクロンからりブミクロン
の範囲のチャネル長を有する装置には全く適合不能であ
り、そしてこの方法はフォトリソグラフィの解像度にも
っばら依存しているものである。
フォトリソグラフィの解像度技法は約１ミクロンでその
限界に遠しでいるものと一般的に認識されている。
限界に遠しでいるものと一般的に認識されている。
［発明が解決しようとする課題］
ゲートの責なる部分が異なる導電型を有し、かつゲート
の上記の異なる部分を解像するためにフォトリソグラフ
ィ技法以外の技法が使用される半導体材料のゲートを備
えるＦＥＴを製造するための方法が発見できれば有利に
なるであろう。
の上記の異なる部分を解像するためにフォトリソグラフ
ィ技法以外の技法が使用される半導体材料のゲートを備
えるＦＥＴを製造するための方法が発見できれば有利に
なるであろう。
したがって、本発明の目的はチャネル長および一ドレイ
ンバイアスに関して最小のしきい電圧変動を有するＦＥ
Ｔを製造するための技法を提供することである。
ンバイアスに関して最小のしきい電圧変動を有するＦＥ
Ｔを製造するための技法を提供することである。
本発明の他の目的は、ゲートのフラットバンド電圧ＶＦ
Ｒが一定でなく、チャネルしにわたる距離Ｘの関数であ
る電界効果装置を提供することである。
Ｒが一定でなく、チャネルしにわたる距離Ｘの関数であ
る電界効果装置を提供することである。
本発明のざらに他の目的は、異なる導電型の半導体装置
のゲートを有し、かつこれらゲートの異なる部分がフォ
トリソグラフフィ解像技法以外の技法によって画定され
るＦＥＴｅ製造する方法を提供することである。
のゲートを有し、かつこれらゲートの異なる部分がフォ
トリソグラフフィ解像技法以外の技法によって画定され
るＦＥＴｅ製造する方法を提供することである。
本発明のざらに他の目的は、異なる導電型のゲートを備
え、かつこれらゲートの末端部分とソース／ドレイン領
域とにあける不純物濃度が異なるＦＥＴを製造する技法
を提供することである。
え、かつこれらゲートの末端部分とソース／ドレイン領
域とにあける不純物濃度が異なるＦＥＴを製造する技法
を提供することである。
［課題を解決するための手段および作用］本発明の上記
および他の一目的を実行するために、異なる動作機能を
備えるゲートを有するトランジスタを製造するための方
法が、１つの形で、提供されているが、この方法は半導
体基板を卓識することによって始まり、次にこの半導体
基板上にゲート誘電物質の層を形成するものである。次
に、半導体物質の層が前記ゲート誘電物質層上に形成さ
れる。マスキング物質のパターンが前記半導体物質層上
にこの時点で設けられる。、前記半導体物質層の選択区
域が前記マスキング物質パターンを通して露出される。
および他の一目的を実行するために、異なる動作機能を
備えるゲートを有するトランジスタを製造するための方
法が、１つの形で、提供されているが、この方法は半導
体基板を卓識することによって始まり、次にこの半導体
基板上にゲート誘電物質の層を形成するものである。次
に、半導体物質の層が前記ゲート誘電物質層上に形成さ
れる。マスキング物質のパターンが前記半導体物質層上
にこの時点で設けられる。、前記半導体物質層の選択区
域が前記マスキング物質パターンを通して露出される。
次の段階は前記半導体物質層の前記選択区域内に第１の
導電型の不純物を導入し、そして次に前記マスキング物
質パターン下に水平方向に前記半導体物質層内に選択距
離だけ不純物を拡散することを含むものである。
導電型の不純物を導入し、そして次に前記マスキング物
質パターン下に水平方向に前記半導体物質層内に選択距
離だけ不純物を拡散することを含むものである。
［実施例］
第１図には、第１の導電型の半導体基板２６内に組立て
られた電界効果トランジスタ２４が示されている。間隔
隔離配置されたソース／ドレイン領域２８；！′３よび
３０は、第２の導電型のものになるべく逆ドープされた
基板２６の領域である。基板２６の表面上には、ソース
／ドレイン領域２８と３０との間の長さしのチャネルを
覆っているゲート３４を支えているゲート誘電層３２が
ある。
られた電界効果トランジスタ２４が示されている。間隔
隔離配置されたソース／ドレイン領域２８；！′３よび
３０は、第２の導電型のものになるべく逆ドープされた
基板２６の領域である。基板２６の表面上には、ソース
／ドレイン領域２８と３０との間の長さしのチャネルを
覆っているゲート３４を支えているゲート誘電層３２が
ある。
本発明の工夫された構造の顕著な特徴の１つは、２つの
異なる導電型の半導体材料で成っているゲート３４にあ
る。
異なる導電型の半導体材料で成っているゲート３４にあ
る。
たとえば、第１図に図説されている実施例には、第１の
導電型の中央部分３６と第２の導電型の末端部分３８お
よび４０とがある。二重多結晶シリコン・ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）の場合のように多
素子ゲートを形成することは周知のことでおるが、ゲー
ト３８および４０の末端部分がゲート３６の中央部分に
隣接しそしてこの部分と電気的に接触している本発明の
＠造と対比させると、ゲートの異なる部分は常に相互に
絶縁されている。
導電型の中央部分３６と第２の導電型の末端部分３８お
よび４０とがある。二重多結晶シリコン・ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）の場合のように多
素子ゲートを形成することは周知のことでおるが、ゲー
ト３８および４０の末端部分がゲート３６の中央部分に
隣接しそしてこの部分と電気的に接触している本発明の
＠造と対比させると、ゲートの異なる部分は常に相互に
絶縁されている。
もちろ／υ、この構造はゲートの両端部にダイオードを
形成して、ゲートの部分３６．３８および４０を任意の
導電性材料のストラップ４２で共にストラップし、ゲー
ト３／１のすべての部分が相互に接続されることを確実
ならしめている。このＦＥＴ２４は、ゲート３４を集積
回路の他の素子から絶縁するために絶縁誘電層４４をざ
らに有することができる。
形成して、ゲートの部分３６．３８および４０を任意の
導電性材料のストラップ４２で共にストラップし、ゲー
ト３／１のすべての部分が相互に接続されることを確実
ならしめている。このＦＥＴ２４は、ゲート３４を集積
回路の他の素子から絶縁するために絶縁誘電層４４をざ
らに有することができる。
第１図に図説の特定のＦＥＴ２４は、基板２６がｐ−導
電型そしてソース／ドレイン領域２８および３０かｎ
導電型で必るｎチャネル装置である。本発明の装置は導
電型が反対になっても期待のとおりに機能するものでお
る。本発明においては、しかしながら、ゲート３４の中
央部分３６は基板２６の導電型と異なる導電型のもので
あり、換言すれば、ソース／ドレイン領域２Ｂおよび３
０の導電型と同一でおる。別の表現を用いると、基板２
６がｎ導電型のものである場合はゲート３４の中央部分
３６はｎ導電型で必るべきで、また基板２６がｎ型の場
合は中央部分３６はｐ型でおるべきである。もちろん、
ゲート末端部分３８および４０は中央部分３６の反対導
電型のものになる。
電型そしてソース／ドレイン領域２８および３０かｎ
導電型で必るｎチャネル装置である。本発明の装置は導
電型が反対になっても期待のとおりに機能するものでお
る。本発明においては、しかしながら、ゲート３４の中
央部分３６は基板２６の導電型と異なる導電型のもので
あり、換言すれば、ソース／ドレイン領域２Ｂおよび３
０の導電型と同一でおる。別の表現を用いると、基板２
６がｎ導電型のものである場合はゲート３４の中央部分
３６はｎ導電型で必るべきで、また基板２６がｎ型の場
合は中央部分３６はｐ型でおるべきである。もちろん、
ゲート末端部分３８および４０は中央部分３６の反対導
電型のものになる。
ざらに、単に説明の目的のため、半導体基板２６は単結
晶シリコンであり、ゲート３４は多結晶シリコンすなわ
ちポリシリコンであり、そしてゲート誘電材料３２は２
酸化けい素、または単に間化物でおるものと理解された
い。他の適当な材料もこれらの素子用に使用可能であり
そしてこの装置は本発明のものと同様な種類の構造およ
び機能を有するであろう。たとえば、この基板はガリウ
ムひ素で構わないし、または誘電材料は窒化けい素を含
有することができる。
晶シリコンであり、ゲート３４は多結晶シリコンすなわ
ちポリシリコンであり、そしてゲート誘電材料３２は２
酸化けい素、または単に間化物でおるものと理解された
い。他の適当な材料もこれらの素子用に使用可能であり
そしてこの装置は本発明のものと同様な種類の構造およ
び機能を有するであろう。たとえば、この基板はガリウ
ムひ素で構わないし、または誘電材料は窒化けい素を含
有することができる。
本発明の装置の動作に関しては、特別の末端部分３８お
よび４０はゲート３４の端部にゲート３６の中央部の動
作機能と異なる動作機能を付与している。実際には、３
個のトランジスタが共に接続されたそれらのゲートに直
列に接続されていて、この場合中央部トランジスタはｎ
ゲート３６を有し、これに対して両末端部トランジス
タはｐ−からｐ 導電型の不純物でドープされたゲート
３８および４０を有している。この末端ゲート部分３８
および４０はｐまたはｐ にドープされた半導体材料で
も構わない。正確な不純物レベルが他の装置パラメータ
によって最適化されなければならない。ゲート３４のフ
ラットバンド電圧の大きさはＬにわたって一定ではなく
、両端部で減少する。
よび４０はゲート３４の端部にゲート３６の中央部の動
作機能と異なる動作機能を付与している。実際には、３
個のトランジスタが共に接続されたそれらのゲートに直
列に接続されていて、この場合中央部トランジスタはｎ
ゲート３６を有し、これに対して両末端部トランジス
タはｐ−からｐ 導電型の不純物でドープされたゲート
３８および４０を有している。この末端ゲート部分３８
および４０はｐまたはｐ にドープされた半導体材料で
も構わない。正確な不純物レベルが他の装置パラメータ
によって最適化されなければならない。ゲート３４のフ
ラットバンド電圧の大きさはＬにわたって一定ではなく
、両端部で減少する。
「末端部トランジスタ」は「中央部トランジスタ」より
も高い■Ｔを有し、したがってＬが減少するにつれて全
装置の「実効ＪＶＴのＬに対する依存度はより小さくな
る。第９図の構造体は、末端部分３８および４０がシリ
コン基板バルク領域２６内の電荷共用を相殺すると言う
点でいくぶん異なる作動を呈し、したがってＶ、のＬに
対する依存度はざらに小さくなる。
も高い■Ｔを有し、したがってＬが減少するにつれて全
装置の「実効ＪＶＴのＬに対する依存度はより小さくな
る。第９図の構造体は、末端部分３８および４０がシリ
コン基板バルク領域２６内の電荷共用を相殺すると言う
点でいくぶん異なる作動を呈し、したがってＶ、のＬに
対する依存度はざらに小さくなる。
本発明のプロセスの１実施例が、第４図〜第６図に示さ
れている。第１図の参照番号と同様の番号を使用して説
明を分かり易くしている。第４図には、従来方式の熱成
長プロセスのようなデポジションまたは成長によってそ
の上にゲート酸化層３２が形成される単結晶シリコン基
板２６が示されている。末ドープ化多結晶シリコンの層
４６が、典型的にはデポジションによって、ゲート酸化
層３２の上部に形成されるが、このポリ層４６は最終的
にゲート３４を形成するものである。本発明の１実施例
においては、このポリシリコン層４６は垂直配向された
粒子を有するべきである。
れている。第１図の参照番号と同様の番号を使用して説
明を分かり易くしている。第４図には、従来方式の熱成
長プロセスのようなデポジションまたは成長によってそ
の上にゲート酸化層３２が形成される単結晶シリコン基
板２６が示されている。末ドープ化多結晶シリコンの層
４６が、典型的にはデポジションによって、ゲート酸化
層３２の上部に形成されるが、このポリ層４６は最終的
にゲート３４を形成するものである。本発明の１実施例
においては、このポリシリコン層４６は垂直配向された
粒子を有するべきである。
ポリ層４６の上に２酸化けい素４８の第２の薄膜が熱成
長され、この第２の薄膜上に窒化けい素５０の層がデポ
ジットされる。酸化けい素層４８は任意選択のものと考
えることができるが、この層は本プロセスのいくつかの
予期される実施例でエッチ停止層として利用可能である
。このスタック上に、フォトレジストパターン５２が従
来の方法で形成される。
長され、この第２の薄膜上に窒化けい素５０の層がデポ
ジットされる。酸化けい素層４８は任意選択のものと考
えることができるが、この層は本プロセスのいくつかの
予期される実施例でエッチ停止層として利用可能である
。このスタック上に、フォトレジストパターン５２が従
来の方法で形成される。
第５図は、フォトレジスト５２のパターン化の後に実施
されたエッチの結果を示すものである。
されたエッチの結果を示すものである。
このエッチは、ポリシリコン層４６上で停止するように
設計されるべきである。フォトレジストパターン５２を
除去しかつシリコン基板２６をｐ−にドープする前に、
たとえば、ＢＦ２またはＢ１１の形のほう素のようなｐ
型ドーパントが第５図のようにポリシリコン層４６内に
導入されるべきである。この不純物は、最終的にゲート
３４の末端部分３８および４０になる部分をドープする
ことになる。フォトレジスト５２が除去された後、パタ
ーン化窒化ｆｆ１５０はほう素不純物がゲート３４の将
来の中央部分３６をドープすることを防止するマスクと
して、かつポリシリコン４６のエッチ時のハードマスク
としての役割を果たす。
設計されるべきである。フォトレジストパターン５２を
除去しかつシリコン基板２６をｐ−にドープする前に、
たとえば、ＢＦ２またはＢ１１の形のほう素のようなｐ
型ドーパントが第５図のようにポリシリコン層４６内に
導入されるべきである。この不純物は、最終的にゲート
３４の末端部分３８および４０になる部分をドープする
ことになる。フォトレジスト５２が除去された後、パタ
ーン化窒化ｆｆ１５０はほう素不純物がゲート３４の将
来の中央部分３６をドープすることを防止するマスクと
して、かつポリシリコン４６のエッチ時のハードマスク
としての役割を果たす。
次に、ポリシリコン層４６の焼なましが行なわれてＢＦ
２のポリシリコン４６内に対する水平（ｌａｔｅｒａｌ
）移動を生じさせる。またこの焼なまし段階時に、ふっ
素の脱気はもとより垂直ポリシリコン粒子に沿うＢＦ２
の平衡分布が起こる。この焼なまし段階に対する１組の
条件は、３０〜６０分の時間で約８００〜８５０℃のも
のである。
２のポリシリコン４６内に対する水平（ｌａｔｅｒａｌ
）移動を生じさせる。またこの焼なまし段階時に、ふっ
素の脱気はもとより垂直ポリシリコン粒子に沿うＢＦ２
の平衡分布が起こる。この焼なまし段階に対する１組の
条件は、３０〜６０分の時間で約８００〜８５０℃のも
のである。
ＢＦ２に対するドーズ、エネルギおよび焼なまし条件は
、最適のＶ丁対し相関を生成するべくシミュレーション
と実験とによって決定されることになる。
、最適のＶ丁対し相関を生成するべくシミュレーション
と実験とによって決定されることになる。
次に、ゲート３４を形成するためのマスクとして窒化け
い素層５０および第２の薄Ｉ！！酸化層４８を使用して
、ポリシリコン層４６がエッチされる。
い素層５０および第２の薄Ｉ！！酸化層４８を使用して
、ポリシリコン層４６がエッチされる。
窒化層５０が除去された後、ゲート３４のエツジにおけ
るゲート酸化物３２を修理かつ形成する熱酸化段階が実
施されるべきである。次に、ひ素を用いて概ね５Ｅ１５
．７０ｋｅＶにおイテ、ｎ＋ソース／ドレイン領域２８
および３０が注入されるが、他の条件およびドーパント
も使用可能である。第６図のように、この注入はゲート
３４の中央部分３６を生成するため多結晶層４６をｎ＋
導電性に転化させる。末端部分３８および４０は必る程
度逆補整されるが、ドーピングレベルは末端部分がｐ−
またはｐ 導電性に残置するように調整されるべきであ
る。
るゲート酸化物３２を修理かつ形成する熱酸化段階が実
施されるべきである。次に、ひ素を用いて概ね５Ｅ１５
．７０ｋｅＶにおイテ、ｎ＋ソース／ドレイン領域２８
および３０が注入されるが、他の条件およびドーパント
も使用可能である。第６図のように、この注入はゲート
３４の中央部分３６を生成するため多結晶層４６をｎ＋
導電性に転化させる。末端部分３８および４０は必る程
度逆補整されるが、ドーピングレベルは末端部分がｐ−
またはｐ 導電性に残置するように調整されるべきであ
る。
このプロセスを使用して、ポリ層４６内のＢＦ２はシリ
コン基板２６内のひ素注入に対して自己アライメントさ
れるべきである。この時点から、この装置は従来方式の
処理によって製造が継続されるべきである。任意選択の
段階には第１図のような導電材料のストラップ４２を設
ける段階が含まれるであろう。ストラップ４２は、金属
、ドープ化ポリシリコンのようなドープ化半導体材料、
耐熱性金属シリサイド、またはこれらの任意の組合せの
もので構わない。このストラップは、すべての部分３８
，４０および３６が共に電気的に接続されることを確実
ならしめるために必要である。付加的誘電絶縁１１４４
もまた、第１図および第６図のように設けることができ
る。
コン基板２６内のひ素注入に対して自己アライメントさ
れるべきである。この時点から、この装置は従来方式の
処理によって製造が継続されるべきである。任意選択の
段階には第１図のような導電材料のストラップ４２を設
ける段階が含まれるであろう。ストラップ４２は、金属
、ドープ化ポリシリコンのようなドープ化半導体材料、
耐熱性金属シリサイド、またはこれらの任意の組合せの
もので構わない。このストラップは、すべての部分３８
，４０および３６が共に電気的に接続されることを確実
ならしめるために必要である。付加的誘電絶縁１１４４
もまた、第１図および第６図のように設けることができ
る。
このプロセスを使用して予備的実験を行なったところ、
ＢＦ２の形のほう素が期待のとおりゲート３４のエツジ
部分３８および４０に対してのみ導入可能であることが
実証されている。約０．５μｍの水平方向拡散が、特定
の組の熱焼なまし条件に関して達成された。この技術分
野の熟練者は正確にこれらの領域を調整することが可能
であろう。
ＢＦ２の形のほう素が期待のとおりゲート３４のエツジ
部分３８および４０に対してのみ導入可能であることが
実証されている。約０．５μｍの水平方向拡散が、特定
の組の熱焼なまし条件に関して達成された。この技術分
野の熟練者は正確にこれらの領域を調整することが可能
であろう。
第７図〜第９図は、導電型が第４図〜第６図のものと逆
になっている異なる動作機能を有するポリシリコンゲー
トを備えたＩＧＦＥＴを製造する方法を示している。こ
のプロセスは、２つの重要な事項において異なっている
。その第１の事項は、ブランケットポリシリコン層４６
が第８図に示されている注入の導入前にドープされなけ
ればならないことである。このドーピングは、本来的に
（すなわち、その形成に際して）層４６をドーピングす
ることによって、またはほう素のようなｐ型不純物の後
続ブランケット注入によって、または拡散、等のような
任意の適当な方法で行なうことができる。パターン化窒
化物５０をハードマスクとして使用してパターン化を実
施した後、ひ素のような逆導電型のドーパントが注入さ
れかつドープ化ポリ層４６内および窒化物５０／酸化物
４日マスク下に水平に拡散される。次に、以前のとおり
、窒化物５０がポリ４６のエッチのためのハードマスク
として使用される。しかしながら、窒化物５０を除去す
る代りに、この窒化物は第９図に示すようにゲートをソ
ース／ドレイン注入から遮蔽するべくゲート上に残存す
る。
になっている異なる動作機能を有するポリシリコンゲー
トを備えたＩＧＦＥＴを製造する方法を示している。こ
のプロセスは、２つの重要な事項において異なっている
。その第１の事項は、ブランケットポリシリコン層４６
が第８図に示されている注入の導入前にドープされなけ
ればならないことである。このドーピングは、本来的に
（すなわち、その形成に際して）層４６をドーピングす
ることによって、またはほう素のようなｐ型不純物の後
続ブランケット注入によって、または拡散、等のような
任意の適当な方法で行なうことができる。パターン化窒
化物５０をハードマスクとして使用してパターン化を実
施した後、ひ素のような逆導電型のドーパントが注入さ
れかつドープ化ポリ層４６内および窒化物５０／酸化物
４日マスク下に水平に拡散される。次に、以前のとおり
、窒化物５０がポリ４６のエッチのためのハードマスク
として使用される。しかしながら、窒化物５０を除去す
る代りに、この窒化物は第９図に示すようにゲートをソ
ース／ドレイン注入から遮蔽するべくゲート上に残存す
る。
窒化層５０かｎ ソース／ドレイン２８および３０のイ
オン注入前に除去されるものとすると、ゲート３４の中
央部分３６内の、たとえばＢＦ２で構わないｐ ドーズ
は、ゲート３４の中央領域３６かｐ に残存することを
可能ならしめるためにソース／ドレインｎ ドーズより
大であるべきである。窒化層５０がソース／ドレイン２
８および３０のｎ 注入前に除去されないものとすると
、ＢＦ２ドーズはソース／ドレイン２８および３０のｎ
ドーズよりも小であることができる。第７図のポリ層
４６内のＢＦ２ドーズに対する１提案として約１Ｅ１６
であり、これに対して第８図のひ素注入ドーズに対する
１提案としては約２Ｅ１６でおるが、この技術分野の熟
練者は装置特性の必要条件に合致するように上記のパラ
メータを確実に変更し得るであろう。
オン注入前に除去されるものとすると、ゲート３４の中
央部分３６内の、たとえばＢＦ２で構わないｐ ドーズ
は、ゲート３４の中央領域３６かｐ に残存することを
可能ならしめるためにソース／ドレインｎ ドーズより
大であるべきである。窒化層５０がソース／ドレイン２
８および３０のｎ 注入前に除去されないものとすると
、ＢＦ２ドーズはソース／ドレイン２８および３０のｎ
ドーズよりも小であることができる。第７図のポリ層
４６内のＢＦ２ドーズに対する１提案として約１Ｅ１６
であり、これに対して第８図のひ素注入ドーズに対する
１提案としては約２Ｅ１６でおるが、この技術分野の熟
練者は装置特性の必要条件に合致するように上記のパラ
メータを確実に変更し得るであろう。
第１図は、本発明の製造方法に基づいて製造された異な
る動作機能を僅えるゲートを有するトランジスタの１実
施例の断面図、 第２図は、第１図のＦＥＴと比較するための従来方式の
電界効果トランジスタの断面図、第３図は、従来方式お
よびｆｒ規の電界効果装置によるしに関するＶｌの依存
度を示すための、実効チャネル長しに関するしきい電圧
Ｖ、の定性的プロットを示すグラフ、 第４図から第６図までは、本発明の！！！遣方法に基づ
いて製造過程にあるＦＥＴの断面図、そして第７図から
第９図までは、本発明のプロセスの他の実施例に基づい
てＭ道中のＦＥＴの断面図である。 なお、各図において説明を分かり易くするために種々の
素子は水平方向の寸法に対して垂直方向の寸法が誇張さ
れているので、一定の縮尺で製図されていないことに留
意されたい。 ２４：Ｎ界効果トランジスタ、 ２６二半導体基板、 ２８．３０：ソース／ドレイン領域、 ３２：ゲート誘電層、 ３４：ゲート、３６：ゲートの
中央部分、 ３８．４０：ゲートの末端部分、 ４２ニストラツプ、 ４４：絶縁誘電層。
る動作機能を僅えるゲートを有するトランジスタの１実
施例の断面図、 第２図は、第１図のＦＥＴと比較するための従来方式の
電界効果トランジスタの断面図、第３図は、従来方式お
よびｆｒ規の電界効果装置によるしに関するＶｌの依存
度を示すための、実効チャネル長しに関するしきい電圧
Ｖ、の定性的プロットを示すグラフ、 第４図から第６図までは、本発明の！！！遣方法に基づ
いて製造過程にあるＦＥＴの断面図、そして第７図から
第９図までは、本発明のプロセスの他の実施例に基づい
てＭ道中のＦＥＴの断面図である。 なお、各図において説明を分かり易くするために種々の
素子は水平方向の寸法に対して垂直方向の寸法が誇張さ
れているので、一定の縮尺で製図されていないことに留
意されたい。 ２４：Ｎ界効果トランジスタ、 ２６二半導体基板、 ２８．３０：ソース／ドレイン領域、 ３２：ゲート誘電層、 ３４：ゲート、３６：ゲートの
中央部分、 ３８．４０：ゲートの末端部分、 ４２ニストラツプ、 ４４：絶縁誘電層。
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を
製造する方法において、 半導体基板を準備する段階、 前記半導体基板上にゲート誘電材料の層を形成する段階
、 前記ゲート誘電材料層上に半導体材料の層を形成する段
階、 それを通して前記半導体材料層の選択された区域が露出
されるマスキング材料のパターンを前記半導体材料層上
に設ける段階、 第１の導電型の不純物を前記半導体材料層の前記選択さ
れた区域に導入する段階、および 前記第１の導電型の前記不純物を選択された距離だけ前
記マスキング材料のパターン下で水平方向に前記半導体
材料層内に拡散させる段階、 を具備することを特徴とする方法。 ２、前記第１の導電型の前記不純物は選択された距離だ
け前記半導体材料層内に水平方向に拡散され、前記選択
された距離は前記半導体材料を完全にドープするために
必要である距離よりも小であり、そして前記半導体材料
の前記選択された区域は、第１の導電型の不純物でドー
プされている末端部分とこれら末端部分間の中央部分と
を有する半導体材料のゲートを残置するように除去され
る特許請求の範囲第１項に記載のプロセス。 ３、導電材料のストラップが前記ゲートの前記末端部分
および前記中央部分の上に設けられ、これらの部分を電
気的に共にストラップしている特許請求の範囲第２項に
記載のプロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US031,299 | 1987-03-30 | ||
| US07/031,299 US4745079A (en) | 1987-03-30 | 1987-03-30 | Method for fabricating MOS transistors having gates with different work functions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63255968A true JPS63255968A (ja) | 1988-10-24 |
Family
ID=21858673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072174A Pending JPS63255968A (ja) | 1987-03-30 | 1988-03-28 | 電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4745079A (ja) |
| JP (1) | JPS63255968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732023B1 (ko) * | 2001-09-11 | 2007-06-27 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758701B2 (ja) * | 1989-06-08 | 1995-06-21 | 株式会社東芝 | 半導体装置の製造方法 |
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| US5260593A (en) * | 1991-12-10 | 1993-11-09 | Micron Technology, Inc. | Semiconductor floating gate device having improved channel-floating gate interaction |
| JP2842125B2 (ja) * | 1993-02-04 | 1998-12-24 | 日本電気株式会社 | 電界効果型トランジスタの製造方法 |
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