JPH0758701B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0758701B2
JPH0758701B2 JP1145641A JP14564189A JPH0758701B2 JP H0758701 B2 JPH0758701 B2 JP H0758701B2 JP 1145641 A JP1145641 A JP 1145641A JP 14564189 A JP14564189 A JP 14564189A JP H0758701 B2 JPH0758701 B2 JP H0758701B2
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特にｐ型MOSト
ランジスタの製造に好適な方法に関する。
（従来の技術） ｎチャネルMOSトランジスタでは、ゲートの伝藩遅延時
間を短縮するために、抵抗値の低いタングステン等の高
融点金属やこれらの金属硅化物をゲートに用いられるこ
とが多い。しかし、シリコン酸化物によるゲート酸化膜
とこれらの材料との間に界面の問題があるため、ゲート
酸化膜上に多結晶シリコン膜を形成し、その上に高融点
金属あるいはこれらの高融点金属による金属硅化物から
成る薄膜を形成することによって多層構造のゲートとす
ることが行われている。この場合に、多結晶シリコンに
はPOCl3拡散法によるｎ型不純物の添加を行って、導電
性を持たせていた。
これに対し、近年の高集積化、高速動作化及び低消費電
力化の要求を満たすべく、ｎチャネルMOSトランジスタ
に代わって、相補型MOSトランジスタが採用されるに至
っている。相補型MOSトランジスタは一般に知られてい
るように、一対のｎチャネルMOSトランジスタとｐチャ
ネルMOSトランジスタとで構成される。ここでゲート電
極として、ゲート酸化膜と、高融点金属あるいは金属硅
化物による薄膜との間には、ｎチャネルMOSトランジス
タと同様にｐチャネルMOSトランジスタにおいても、ｎ
型不純物が添加された多結晶シリコン膜が用いられるこ
とが多かった。
この場合の素子の断面構造を第16図に示す。これはCMOS
型インバータ回路の構成を示したものであり、ｐ型半導
体基板1800の表面に、ｎ型チャネルMOSトランジスタに
おけるソースとしてのｎ型不純物層1801及びドレインと
してのｎ型不純物層1803が形成され、その間にはチャネ
ル部1802が存在する。さらにｎウエル1820内にｐ型チャ
ネルMOSトランジスタにおけるソースとしてのｐ型不純
物層1811、ドレインとしてのｐ型不純物層1813が形成さ
れ、その間にはｐ型チャネル部1812が存在する。半導体
基板1801上には、層間絶縁膜1840が形成されている。ｎ
チャネルMOSトランジスタのゲート電極として、ゲート
酸化膜1804上に多結晶シリコン膜1805さらにその表面上
に金属硅化物膜1806が形成され、同様にｐチャネルMOS
トランジスタのゲート電極としてゲート酸化膜1814上に
多結晶シリコン膜1815、金属硅化物膜1816がそれぞれ形
成されている。この多結晶シリコン膜1805、1815には、
共にｎ型不純物として、例えばヒ素が1021/cm3以上の高
い濃度で注入されている。ｐ型不純物層1811（ソース）
はアルミニウム等による電極1822を介し、ｎ型不純物層
1823（ソース）は電極1833を介して、それぞれ図示され
ていない電源に接続されている。さらにｎチャネルMOS
トランジスタのｎ型不純物層1803（ドレイン）とｐチャ
ネルMOSトランジスタのｐ型不純物層1813（ドレイン）
とが配線1821によって接続されており、インバータ出力
1834が図示されていない外部の装置へ伝えられる。イン
バータ入力は、ｎチャネルMOSトランジスタのゲート電
極としての金属硅化物膜1806及び多結晶シリコン膜180
5、ｐチャネルMOSトランジスタとしての金属硅化物1816
及び多結晶シリコン膜1815にそれぞれ与えられる。
ここでCMOSインバータとしての入出力特性、動作速度を
向上させるには、ｎチャネルMOSトランジスタ及びｐチ
ャネルMOSトランジスタの閾値電圧を、高い精度で制御
する必要がある。閾値電圧に影響する要因として、ゲー
ト電極材料の仕事関数や酸化膜の厚み、不純物層の輪郭
形状、界面電荷等があるが、動作速度の向上のためには
0Vに近いほうがよく、雑音に対する余裕からは逆に0Vか
ら遠い方が好ましい。そこで一般には両方を勘案して、
例えばｎチャネルMOSトランジスタの閾値電圧は約0.8
V、ｐチャネルMOSトランジスタは約−0.8Vに設定され
る。しかし微細化されるにつれてソースとドレイン間の
距離が短くなり、パンチスルー電流が流れやすくなるた
め、以下のような構造にする必要がある。ｐチャネルMO
Sトランジスタの断面構造を示した第17図のように、ｐ
型不純物層の2703と2702との間のチャネル領域に、高濃
度のパンチスルー電流抑制層2704が形成されている。
ｎチャネルMOSトランジスタにおいては、ゲート電極を
構成する多結晶シリコン膜2707にｎ型不純物が注入され
ていても、閾値電圧に対して悪影響はない。しかしｐチ
ャネルMOSトランジスタの多結晶シリコン膜2707にｎ型
不純物が注入されていると、ｐ−channel形成に対する
仕事関数がｐ型不純物注入の場合より大きくなることに
より、ｐチャネル部の不純物添加具合にもよるが例えば
閾値電圧が例えば−0.8Vから−2.0Vへと0Vから遠ざか
り、動作の高速化を妨げることとになる。これを防ぐに
は、ゲート絶縁膜2706下にカウンタドーズとしてｐ型不
純物を注入してこの部分のｎ型不純物濃度を低下させる
必要がある。この場合における第17図の箇所Ｂを拡大し
たものが第18図（ａ）であり、第18図（ｂ）は不純物濃
度の深さ方向に対する変化を表している。この第18図
（ｂ）のように、ｎ型パンチスルー電流抑制層2704とｐ
型不純物層2702との間にはキャリア欠乏層2803が生じ、
ゲート酸化膜2705下にはｎ型低濃度カウンタドーズ領域
2705が形成されている。これにより、第18図（ａ）のよ
うに不純物濃度がゲート絶縁膜との境界線に近付くにつ
れて低下している。
ところが、この不純物濃度が低下するとパンチスルー電
流が発生しやすくなる。このように、閾値電圧を共に0V
へ近付けて動作速度を速めることと、パンチスルー電流
の発生を防止することとは相反する要求であるが、この
両者を満たすべく、ｐチャネルMOSトランジスタの多結
晶シリコン膜2707には、ｎチャネルMOSトランジスタの
多結晶シリコン膜と異なり、ｐ型不純物を注入すること
が出願人により提案されるに至っている（特開昭56−60
063）。このようにして製造された多結晶シリコン膜を
有する装置の断面を第19図に示す。
第16図に示された装置と同様に、ｐ型半導体基板2100の
表面に、ｎチャネルMOSトランジスタとしてのｎ型不純
物層2101（ソース）及び2103（ドレイン）、さらにｎウ
エル2120内にｐチャネルMOSトランジスタとしてのｐ型
不純物層2111（ソース）、2113（ドレイン）が形成され
ているが、ｐチャネルMOSトランジスタ側のゲート電極
の一部を構成する多結晶シリコン膜2115には、ｐ型不純
物が注入されている。そしてｎチャネルMOSトランジス
タ側のｎ型不純物層2103とｐチャネルMOSトランジスタ
側のｐ型不純物層2113とが多結晶シリコン層により接続
されているが、同様にｐ型不純物層側2124にはｐ型不純
物が注入されており、ｎ型不純物層側2123にはｎ型不純
物が注入されている。
このように、ｐチャネルMOSトランジスタ側の多結晶シ
リコン膜2115にはｐ型不純物を注入すると、上述したｎ
型不純物を注入したときのような、仕事関数による効果
により閾値電圧が0Vから遠ざかるという現象は起きな
い。従ってパンチスルー電流抑制層2112のうちのゲート
絶縁膜2114下（カウンタドーズ領域）のｎ型不純物濃度
を下げる必要はなくなる。これにより、閾値電流を0Vに
近付けて動作速度を速めると共に、パンチスルー電流の
発生をも防止することができる。
（発明が解決しようとする課題） しかしこのような従来の半導体装置の製造方法には、ｐ
チャネルMOSトランジスタの閾値電圧が、設計段階で設
定された値から大きくはずれ、高い精度で制御すること
ができないという問題があった。この原因について、第
20図を参照して説明する。これは、半導体基板2100の表
面に形成されたｎウエル2120上に、ゲート絶縁膜2114
と、ｐ型不純物が注入される前の多結晶シリコン膜2211
が形成されており、パンチスルー電流抑制層2112には不
純物が添加されているが高濃度ｐ型不純物層2113（ソー
ス）、（ドレイン）等が形成される以前の段階のもので
あり、多結晶シリコン膜2211もパターニングされる前の
段階で一体となっている。
ここで多結晶シリコン膜2211へのｐ型不純物の注入は、
ボロンイオン（B+）が最適であるとされている。このボ
ロンの原子番号は５であるから、他の不純物のリン（原
子番号15）やヒ素（原子番号33）に比べて多結晶シリコ
ン膜2211のイオン注入阻止能力は本質的に低い。従って
ボロンイオンの加速電圧を例えば20KeVというように、
必然的に小さくせざるを得ない。しかし、イオンソース
源から安定にイオンを引き出すにはこのような加速電圧
は小さすぎるから、多結晶シリコン膜2211を突き抜けて
チャネル部に注入されないように、注入の深さを最適に
なるようにこの加速電圧が小さいままでこの加速電圧を
制御するのは困難であった。この加速電圧が小さすぎる
という問題を解決する方法の一つとして、フッ化ボロン
（BF2 +）イオンを用いるという方法もあり、高い加速電
圧で注入しながら実効的に注入深さを約1/5にすること
ができる。しかし、分子イオンであるフッ化ボロンイオ
ンは、より安定な各々のボロンイオンやフッ素イオンに
解離しやすいため、結局はボロンイオンのみを注入した
場合と同様な問題が生じることが多々出現することとな
る。従ってボロンイオンの注入深さを、多結晶シリコン
膜2211の内部で停止するように高い精度で制御すること
は、困難であった。
また多結晶シリコン膜2211の結晶は第20図に示されたよ
うに、ｐ型不純物層2113が形成される領域上ではグレイ
ンが乱れて成長するが、ゲート酸化膜2112上においては
垂直に成長している。この結果、ボロンイオンはｐ型不
純物層2113形成予定領域上では、矢印2201のように多結
晶シリコン膜2211の内部で停止するが、ゲート酸化膜21
12上では、矢印2202のように突き抜けてチャネル部2112
にまで達してしまうことが多く、これが閾値電圧のずれ
をもたらしていた。
本発明は上記事情に鑑みてなされたものであり、ｐチャ
ネルMOSトランジスタのゲート電極を構成する多結晶シ
リコン膜へｐ型不純物をイオン注入する際における、多
結晶シリコン膜下のチャネル部への突き抜けを防止する
ことによって、閾値電圧が設計段階で設定された値から
はずれることを防止し、高い精度で制御し得る半導体装
置の製造方法を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明の半導体装置の製造方法は、ｐチャネルMOSトラ
ンジスタ形成予定領域の半導体基板の表面にゲート酸化
膜を形成する工程と、ゲート酸化膜の上にゲート電極を
構成するための多結晶シリコン膜を形成する工程と、多
結晶シリコン膜の上に、CVD法又はスパッタリング法に
より非結晶質状態の材料から成る膜を形成する工程と、
非結晶材料から成る膜を介して、多結晶シリコン膜中に
ｐ型不純物イオンを注入する工程とを備えたことを特徴
としている。シリコン膜中にｐ型不純物イオンを注入す
る工程とを備えたことを特徴としている。
（作用） 多結晶シリコン膜の内部にｐ型不純物イオンを注入する
際に、この多結晶シリコン膜上にCVD法又はスパッタリ
ング法により形成された非晶質材料から成る膜を介して
行うことにより、ｐ型不純物イオンがこの非晶質材料膜
に入射されると進行方向が屈折されるため（デチャネリ
ング）、この膜を通過した後に多結晶シリコン膜へ入射
されたｐ型不純物イオンは、この多結晶シリコン膜を突
き抜けずに停止し、素子のチャネル部への注入が防止さ
れる。
（実施例） 本発明の一実施例について、図面を参照し説明する。第
１図は、本実施例による製造方法の基本的な概念を示し
たものである。ｐ型半導体基板101上に形成されたｎウ
エル110の表面上に、パターンニングされる前の多結晶
シリコン膜102が形成されており、その表面上に非晶質
膜103が形成されている。この非晶質膜103は、非晶質性
の材料であれば幅広く用いることができ、例えば絶縁性
材料のものではシリコン酸化物（SiO2）やシリコン窒化
物（SiN2）、導電性材料ではタングステン、チタン、モ
リブデン、コバルト、タンタル等の高融点金属、あるい
はタングステンシリサイド、チタンシリサイド、モリブ
デンシリサイド、コバルトシリサイド、タンタルシリサ
イド等の高融点金属硅化物が該当する。このような非晶
質材料から成る膜103を介してボロンイオンを注入する
と、イオンの進行方向が矢印105のように、非晶質膜103
によって屈折し、多結晶シリコン膜102の内部で停止す
る。従って第20図の矢印2202で示された従来の場合のよ
うに、ボロンイオンが多結晶シリコン膜を突き抜けて、
ゲート酸化膜下のチャネル部に注入されることが防止さ
れる。
このような非晶質膜103により、ボロンイオンの突き抜
け防止を図りつつ半導体装置を製造する方法について、
以下に説明する。
先ず半導体基板101の表面において、ｐチャネルMOSトラ
ンジスタ形成予定領域にｎウエル110が形成され、さら
に各素子形成予定領域間にフィールド酸化膜112及びフ
ィールド反転防止層113が形成されている（第２図）。
ゲート絶縁膜104は、ｐチャネルMOSトランジスタ側のド
レインとｎチャネルMOSトランジスタ側のドレインとを
接続する部分141及び142が、導通させるために除去され
ている。ｐチャネルMOSトランジスタのゲート電極形成
予定領域下にはパンチスルー電流抑制層106及びカウン
タドーズ領域105、ｎチャネルMOSトランジスタのゲート
電極形成予定領域下にパンチスルー電流抑制層108及び
カウンタドーズ領域107がそれぞれ形成された状態を示
している。そして表面全体が、LPCVD法等により約1000A
の膜厚に形成された不純物が無添加状態の多結晶シリコ
ン膜111が覆っている。
次にこの多結晶シリコン膜の表面全体に、上述した非晶
質膜103を形成する（第３図）。この図のｐ型不純物層
形成予定領域を含む箇所Ａを部分的に拡大したものが第
４図である。多結晶シリコン膜102上に形成する非晶質
膜103としては、上述したように絶縁性材料としてシリ
コン酸化物（SiO2）やシリコン窒化物（Si3N4）がある
が、CVD法あるいはスパッタリング法により500〜1000Å
の厚さに堆積して形成する。また導電性材料としてはタ
ングステン、チタン、モリブデン等の高融点金属、ある
いはタングステンシリサイド、チタンシリサイド、モリ
ブデンシリサイド等の高融点金属硅化物が挙げられる
が、これらについては例えば200〜1000Åの厚さとなる
ようにCVD法やスパッタリング法により形成する。
このようにして非晶質膜103を形成するが、この膜は厚
みが薄く、この後ボロンイオンを高ドーズ量で注入する
と内部応力により剥離する虞れがある。そこでラピッド
サーマルアーニリング法等により、第５図に示されたよ
うに多結晶シリコン膜102と接触している面103aを高融
点金属の場合シリサイデェーション化し、剥離の防止を
図ることが行われる。
非晶質膜103表面全体にレジスト膜を形成した後、ウェ
ット式あるいは乾式のエッチングを行って、第６図のよ
うにｎチャネルMOSトランジスタの形成予定領域及びｎ
型不純物注入予定領域上を残し、他の不要な部分を除去
する。そしてこのレジスト膜122をマスクとして、ボロ
ンイオンをｐチャネルMOSトランジスタ形成予定領域及
びｐ型不純物注入予定領域上の多結晶シリコン膜102の
内部に、非晶質膜103を介して例えばドーズ量を５×10
16、加速電圧を30keVで注入する。これにより、第７図
のようにボロンイオンが高濃度で注入された多結晶シリ
コン膜102aが得られる。この場合に、非晶質膜103を介
してボロンイオンを注入しているため、多結晶シリコン
膜102の内部でイオンが停止し、カウンタドーズ領域105
にまで突き抜けることがない。
次にこのレジスト膜122を例えば酸素プラズマでアッシ
ャー剥離し、硫酸と過酸化水素との熱混液処理をして完
全に除去する。この後レジストを全面に塗布し、ｐチャ
ネルMOSトランジスタ形成予定領域及びｐ型不純物注入
領域上が残るようにパターニングしてレジスト膜131を
形成する。このレジスト膜131をマスクとしてリンイオ
ン（Ｐ＋）をｎチャネルMOSトランジスタ形成予定領域
上の多結晶シリコン膜102の内部に、非晶質膜103を介し
て例えばドーズ量を５×1016、加速電圧を50eVで注入す
る。この場合に、注入すべきｎ型不純物であるリンある
いはヒ素は原子数が大きいため、非晶質膜103を介すま
でもなく多結晶シリコン膜102の内部でイオンが停止
し、カウンタドーズ領域107にまで突き抜けることがな
い。
そしてレジスト膜131及び非晶質膜103を除去する。ここ
で、非晶質膜103がシリコン酸化物等の絶縁性材料から
成る場合には必ず除去しなければならないが、タングス
テンやタングステンシリサイド等の導電性材料から成る
場合には必ずしも除去しなくともよい。このようにし
て、ｐチャネルMOSトランジスタ形成予定領域上には、
ボロンイオン（ｐ型不純物イオン）が注入された多結晶
シリコン膜102aが形成され、ｎチャネルMOSトランジス
タ形成予定領域上には、リンイオン（ｎ型不純物イオ
ン）が注入された多結晶シリコン膜102bが形成されるこ
とになる（第８図）。
このようにして得られた多結晶シリコン膜102a及び102b
の表面全体に、タングステンシリサイド等の高融点金属
硅化物から成る金属硅化物膜121を、膜厚が約2500Åに
なるように形成する（第９図）。
この後拡散炉、ラピッドサーマル炉等により最適な熱処
理温度サイクルを施し、この金属硅化物膜121の膜質の
調整をはかるが、この工程は後工程で不都合が生じない
場合には必要ではない。また、多結晶シリコン膜102a及
び102bから電気的に活性状態にある不純物ボロン、リン
が移動拡散して、それぞれ電気導電層143及び144が形成
される。同様に金属硅化物膜121と多結晶シリコン膜102
a,102bとの間には、このボロンやリンが移動拡散し活性
化して多結晶シリコンと金属硅化物とからなる多結晶シ
リコンよりは抵抗の低い電気導電性膜122が形成される
（第10図）。
この後レジストを塗布し、写真蝕刻法によりレジスト膜
132を形成し（第11図）、このレジスト膜132を用いてゲ
ート酸化膜104、多結晶シリコン膜102a及び102b、金属
硅化物膜121をリアクティブエッチング法等によりパタ
ーニングし、レジスト膜132をアッシャー、熱混液処理
等により除去する（第12図）。これにより、ゲート酸化
膜104a、多結晶シリコン膜102aa,金属硅化物膜121aの多
層構造から成るｐチャネルMOSトランジスタ側のゲート
電極と、ゲート酸化膜104b、多結晶シリコン膜102bb,金
属硅化物膜121bの多層構造から成るｎチャネルMOSトラ
ンジスタ側のゲート電極、及びゲート酸化膜104c、多結
晶シリコン膜102cc、金属硅化物膜121cから成るインバ
ータ出力電極が得られる。
次にレジスト膜135をマスクとしてボロンイオンを注入
し、ｐチャネルMOSトランジスタ側のソースとしてのｐ
型不純物層134及びドレインとしてのｐ型不純物層145を
形成し（第13図）、レジスト膜136をマスクとしてリン
イオンを注入することによって、ｎチャネルMOSトラン
ジスタ側のソースとしてのｎ型不純物層137及びドレイ
ンとしてのｎ型不純物層146を形成する（第14図）。
そして第１層目の配線1702及び層間絶縁膜1701、第２層
目の配線1704及び層間絶縁膜1705、さらにその表面全体
にパッシベーション膜1706を形成する（第15図）。
このような方法を用いて製造することにより、ボロンイ
オンの多結晶シリコン膜102下方のチャネル部（カウン
タドーズ領域105及びパンチスルー電流抑制層106）への
突き抜けが非晶質膜103によって防止されるため、閾値
電圧が設計当初の設定値からはずれず、高い精度で制御
することができる。
ここで第３図において、非晶質膜103を金属硅化物材料
でなくタングステン等の高融点金属を用いて形成した場
合には、熱炉やラピッドサーマル炉等により最適熱処理
温度サイクルを施して高融点金属のシリサイデーション
化を制御することによって、残留応力を最適化するとと
もに低抵抗化することができる。非晶質膜103は、一種
類でなく複数種類の材料を組み合わせてもよいが、同一
容器内でマルチスパッタリングが連続あるいは交互に行
い得る装置を用いることによって、短時間で形成するこ
とができる。このような方法で非晶質膜を形成すること
によって、低抵抗化されたゲート電極と設計当初にほぼ
一致した閾値を持つ相補型MOSトランジスタを得ること
ができる。
以上の実施例はいずれも一例であって、本発明を限定す
るものではない。例えば第７図において、ｎチャネルMO
Sトランジスタ側の多結晶シリコン膜102の内部にｎ型不
純物を注入しているが、このようなイオン注入の代わり
にPOCl3（三塩化オキシリン）法ドーピングにより一括
全面添加するか、あるいはLPCVD法によって予め多結晶
シリコン膜103を形成する時に添加してもよい。また第
３図において、多結晶シリコン膜111の表面上に形成す
る非晶質膜103は、以下のようにして行ってもよい。多
結晶シリコン膜111の内部に、ヒ素を例えば５×1016の
高ドーズ量、40keVの加速電圧でイオン注入する。ヒ素
は上述したように質量が大きいので、このように高濃度
でイオン注入すると多結晶シリコン膜111の表面は非晶
質化する。この結果、多結晶シリコン膜111の表面上に
非晶質膜103が形成されたこととなり、この後に行われ
るボロンイオンの注入に対して、突き抜けを防止する膜
としての役割を果たす。さらに、バイポーラトランジス
タを同一基板上に含む相補型MOS集積回路装置に対して
も適用が可能であり、この場合に相補型MOSトランジス
タにおけるゲート電極の形成のみならず、バイポーラト
ランジスタのエミッタ電極とその引き出し電極の形成に
おいても、本発明の製造方法を用いることができる。同
様に本発明の製造方法は、側壁を用いた自己整合ソース
・ドレイン形成法による相補型MOS集積回路にも適用で
き、バイポーラトランジスタを同一基板上に含むものに
対しても用いることができる。
〔発明の効果〕
以上説明したように本発明の半導体装置の製造方法は、
ゲート電極を構成する多結晶シリコン膜の内部にｐ型不
純物イオンを注入する際に、多結晶シリコン膜上にCVD
法又はスパッタリング法により形成された非晶質膜を介
して行うため、このイオンの進行方向が非晶質膜によっ
て屈折（デチャネリンブ）されて多結晶シリコン膜下へ
突き抜けずに停止するため、多結晶シリコン膜下に位置
したチャネル部にイオン注入されることが防止され、閾
値電圧を設計段階の設定値に高い精度で一致させること
が可能である。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体装置の製造方法
の概念を表した素子断面図、第２図及び第３図、第６図
から第15図は同製造方法を示した工程別素子断面図、第
４図及び第５図は、第３図における箇所Ａを表した部分
拡大図、第16図は従来の方法により製造された半導体装
置を示した素子断面図、第17図は同装置におけるｐチャ
ネルMOSトランジスタのゲート電極下のチャネル部を拡
大した断面図、第18図（ａ）は第17図の箇所Ｂにおける
深さ方向に対する不純物濃度を示した図であり、第18図
（ｂ）はこの箇所Ｂを示した部分拡大図、第19図は従来
の方法により製造された半導体装置を示した素子断面
図、第20図は従来の半導体装置の製造方法においてボロ
ンイオンを多結晶シリコン膜に注入する様子を示した素
子断面図である。 101…半導体基板、102,111…多結晶シリコン膜、103…
非晶質膜、104…ゲート絶縁膜、105,107…カウンタドー
ズ領域、106,108…パンチスルー電流抑制層、110…ウエ
ル、112…フィールド酸化膜、113…フィールド反転防止
層、121…金属硅化物膜、132,135,136…レジスト膜、17
02…第１層目の配線、1704…第２層目の配線、1701,170
3,1705…層間絶縁膜、1706…パッシベェーション膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 29/78 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｄ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ｐチャネルMOSトランジスタ形成予定領域
    の半導体基板の表面にゲート酸化膜を形成する工程と、 前記ゲート酸化膜の上にゲート電極を構成するための多
    結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜の上に、CVD法又はスパッタリン
    グ法により非結晶質状態の材料から成る膜を形成する工
    程と、 前記非結晶質材料から成る膜を介して、前記多結晶シリ
    コン膜中にｐ型不純物イオンを注入する工程とを備えた
    ことを特徴とする半導体装置の製造方法。
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