CN1060588C - 制造半导体器件的方法 - Google Patents
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Abstract
制造在源/漏区中有低电阻率硅化物层的CMOS结构的半导体器件。为了减小n-型源/漏区(112)的电阻率要形成硅化物层，在形成高熔点金属硅化物层(117)前，在其上形成未掺杂硅层(113)。通过硅层离子注入，形成n-型源/漏区。这样便可获得浅结p型源/漏区(115)，防止离子注入时间增加，且可以不减小离子注入能量地快速生产。
Description
本发明涉及制造半导体器件的方法，特别是涉及制造具有CMOS结构和源／漏区具有低电阻率硅化物层，能使MOS晶体管结构小型化的半导体器件的制造方法。
由于最近趋于使半导体器件小型化，因此要减少源／漏区的面积，增加和源／漏区相连的互连电阻。为了增加工作速度，建议半导体器件具有低电阻率的MOS晶体管，并使晶体管的源／漏区具有高熔点金属硅化物层。并且使半导体器件成为具有包括P—沟道MOS晶体管和n—沟道MOS晶体管的CMOS结构半导体器件，已采用如图1A和图1B所示的工艺。
如图1A所示，在P—型硅衬底101的表面区中形成n—型阱102，在衬底101的表面部分形成元件隔离绝缘膜103，栅绝缘膜104，和栅电极105。然后，在n—型阱102中，通过掺入p—型杂质，形成p—型LDD109和源／漏区115。同样，在p型衬底101中，通过掺入n—型杂质，形成n—型LDD107和n—型源／漏区112。在整个表面上淀积诸如钛或钴的高熔点金属116后，热处理该结构，使高熔点金属116和硅进行反应，然后腐蚀掉没进行反应的高熔点金属。如图1B所示，由这种工艺，在源／漏区112和115选择地形成低电阻率的硅化物层117。
但是，发现，对于上述制造方法，因图形宽度变窄，在源／漏区112中形成的硅化物层117的电阻增加。这是因为在硅表面存在形成n—型源／漏区112的高浓度杂质，例如砷和磷，阻止了高熔点金属和硅的反应，影响了较低电阻率的性能。
具有CMOS结构的现有技术中的半导体器件的另一个问题是，难于制造精细结构的p—型MOS晶体管。为了制造p—型MOS晶体管源／漏区115，需要把诸如硼或者BF2的1×1015到1×1016cm—2的p—型杂质注入到n—型阱102中来制造n—型阱102的有源区。这意味着p—型MOS晶体管结构小型化需要减少离子注入能量，这样减少杂质层的结深。对于目前的离子注入技术，离子注入能量的较低限量是大约10kev。此外，对于30kev及以下的离子注入能量，不可避免的减少离子注入电流量，这导致离子注入的时间大量地增加，增加了制造半导体器件的时间和成本。
例如在1994 IEDM Tedhnidal Digest，pp．687—690中提出了解决这个问题的方法，特别是解决在N—型源／漏区112中硅化物层117电阻增加的问题的方法。如图2所示，在提出的这种方法中，在形成n—型源／漏区112后，在n—型源／漏区112上外延生长硅形成的没掺杂硅层113的整个表面上。淀积高熔点金属，然后对该结构进行热处理，使高熔点金属和没掺杂的硅层发生反应，于是形成硅化物层。用这种方法，的确能抑制n—型源／漏区硅化物层的电阻率的增加，但是难以满足快速形成浅结p—型源／漏区的要求。
本发明的目的是克服现有技术中存在的问题，并且提供制造具有CMOS结构半导体器件的方法，它能使n—型源／漏区硅化物层的电阻率减少，还能够快速地形成浅结p—型源／漏区，这样便可实现结构小型化和提高工作速度。
按照本发明的一个方案，提供制造半导体器件的方法，该器件具有p—型MOS晶体管和n—型MOS晶体管，还具有至少在每个MOS晶体管的源／漏区上形成的高熔点金属硅化物层，该方法包括下列步骤：
在形成位于硅衬底上面的每个MOS晶体管的栅绝缘膜和栅电极以后，通过掺杂形成n—型MOS晶体管的源／漏区；
在n—型和p—型MOS晶体管的每一个源／漏区上形成硅层；
通过硅层形成p—型MOS晶体管的源／漏区；
通过在整个表面上淀积高熔点金属，使高熔点金属和硅层反应形成高熔点金属硅化物层。
在按照本发明形成的半导体器件的n—型MOS晶体管中，在源／漏区上形成未掺杂的硅层后，形成高熔点金属的硅化物层。这样便可减少n—型源／漏区的电阻率。此外，在p—型MOS晶体管的源／漏区中也可形成高熔点金属的硅化物层。这样便不需要减少离子注入能量，于是，能够形成浅p—型晶体管源／漏区，防止离子注入时间增长，可快速和低成本地制造半导体器件。
通过下面结合附图对优选实施例的说明，本发明的上述和其它目的，特征和优点将显而易见。
图1A和图1B是常规半导体器件的剖视图，用于说明该器件制造方法的各步骤；
图2是另一种常规半导体器件的剖视图，用于说明该器件制造方法的各步骤；
图3A到图3J是用于说明按照本发明第1实施例制造方法的半导体器件的剖视图；
图4A到图4E是用于说明按照本发明第2实施例的制造方法的半导体器件的剖视图；
图5A和图5B是用于说明按照本发明第3实施例的制造方法的半导体器件的剖视图。
下面结合附图说明本发明的优选实施例。
图3A到图3J是表示按照本发明第1实施例制造半导体器件方法各连续步骤的剖视图。如图3A所示，在p—型硅衬底101内形成n—型阱102后，在p—型硅衬底101表面部分，连续地形成元件隔离膜103，栅绝缘膜104和栅电极105。在该实施例中，栅电极105是单层多晶硅膜，但是它也可以是硅化物／多晶硅叠层。
接着，如图3B所示，用光致抗蚀剂层106覆盖p—MOS晶体管区，并且，利用30kev能量，注入2×1013cm—2浓度的n—型杂质，在n型MOS晶体管区形成低杂质浓度的源／漏区，即n—型LDD区107。如图3C所示，用光致抗蚀剂层108覆盖n—型MOS晶体管区，利用10kev能量，2×1013cm—2浓度(剂量)，离子注入p—型杂质，在p—型MOS晶体管中形成p—型LDD区109。在1000℃热处理10秒钟，活化LDD区107和109。
在整个表面上淀积氧化硅膜，然后各向异性的腐蚀，在栅极105的侧面形成侧壁氧化层110，如图3D所示。如图3E所示，用光致抗蚀剂层111覆盖P—型MOS晶体管区，通过以3×1015cm—2浓度，30kev能量，离子注入诸如As的n—型杂质，并且在1000℃热处理10秒进行活化，在n—型MOS晶体管的源／漏形成区中形成高杂质浓度的n—型源／漏区112。
如图3F所示，在露出硅的区域，在Si2H6气氛中，在1013Pa(Pasdal)和600—700℃条件下，外延生长外延硅层113。对于选择外延生长工艺，参考1995 Symposiumon Technology Digest ofTechnical papers，pp，21—22所表示的技术。如图3G所示，用光致抗蚀剂114覆盖n—型MOS晶体管区，并且用3×1015cm—2″浓度，30kev能量，离子注入诸如BF2的P—型杂质，在1000℃热处理10秒进行活化，在p—型MOS晶体管区中形成高杂质浓度的p—型源／漏区115。这样形成的源／漏区115和没有外延生长而只离子注入的情况相比，由于有外延硅层113的厚度，在衬底101表面下面有较小的结深。例如，当硅层113是30nm厚时，和没有外延生长只进行离子注入情况相比，沟道长度减少大约0．1μm。
如图3H所示，例如在整个表面淀积30nm厚的钛116，然后在氮气氛中在640℃把该结构热处理20秒，在n—型MOS晶体管中没掺杂的外延硅层113和钛116之间，和p—型MOS晶体管中含BF2的外延硅层113和钛116之间产生硅化反应。如图3I所示，在硅层113的表面部分形成大约厚30nm的硅化钛层117，而在硅化钛层117上面形成氮化钛层118。在侧壁110上面没有形成硅化钛。它只是由氮化钛构成。这样形成的硅化钛层117由称为“C49结构”的高电阻率硅化钛组成。
以后，用包含氨和过氧化氢的混合溶液除掉氮化钛层118，在源／漏区112和115及栅电极105上选择地留下硅化钛层117。把该结构在氮气氛中在850℃热处理10秒钟，由此，把具有高电阻率C49结构的硅化钛层转相到低电阻率的C56结构，以使硅化钛层117具有7Ω／口的电阻率。如图3J所示，利用众所周知的方法，形成层间绝缘膜119和金属互连层120，这样制成具有CMOS结构的半导体器件。
在本实施例中，在形成高熔点金属的硅化物层117之前，在n—型MOS晶体管的源／漏区112上面形成没掺杂的外延硅层113层。这便可使n—型源／漏区112的电阻率降低。此外，利用外延生长硅层113进行离子注入，形成p—型MOS晶体管的源／漏区115。这样形成的源／漏区115可以具有浅结深度。于是不必减少离子注入能量，就可以防止离子注入时间增加，且可以快速低成本地制造半导体器件。
图4A到图4E表示本发明第2实施例。在第1实施例中，形成p—型MOS晶体管的p—型LDD109，但是，在窄宽度的侧壁110处不需要形成上述的LDD结构。如图4A所示，形成n—型MOS晶体管的n—型LDD107，如图4B所示，形成侧壁110，而没有形成p—型晶体管的任一p型LDD。然后，如图4C所示，形成n—型MOS晶体管的n—型源／漏区112，如图4D所示，通过选择外延生长，形成硅层113。如图4E所示，形成p—型MOS晶体管的p—型源／漏区115。当侧壁110的宽度为大约50nm时，p—型MOS晶体管的源／漏区115的结达到栅电极，于是不需要LDD。其后续各步骤类似于图3H所示步骤及其后面相同步骤。
图5A和图5B表示本发明第3实施例。在前面的第1实施例中，通过选择外延生长硅，在栅电极1．05上形成硅层。但是，通过选择外延生长形成硅层113后，把离子注入到p—型MOS晶体管的源／漏区115中。这意味着在栅电极105上没有形成硅层。如图5A所示，在形成栅电极105时，例如，在栅电极上，形成厚度大约为100nm的氧化硅绝缘膜121。如图5B所示，象第1实施例那样，在形成n—型MOS晶体管的n—型LDD107及p—型MOS晶体管的p—型LDD109后，形成侧壁110。于是，只在源／漏区暴露出硅衬底101。其后续步骤和图3E所示的步骤及其后续步骤相同。
上述说明涉及把钛用作高熔点金属的情况。但是，按照本发明，它也能利用诸如钴、钼等其它高熔点金属。
上面利用优选实施例说明了本发明，但是应该了解，上述实施例只是说明本发明而不是进行限制，在不脱离权利要求限定的本发明的实际范围的情况下，可在附带权利要求的范围内进行各种变化。
Claims (15)
1．一种制造半导体器件的方法，该器件具有p—型MOS晶体管和n—型MOS晶体管，至少在每个MOS晶体管的源／漏区(112、115)上形成高熔点金属硅化物层(117)，所述方法包括下列步骤：
在形成位于硅衬底(101)上面的每个MOS晶体管的栅绝缘膜(104)和栅电极(105)后，通过掺杂，形成所述n—型MOS晶体管的源／漏区(112)；
通过在所述n—型和p—型MOS晶体管的区上的选择性外延生长工艺形成一个硅层，硅在所述区中被暴露；
通过所述硅层，形成所述p—型MOS晶体管的源／漏区(115)；
通过在整个表面淀积高熔点金属(116)，使所述高熔点金属和所述硅层发生反应，形成所述高熔点金属硅化物层。
2．一种制造半导体器件的方法，该器件具有p—型MOS晶体管和n—型MOS晶体管，且至少在每个MOS晶体管的源／漏区(112、115)上形成高熔点金属硅化物层(117)，所述方法包括下列步骤：
在形成位于硅衬底(101)上面的每个所述MOS晶体管的栅绝缘膜(104)和栅电极(105)后，通过掺杂形成所述p—型MOS晶体管和所述n—型MOS晶体管中至少一个的低杂质浓度区(107，109)；
在每个MOS晶体管所述栅电极的侧面，形成侧壁(110)；
通过离子注入杂质，形成所述n—型MOS晶体管的作为高杂质浓度区的源／漏区(112)；
通过在n—型和p—型MOS晶体管的区的选择外延生长工艺，形成硅层(113)，硅在所述区中被暴露；
通过所述硅层，利用离子注入p—型杂质，形成所述p—型MOS晶体管的作为高杂质浓度区的源／漏区(115)；
通过在整个表面上淀积高熔点金属层(116)，使所述高熔点金属和所述硅层进行反应，形成高熔点金属硅化物层(117)；以及除掉没硅化反应的残留的高熔点金属。
3．按照权利要求2的制造半导体器件的方法，其特征是，只在所述n—型MOS晶体管的源／漏区(115)，形成低杂质浓度区。
4．按照权利要求1的制造半导体器件的方法，其特征是，在源／漏区(112、115)上形成的所述硅层是没掺杂的硅层。
5．按照权利要求2的制造半导体器件的方法，其特征是，在源／漏区(112、115)上形成的所述硅层是没掺杂的硅层。
6．按照权利要求3的制造半导体器件的方法，其特征是，在源／漏区(112、115)上形成的所述硅层是没掺杂的硅层。
7．按照权利要求1的制造半导体器件的方法，其特征是，从由钛、钴、钼组成的组中选择所说高熔点的金属，从由硅化钛层、硅化钴层、硅化钼层组成的组中选择所述高熔点金属硅化物层。
8．按照权利要求2的制造半导体器件的方法，其特征是，从由钛、钴、钼组成的组中选择所说高熔点的金属，从由硅化钛层，硅化钴层、硅化钼层组成的组中选择所述高熔点金属硅化物层。
9．按照权利要求3的制造半导体器件的方法，其特征是，从由钛、钴、钼组成的组中选择所述高熔点的金属，从由硅化钛层、硅化钴层、硅化钼层中选择所述高熔点金属的硅化物层。
10．按照权利要求1的制造半导体器件的方法，其特征是，在源／漏区(112、115)上面形成的所述硅层的厚度至少为30nm。
11．按照权利要求2的制造半导体器件的方法，其特征是，在源／漏区(112、115)上面形成的所述硅层的厚度至少为30nm。
12．按照权利要求3的制造半导体器件的方法，其特征是，在源／漏区(112、115)上面形成的所述硅层的厚度至少为30nm。
13．按照权利要求4的制造半导体器件的方法，其特征是，在源／漏区(112、115)上面形成的所述硅层的厚度至少为30nm。
14．按照权利要求5的制造半导体器件的方法，其特征是，在源／漏区(112、115)上面形成的所述硅层的厚度至少为30nm。
15．按照权利要求6的制造半导体器件的方法，其特征是，在源／漏区(112、115)上面形成的所述硅层的厚度至少为30nm。
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