JP5070189B2

JP5070189B2 - 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路

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Publication number: JP5070189B2
Application number: JP2008306873A
Authority: JP
Inventors: 豪哉川添; 英治青木; 克正藤井; テンスーシェン
Original assignee: Sharp Laboratories of America Inc
Current assignee: Sharp Laboratories of America Inc
Priority date: 1998-08-25
Filing date: 2008-12-01
Publication date: 2012-11-07
Anticipated expiration: 2019-08-17
Also published as: JP2009081458A

Description

本発明は、半導体集積回路において、外部からの静電気流入または帯電した半導体集積回路から外部への静電気放出現象によって半導体集積回路が破壊されることから保護する静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路に関する。

半導体集積回路で問題とされる静電気放電は、半導体集積回路の取り扱い時に、帯電した人体や機械装置等から静電気が半導体集積回路に流入したり、摩擦などで半導体集積回路自体が帯電し、外部の導体に静電気を放出する現象である。静電気放電現象によって、瞬時に静電気が半導体集積回路に流入、または半導体集積回路から流出するため、半導体集積回路装置の内部に過大な電流が流れ、また、過電流によって過大な電圧が内部回路に印加され、半導体集積回路内で接合破壊、配線溶断、酸化膜絶縁破壊等が生じ、半導体集積回路が破壊される。

静電気放電現象によって半導体集積回路が破壊されるのを防ぐために、一般に、半導体集積回路の外部端子と内部回路の間に静電気保護装置が設けられており、静電気の迂回回路が形成されている。この静電気保護装置は半導体集積回路を形成する製造工程を用いて形成される。半導体集積回路の製造コストを増加させないため、半導体集積回路の製造工程以外に特別な製造工程を付加せずに静電気保護装置が形成されることが望ましい。

静電気保護装置としては、半導体集積回路の内部を過渡的に流れる電流を制限する、拡散抵抗、ポリシリコン抵抗といった電流制限素子や、内部回路に印加される電圧を抑制する、ダイオード、サイリスタ、ＭＯＳトランジスタ、バイポーラトランジスタといった電圧クランプ素子で構成される保護回路が一般に用いられる。

サイリスタは、電圧クランプ素子として、過大な放電電流を流すことに長けている。しかし、サイリスタがオン状態となるトリガ電圧は、本来、２５〜４０Ｖと高電圧であるため、サイリスタ動作前に半導体集積回路が破壊されやすく、トリガ電圧を低電圧化下するため特別な工夫がされてきた。

図２４は、従来の静電気保護装置の断面図を示す。図２４には低電圧でトリガするサイリスタの一例が示されている（日本国特許番号第２５０５６５２号）。

図２４を参照して、ｐ型基板１にｎ型不純物拡散層で形成されたるｎ型ウェル２が形成されている。ｎ型ウェル２の中には、ｐ型アノード高濃度不純物領域４とｎ型アノードゲート高濃度不純物領域５が形成されている。ｎ型ウェル２とｐ型基板１の境界には、ｐ型高濃度不純物領域５５が形成されており、ｐ型高濃度不純物領域５５の一部はｎ型ウェル２に囲まれ、一部はｐ型基板１に囲まれている。ｎ型ウェル２から離れたｐ型基板１の領域には、ｎ型カソード高濃度不純物領域６とｐ型カソードゲート高濃度不純物領域７とが形成されている。ｐ型アノード高濃度不純物領域４とｎ型アノードゲート高濃度不純物領域５とはコンタクト１６とメタル１８とを介してアノード端子３６に接続されている。ｎ型カソード高濃度不純物領域６とｐ型カソードゲート高濃度不純物領域７とはコンタクト１６とメタル５３とを介してカソード端子５４に接続されている。

図２５を参照して、図１９で説明した低電圧サイリスタは、一例として半導体集積回路
の電源供給線と基準電圧線との間に配置される。静電気保護装置５６のアノード端子３６は、電源供給線５２に接続され、静電気保護装置５６のカソード端子５４は基準電圧線４５に接続される。静電気放電による過電圧が電源供給線５２に加わり、静電気保護装置５６内のサイリスタのトリガ電圧に達すると、サイリスタがオン状態になり、低抵抗経路が電源供給線５２と基準電圧線４５との間に形成される。この低抵抗経路によって、電源供給端子５１から流入する静電気を基準電圧端子４４へ逃がし、電源供給線５２と基準電圧線４５に接続された半導体集積回路５７の破壊を防ぐ。

ｐ型高濃度不純物領域５５が形成されていない場合には、サイリスタのトリガ電圧は、ｐ型基板１とｎ型ウェル２とのブレークダウン電圧で決まり、一般のＣＭＯＳ半導体集積回路の製造工程では、２５Ｖから４０Ｖと高電圧となる。このような高電圧では、サイリスタがオン状態になる前に半導体集積回路５７の内部回路が破壊されてしまう。図２４に示されるサイリスタのトリガ電圧は、ｐ型高濃度不純物領域５５とｎ型ウェル２のブレークダウン電圧によって決まり、ｐ型高濃度不純物領域５５の存在によって、ブレークダウン電圧は、ｐ型基板１とｎ型ウェル２とのブレークダウン電圧よりも低くすることができる。

半導体集積回路の最小加工寸法が微細になり、集積回路の高速動作が望まれるようになると、ＭＯＳトランジスタのソース／ドレイン拡散抵抗やゲート配線抵抗を低減するために、サリサイド工程（自己整合シリサイド）が使われるようになった。サリサイド工程では、低抵抗化するシリコン基板表面およびポリシリコン表面を露出させておき、チタンやコバルト等の高融点金属を堆積した後、熱処理を加えることで、シリコン表面とポリシリコン表面にシリコンと高融点金属の合金（シリサイド）を形成するものである。

ＣＭＯＳプロセスでのサリサイド工程では、ＭＯＳトランジスタのゲート酸化膜または素子分離絶縁体で被われていないシリコン表面はシリサイド層が形成される。図２０の低電圧でトリガーされるサイリスタにおいて、トリガーとなるｐ型高濃度不純物領域５５とｎ型ウェル２のシリコン表面は、共にシリサイド層が形成される。すると、ｐ型高濃度不純物領域５５とｎ型ウェル２は電気的に短絡してしまい、ｐ型高濃度不純物領域５５とｎ型ウェル２間でブレークダウンが生じなくなるという問題がある。また、ｐ型高濃度不純物領域５５とｎ型ウェル２が電気的に短絡することにより、ｎ型アノードゲート高濃度不純物領域５、ｎ型ウェル２、ｐ型高濃度不純物領域５５，ｐ型基板１、ｐ型カソードゲート高濃度不純物領域７が短絡し、アノード端子３６とカソード端子５４とが短絡するという間題が生じる。

ｐ型高濃度不純物領域５５とｎ型ウェル２が電気的に短絡することを避ける手段として、シリサイド工程の前に、半導体集積回路を形成する工程とは別に、ｐ型高濃度不純物領域５５とｎ型ウェル２のｐｎ接合部のシリコン表面上にシリサイド化を阻害する絶縁体を形成しておく方法がある。しかしこの方法では、半導体集積回路の工程に新たな工程やフォトマスクを加えることになるので、半導体集積回路の製造コストが上昇するという問題がある。

本発明は、半導体集積回路の製造でサリサイド工程が用いられた場合であっても、半導体集積回路の製造工程に何等特別な工程やフォトマスクを追加しないで形成できる静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路を提供することを目的とする。

本発明に係る静電気保護装置は、半導体集積回路の入力部または出力部に設けられ、該半導体集積回路の外部から該半導体集積回路への静電気サージの流入または該半導体集積回路から該半導体集積回路の外部への静電気サージの放出から該半導体集積回路の内部回路を保護する静電気保護装置であって、該静電気保護装置は、トリガーダイオードを有するサイリスタを含み、該トリガーダイオードは、該サイリスタを低電圧でオン状態にし、該サイリスタは、ｎ型ウェルの表面に形成されたｐ型アノード高濃度不純物領域およびｎ型アノードゲート高濃度不純物領域と、該ｎ型ウェルから離れたｐ型基板またはｐ型ウェルの表面に形成されたｐ型カソードゲート高濃度不純物領域およびｎ型カソード高濃度不純物領域と、該ｐ型アノード高濃度不純物領域の表面、該ｎ型アノードゲート高濃度不純物領域の表面、該ｐ型カソードゲート高濃度不純物領域の表面、該ｎ型カソード高濃度不純物領域の表面のそれぞれに形成されたそれぞれのシリサイド層と、該ｐ型アノード高濃度不純物領域の表面、該ｎ型アノードゲート高濃度不純物領域の表面、該ｐ型カソードゲート高濃度不純物領域の表面、該ｎ型カソード高濃度不純物領域の表面のそれぞれに形成されたそれぞれのシリサイド層にコンタクトを介して接続されたそれぞれのメタルと、を含み、該トリガーダイオードは、ｐ型高濃度不純物領域と、該ｐ型高濃度不純物領域の表面に形成されたシリサイド層と、ｎ型高濃度不純物領域と、該ｎ型高濃度不純物領域の表面に形成されたシリサイド層と、該ｐ型高濃度不純物領域と該ｎ型高濃度不純物領域とを分離するための絶縁体とを含み、該トリガーダイオードは、該絶縁体によって、該ｐ型高濃度不純物領域の表面に形成された該シリサイド層と該ｎ型高濃度不純物領域の表面に形成された該シリサイド層とが電気的に絶縁されるように構成されており、該ｐ型基板または該ｐ型ウェルと該ｎ型ウェルとの境界は、該トリガーダイオードの該ｐ型高濃度不純物領域または該トリガーダイオードの該ｎ型高濃度不純物領域の下に形成されており、そのことにより上記目的が達成される。
前記絶縁体は、前記半導体集積回路のＭＯＳトランジスタのゲート部のゲート側壁絶縁体と同じ構造体であってもよい。
前記絶縁体は、前記半導体集積回路のＭＯＳトランジスタの素子分離絶縁体と同じ構造体であってもよい。
本発明に係る静電気保護装置の製造方法は、半導体集積回路の入力部または出力部に設けられ、該半導体集積回路の外部から該半導体集積回路への静電気サージの流入または該半導体集積回路から該半導体集積回路の外部への静電気サージの放出から該半導体集積回路の内部回路を保護する静電気保護装置の製造方法であって、該静電気保護装置は、トリガーダイオードを有するサイリスタを含み、該トリガーダイオードは、該サイリスタを低電圧でオン状態にし、該静電気保護装置の製造方法は、ｎ型ウェルの表面に、該サイリスタのｐ型アノード高濃度不純物領域およびｎ型アノードゲート高濃度不純物領域を形成し、該ｎ型ウェルから離れたｐ型基板またはｐ型ウェルの表面に、該サイリスタのｐ型カソードゲート高濃度不純物領域およびｎ型カソード高濃度不純物領域を形成し、該トリガーダイオードのｐ型高濃度不純物領域およびｎ型高濃度不純物領域を形成する工程であって、該トリガーダイオードの該ｐ型高濃度不純物領域および該ｎ型高濃度不純物領域は、絶縁体によって互いに分離され、該ｐ型基板または該ｐ型ウェルと該ｎ型ウェルとの境界は、該トリガーダイオードの該ｐ型高濃度不純物領域または該トリガーダイオードの該ｎ型高濃度不純物領域の下に形成される、工程と、該絶縁体を形成した後に、高融点金属を堆積し、熱処理を加えることにより、該絶縁体の表面にはシリサイド層を形成しない一方で、該ｐ型アノード高濃度不純物領域の表面、該ｎ型アノードゲート高濃度不純物領域の表面、該ｐ型カソードゲート高濃度不純物領域の表面、該ｎ型カソード高濃度不純物領域の表面、該ｐ型高濃度不純物領域の表面、該ｎ型高濃度不純物領域の表面のそれぞれにシリサイド層を形成する工程と、該ｐ型アノード高濃度不純物領域の表面、該ｎ型アノードゲート高濃度不純物領域の表面、該ｐ型カソードゲート高濃度不純物領域の表面、該ｎ型カソード高濃度不純物領域の表面のそれぞれに形成されたそれぞれのシリサイド層にコンタクトを介してそれぞれのメタルを接続する工程とを包含し、該トリガーダイオードは、該絶縁体によって、該ｐ型高濃度不純物領域の表面に形成された該シリサイド層と該ｎ型高濃度不純物領域の表面に形成された該シリサイド層とが電気的に絶縁されるように構成されており、そのことにより上記目的が達成される。
本発明に係る静電気保護回路は、半導体集積回路の入出力端子から流入する静電気サージを基準電圧線へ迂回させる静電気保護回路であって、請求項１に記載の静電気保護装置と、保護ダイオードとを備えており、該静電気保護装置と該保護ダイオードとは、該半導体集積回路の入／出力信号線と基準電圧線との間に並列に配置されており、該静電気保護装置に備えられたサイリスタのアノードとアノードゲートと該保護ダイオードのカソードとは、該入／出力信号線に接続されており、該サイリスタのカソードとカソードゲートと該保護ダイオードのアノードとは、該基準電圧線に接続されており、該静電気保護装置は、該サイリスタの該アノードと該保護ダイオードの該カソードとの間にｎ型ウェル中に形成された抵抗器をさらに備えており、そのことにより上記目的が達成される。
本発明に係る他の静電気保護回路は、半導体集積回路の入出力部から流入する静電気サージを電源供給線へ迂回させる静電気保護回路であって、請求項１に記載の静電気保護装置と、ｎ型ウェル中に形成された保護ダイオードとを備えており、該静電気保護装置と該保護ダイオードとは、半導体集積回路の入／出力信号線と電源供給線との間に並列に配置されており、該静電気保護装置に備えられたサイリスタのアノードとアノードゲートと該保護ダイオードのカソードとは、該半導体集積回路の電源供給線に接続されており、該サイリスタのカソードと該保護ダイオードのアノードとは、該入／出力信号線に接続されており、該サイリスタのカソードゲートは、該基準電圧線に接続されており、該静電気保護装置は、該サイリスタの該カソードと該保護ダイオードの該アノードとの間にｎ型ウェル中に形成された抵抗器をさらに備えており、そのことにより上記目的が達成される。
本発明に係るさらに他の静電気保護回路は、半導体集積回路の電源供給線から流入する静電気サージを基準電圧線へ迂回させる静電気保護回路であって、請求項１に記載の静電気保護装置を備えており、該静電気保護装置は、該半導体集積回路の電源供給線と基準電圧線との間に配置されており、該静電気保護装置に備えられたサイリスタのアノードとアノードゲートとは、該電源供給線に接続されており、該サイリスタのカソードとカソードゲートとは、該基準電圧線に接続されており、そのことにより上記目的が達成される。
本発明に係るさらに他の静電気保護回路は、半導体集積回路の入出力端子、基準電圧端子、または電源供給端子から流入する静電気サージを、他の入出力端子、基準電圧端子、または電源供給端子へ逃がす静電気保護回路であって、請求項５に記載の静電気保護回路と、請求項６に記載の静電気保護回路と、請求項７に記載の静電気保護回路を備えており、請求項５に記載の静電気保護回路は該半導体集積回路の入／出力信号線と基準電圧線間に形成されており、請求項６に記載の静電気保護回路は該半導体集積回路の入／出力信号線と電源供給線間に形成されており、請求項７に記載の静電気保護回路が該半導体集積回路の電源供給線と基準電圧線間に形成されており、そのことにより上記目的が達成される。
本発明に係るさらに他の静電気保護回路は、半導体集積回路の入出力端子、基準電圧端子、または電源供給端子から流入する静電気サージを、他の入出力端子、基準電圧端子、または電源供給端子へ逃がす静電気保護回路であって、請求項１に記載の静電気保護装置を三つ備えており、第一の該静電気保護装置に備えられた第一のサイリスタのアノードとアノードゲートは、該半導体集積回路の電源供給線に接統し、該第一のサイリスタのカソードは該半導体集積回路の入／出力信号線に接続し、該第一のサイリスタのカソードゲートは該半導体集積回路の基準電圧線に接続し、該第二の静電気保護装置に備えられた第二のサイリスタのアノードとアノードゲートは該半導体集積回路の入／出力信号線に接続し、該第二のサイリスタのカソードとカソードゲートは基準電圧線に接続し、該第三の静電気保護装置に備えられた第三のサイリスタのアノードとアノードゲートは該半導体集積回路の電源供給線に接続し、該第三のサイリスタのカソードとカソードゲートは基準電圧線に接続し、そのことにより上記目的が達成される。
本発明に係るさらに他の静電気保護回路は、半導体集積回路の入出力端子、基準電圧端子、または電源供給端子から流入する静電気サージを、他の入出力端子、基準電圧端子、または電源供給端子へ逃がす静電気保護回路であって、請求項５に記載の静電気保護回路と、請求項７に記載の静電気保護回路を備えており、請求項５に記載の静電気保護回路は該半導体集積回路の入／出力信号線と基準電圧線間に形成されており、請求項７に記載の静電気保護回路が該半導体集積回路の電源供給線と基準電圧線間に形成されており、そのことにより上記目的が達成される。
本発明に係るさらに他の静電気保護回路は、半導体集積回路の入出力端子、基準電圧端子、または電源供給端子から流入する静電気サージを、他の入出力端子、基準電圧端子、または電源供給端子へ逃がす静電気保護回路であって、請求項１に記載の第一の静電気保護装置を該半導体集積回路の基準電圧線と入／出力信号線間に備えており、該第一の静電気保護装置に備えられた第一のサイリスタのアノードとアノードゲートは、該半導体集積回路の入／出力信号線に接続し、該第一のサイリスタのカソードとカソードゲートは該半導体集積回路の基準電圧線に接続し、請求項１に記載の第二の静電気保護装置を該半導体集積回路の基準電圧線と電源供給線間に備えており、該第二の静電気保護装置に備えられた第二のサイリスタのアノードとアノードゲートは、該半導体集積回路の電源供給線に接続し、該第二のサイリスタのカソードとカソードゲートは、該半導体集積回路の基準電圧線に接続し、そのことにより上記目的が達成される。

以下、実施の形態に基づいて、本発明について詳細に説明する。

本発明の実施の形態では、半導体基板に低濃度のボロンを含有したｐ型半導体を用いた例を説明するが、他の不純物を含有する半導体基板やｎ型半導体基板でも以下の説明は適用できるのはもちろんである。

図１は、本発明による一実施の形態であり、静電気保護装置であるトリガーダイオードを有するサイリスタの構造を説明する断面図である。

ｐ型基板１中には、ｎ型ウェル２が形成されている。ｎ型ウェル２の表面には、ｐ型アノード高濃度不純物領域４とｎ型アノードゲート高濃度不純物領域５とが形成されている、ｎ型ウェル２から離れたｐ型基板２の表面には、ｐ型カソードゲート高濃度不純物領域７とｎ型カソード高濃度不純物領域６とが形成されている。ｐ型アノード高濃度不純物領域４，ｎ型アノードゲート高濃度不純物領域５，ｐ型カソードゲート高濃度不純物領域７、およびｎ型カノード高濃度不純物領域６のそれぞれの表面には、シリサイド層１０が形成されており、コンタクト１６を介してメタル１７、１８および１９に接続している。

サイリスタ動作のトリガーを与えるトリガーダイオードＡは、トリガーダイオードＡのアノードとなるｐ型高濃度不純物領域８、カソードとなるｎ型高濃度不純物領域９およびｎ型ウェル２で構成されている。トリガーダイオードＡのアノードとなるｐ型高濃度不純物領域８、カソードとなるｎ型高濃度不純物領域９の上部には、半導体集積回路のＭＯＳトランジスタのゲート部分を構成するゲート酸化膜１３、ポリシリコン１４、ゲート側壁絶縁体１２が存在する。ポりシリコン１４の上には、半導体集積回路のサリサイド工程で、シリコン上のシリサイド層１０と同時に形成されたシリサイド層１１が有る。ゲート側壁絶縁体１２の表面にはシリサイド層が形成されないので、トリガーダイオードＡのｐ型高濃度不純物領域８とカソードとなるｎ型高濃度不純物領域９とがシリサイド層によって短絡することがない。

トリガーダイオードＡがないサイリスタの場合は、サイリスタ動作のトリガー電圧は、ｎ型ウェル２とｐ型基板１の間のブレークダウン電圧で決まり、ＣＭＯＳ半導体集積回路の製造工程では、一般に、２５ボルトから４０ボルトの高電圧となる。これに対し、本発明によるサイリスタのトリガー電圧は、トリガーダイオードのｐ型高濃度不純物領域８とｎ型ウェルのブレークダウン電圧で決まるので、低電圧でオン状態となるサイリスタを形成することができる。

図２は、本発明の実施の形態に係る静電気保護装置の他の例の断面図を示す。図２のサイリスタ構造では、トリガーダイオードＡのアノードとなるｐ型高濃度不純物領域８、カソードとなるｎ型高濃度不純物領域９の間には、半導体集積回路のＭＯＳトランジスタの素子分離絶縁体３が存在する。素子分離絶縁体３には、シリサイド層１０が形成されないので、トリガーダイオードのｐ型高濃度不純物領域８、カソードとなるｎ型高濃度不純物領域９が、シリサイド層の形成によって短絡しない構造となっている。

図３は、本発明の実施の形態に係る静電気保護装置のさらに他の例の断面図を示す。図１および図２の実施例では、トリガーダイオードＡのアノードとなるｐ型高濃度不純物領域８とｎ型ウェル２との間のブレークダウンをサイリスタ動作のトリガーとする静電気保護装置の構造を示したが、トリガーダイオードのカソードとなるｎ型高濃度不純物領域９とｐ基板間１のブレークダウンをトリガーとする、図３に示す構造によっても、低電圧でトリガーし、トリガーダイオードＡのアノードとカソードがシリサイド層の形成によって短絡しないサイリスタ構造を与えることができる。図３では、トリガーダイオードのカソードとなるｎ型高濃度不純物領域９の一部がｐ型基板１に含まれ、一部がｎ型ウェル２に含まれる構造となっている。

図４は、本発明の実施の形態に係る静電気保護装置のさらに他の例の断面図を示す。ＣＭＯＳ半導体集積回路の製造では、一般に、ｐ型基板１上のｎ型ウェル２の領域以外に、ｐ型基板１よりも高濃度な不純物濃度を持つｐ型ウェルが形成される。図４は、図１の実施の形態に対して、ｐ型ウェル２０が形成された例である。図４の構造においても、低電圧でトリガーするサイリスタが得られる。

以下、図５から図１１を参照して、図１の本発明による静電気保護装置の製造方法を説明する。図５から図１０は、主要な工程断面図を示している。図１１は、静電気保護装置の製造工程を表すフローチャートを示している。

図５は、素子分離絶縁体３を形成する工程を表す断面図を示す。図６は、ｎ型ウェル２を形成する工程を表す断面図を示す。図７は、ゲート側壁絶縁体１２を形成する工程を表す断面図を示す。図８は、フォトレジスト２６をパターニングする工程を表す断面図を示す。図９は、高融点金属２７を堆積する工程を表す断面図を示す。図１０は、シリサイド層１０、１１を形成する工程を表す断面図を示す。

ここで例示した工程は、図１の静電気保護装置の製造に対応するが、図２の静電気保護装置も同じ工程で製造することができる。何故なら、図２の静電気保護装置では、トリガーダイオード部ＡにＭＯＳトランジスタのゲート部と同じ構造体を形成する代わりに、素子分離絶縁体３を形成すれば良いからである。

図１１および図５〜図１０を参照して、先ず、図５に示すように、ｐ型基板１に素子分離絶縁体３を形成する（Ｓ１０１）。素子分離絶縁体３の形成方法としては、シリコンの局部酸化処理（local oxidation of silicon；LOCOS）による方法や浅いトレンチ（sharrow trench isolation）形成による方法が一般に用いられているが、いかなる方法でもか
まわない。素子分離絶縁体３で被われない領域は、薄い酸化膜２２が被う。

次に、図６に示すように、フォトレジストをウェハー全面に塗布し、ｎ型ウェル形成フォトマスクを用いて、フォトリソグラフィー工程によって、ｎ型ウェル注入用のフォトレジス卜２１をパターニングし、ｎ型不純物を注入する。この後ｐ型ウェル形成のため、ｐ型ウェル注入マスクを用いてｐ型不純物を注入してもよい。フォトレジストを除去し、熱処理を加え、ｎ型不純物を拡散してｎ型ウェル２を形成する（Ｓ１０２）。

次に、図７に示すように、薄い酸化膜２２をエッチングで除去し、酸化処理によって、ＭＯＳトランジスタのゲート酸化膜１３をシリコン基板上に形成する（Ｓ１０３）。ポリシリコンをウェハー全面に堆積させ、フォトレジストを全面に塗布した後、ゲート形成フォトマスクを用いて、フォトリソグラフィー工程でゲート用レジストをパターニングし、ポリシリコンエッチングによって、ポリシリコン１４をゲート酸化膜１３上にパターニングする（Ｓ１０４）。フォトレジストを除去し、酸化工程で、薄い酸化膜を全面に成長させ、フォトレジストをウェハー全面に塗布し、ＮＭＯＳトランジスタのＬＤＤ注入マスクを用いて、フォトレジスト工程によって、ＮＭＯＳトランジスタのＬＤＤ注入用レジストをパターニングし、ＮＭＯＳトランジスタのソース／ドレイン領域にｎ型不純物を注入する（Ｓ１０５）。同時に、ＮＭＯＳトランジスタの短チャネル効果を抑制するためにｐ型不純物を注入してもよい。このとき、図１または図２の静電気保護装置のｎ型アノードゲート高濃度不純物領域５、ｎ型カソード高濃度不純物領域６およびｎ型高濃度不純物領域９に不純物を注入してもよい。

フォトレジストを除去し、再度、フォトレジストを全面に塗布する。ＰＭＯＳトランジスタのＬＤＤ注入マスクを用いて、フォトレジスト工程によって、ＰＭＯＳトランジスタのＬＤＤ注入用レジストをパターニングし、ＰＭＯＳトランジスタのソース／ドレイン領域にｐ型不純物を注入する（Ｓ１０６）。同時に、ＰＭＯＳトランジスタの短チャネル効果を抑制するためにｎ型不純物を注入してもよい。このとき、図１または図２の静電気保護装置のｐ型高濃度不純物領域４、ｐ型カソードゲート高濃度不純物領域７およびｐ型高濃度不純物領域８に不純物を注入してもよい。

フォトレジストを除去し、酸化膜を全面に堆積し、全面を異方性酸化膜エッチングすることによって、ポリシリコン１４の側壁にゲート側壁絶縁体１２を形成する（Ｓ１０７）。薄い酸化膜２４、２５を堆積し、フォトレジストを全面に塗布する。ＮＭＯＳトランジスタのソース／ドレイン注入マスクを用いて、フォトレジスト工程によって、ＮＭＯＳトランジスタのソース／ドレイン注入用のフォトレジスト２３をパターニングし、ｎ型不純物を注入する。この工程で、ｎ型アノードゲート高濃度不純物領域５、ｎ型カソード高濃度不純物領域６およびｎ型高濃度不純物領域９にｎ型不純物が注入される（Ｓ１０８）。フォトレジストを除去し、フォトレジストを全面に塗布する。

図８に示すように、ＰＭＯＳトランジスタのソース／ドレイン注入マスクを用いて、フォトレジスト工程によって、ＰＭＯＳトランジスタのソース／ドレイン注入用のフォトレジスト２６をパターニングし、ｐ型不純物を注入する（Ｓ１１０）。この工程で、図１または図２の静電気保護装置のｐ型アノード高濃度不純物領域４、ｐ型カソードゲート高濃度不純物領域７およびｐ型高濃度不純物領域８にｐ型不純物が注入される（Ｓ１０９）。

図９に示すように、フォトレジストを除去し、シリコンの活性領域上の酸化膜とポリシリコン上面の酸化膜を除去し、高融点金属２７を堆積する（Ｓ１１０）。

図１０に示すように、熱処理を加えて、シリコン基板の表面およびポリシリコン１４の表面にシリサイド層１０、１１をそれぞれ形成し、未反応の高融点金属をはくりする（Ｓ１１１）。素子分離絶縁体３の表面とゲート側壁絶縁体１２の表面にはシリサイド層は形成されない。ゲート側壁絶縁体１２にはシリサイド層が形成されないので、トリガーダイオードを構成するｐ型高濃度不純物領域８とｎ型高濃度不純物領域９は、電気的に短絡することはない。その後、層間絶縁体を全面に堆積し、平坦化し、フォトレジストを全面に塗布し、コンタクトホール形成フォトマスクを用いて、コンタクトホール開口用レジストをパターニングする。層間絶縁体をエッチングして、コンタクトホールを開口し、メタルをウェハー全面に堆積させ、メタル用フォトマスクを用いて、メタルのパターニングを行
うと図１または図２の静電気保護装置の形成が完了する。

以下、図１２から図１４を用いて、本発明による静電気保護装置のトリガーダイオードを構成するｐ型高濃度不純物領域とｎ型高濃度不純物領域に不純物を注入をする際の、フォトマスクのレイアウト位置を説明する。ここで説明するレイアウト位置は、静電気保護装置のトリガーダイオード部に対応しているが、後述の静電気保護回路を構成する保護ダイオードの製造にも適用できる。

図１２は、本発明の実施の形態に係る静電気保護装置の形成時に回避すべき製造工程の不具合を説明する断面図を示す。この断面図は、図１の静電気保護装置のトリガーダイオード部Ａを抜粋し、拡大した断面図である。トリガーダイオードのアノードであるｐ型高濃度不純物領域８の一部に、ｎ型高濃度不純物が注入され、ｎ型不純物領域９ａが形成されている。これは、半導体集積回路のＮＭＯＳトランジスタのソース／ドレイン注入の際に、ＮＭＯＳソース／ドレイン注入用フォトマスクがアライメントずれを起こし、ゲートポリシリコン１４の端２９よりもアノード側の位置２８にフォトマスク端が設定されたためである。ｎ型不純物濃度がｐ型不純物濃度よりも僅かでも高濃度であれば、ｎ型不純物領域９ａが形成される。サリサイド工程では、ｐ型高濃度不純物領域８とｎ型不純物領域９ａの表面は、シリサイド層１０が形成されるので、ｐ型高濃度不純物領域８とｎ型不純物領域９ａは電気的に短絡することになる。ｎ型不純物領域９ａとｎ型ウェル２とｎ型不純物領域９とは、同じ導電型であるので、トリガーダイオードのアノードとカソードが短絡する。アノードとカソードが短絡すると、トリガーダイオードの逆方向ブレークダウンが生じなくなるばかりか、トリガーダイオードを含んでいる静電気保護装置であるサイリスターのアノードゲートとカソードゲートが短絡し、通常、高電位にあるアノードゲートから基準電位にあるカソードゲートへリーク電流が生じ、半導体集積回路の通常動作を阻害することになる。

図１３は、本発明の実施の形態に係る静電気保護装置の形成方法を示す断面図を示す。この断面図は、トリガーダイオードのアノードとカソード間に短絡路が形成されない良好な場合について、ＮＭＯＳソース／ドレイン注入用フォトマスクのレイアウト位置を説明する断面図である。半導体集積回路の製造工程において、ＮＭＯＳソース／ドレイン注入用フォトマスクがゲートポリシリコンに対して、最大のアライメントずれを起こす距離ＤＭＡＸだけ、ＮＭＯＳソース／ドレイン注入用のフォトマスク端の位置３０を不純物注入領域端であるゲートポリシリコン端２９に対してカソード側のポリシリコン領域上にレイアウトしておく。このことによって、アノード側にｎ型高濃度不純物が注入されることが回避できる。

なお、図１６で後述するｎ型基板またはｎ型ウェル中に形成される保護ダイオードの製造過程においても、本レイアウト手法は適用できる、また、トリガーダイオードのアノードとカソードが図２のように素子分離絶縁体３で絶縁される構造の場合は、ＮＭＯＳソース／ドレイン注入用フォトマスクを素子分離絶縁体に対して、最大のアライメントずれを起こす距離だけ、ＮＭＯＳソース／ドレイン注入用のフォトマスク端の位置３０を素子分離領域絶縁体端に対してカソード側にレイアウトしておけばよい。

図１４は、トリガーダイオードのカソードとなるｎ型高濃度不純物領域９とｐ型基板１のブレークダウンをトリガーとする、図３の静電気保護装置のトリガーダイオード部を抜粋し、拡大した図である。ＰＭＯＳソース／ドレイン注入時にｐ型高濃度不純物がカソードであるｎ型高濃度不純物領域９に注入されると、ｐ型不純物濃度がｎ型不純物濃度よりも僅かでも高い場合に、ｎ型高濃度不純物領域９のゲート１４側にｐ型不純物領域が形成される。すると、シリサイド層によってｎ型高濃度不純物領域９とｐ型基板１、ｐ型高濃度不純物領域８が短絡し、トリガーダイオードのアノードとカソードが短絡してしまう。

図１４は、本発明の実施の形態に係る静電気保護装置の他の例の形成方法を示す断面図を示す。この断面図は、トリガーダイオードのアノードとカソード間に短絡路が形成されないＰＭＯＳソース／ドレイン注入用フォトマスクの位置を説明する断面図である。

半導体集積回路の製造工程において、ＰＭＯＳソース／ドレイン注入用フォトマスクがポリシリコン１４に対して、最大のアライメントずれを起こす距離ＤＭＡＸだけ、ＰＭＯＳソース／ドレイン注入用のフォトマスク端の位置３４を不純物注入領域端であるゲートポリシリコン端３３に対してカソード側のポリシリコン領域上にレイアウトしておくことによって、カソード側にｐ型高濃度不純物が注入されることが回避できる。本レイアウト手法は、ｐ型基板またはｐ型ウェル中に形成される図１５の保護ダイオードの製造過程にも適用できる。また、トリガーダイオードのアノードとカソードが、図２のように、素子分離絶縁体３を用いて電気的に絶縁されるトリガーダイオード構造の場合には、ＰＭＯＳソース／ドレイン注入用フォトマスクを素子分離絶縁体３に対して、最大のアライメントずれを起こす距離ＤＭＡＸだけ、ＰＭＯＳソース／ドレイン注入用のフォトマスク端の位置３４を不純物注入領域端である素子分離絶縁体３の端部に対してアノード側にレイアウトしておけばよい。

図１５、図１８および図１９は、請求項１に記載の静電気保護装置で構成される静電気保護回路の実施例であり、その詳細を説明する。

図１５は、本発明の実施の形態に係る静電気保護装置で構成される静電気保護回路を表す模式図を示す。この模式図は、請求項１に記載した静電気保護装置を入／出力信号線と基準電圧線との間に用いて静電気保護回路を構成した実施例を示している。

静電気保護回路は、請求項１に記載の静電気保護装置３９、保護ダイオード４１、そしてウェル抵抗器４６で構成されている。静電気保護装置のアノード端子３６は、入／出力信号線４３に接続し、カソード端子３７およびカソードゲート端子３８は基準電圧線４５に接続する。入／出力信号線と基準電圧線間には、静電気から保護されるべき半導体集積回路４０ａが接続する。ウェル抵抗器４６は、半導体基板がｐ型の場合はｎ型ウェルで形成され、半導体基板がｎ型の場合はｐウェルで形成できる。保護ダイオード４１は、静電気保護装置３９と同一の製造工程で形成され、ｐ型もしくはｎ型ウェル中に形成されたｐ型アノード高濃度不純物領域８とｎ型カソード高濃度不純物領域９で構成される。

図１６は、本発明の静電気保護回路を構成する保護ダイオードの構造を表す断面図を示す。図１７は、本発明の静電気保護回路を構成する保護ダイオードの他の例の構造を表す断面図を示す。図１６および図１７は、ｐ型基板１上に形成された保護ダイオード４１の構造例を示している。保護ダイオード４１においても、静電気保護装置のトリガーダイオードと同じく、ｐ型アノード高濃度不純物領域８とｎ型カソード高濃度不純物領域９がシリサイド層で短絡しないように、ゲート側壁絶縁体１２、ゲート酸化膜１３およびポリシリコン１４で構成されるゲート構造体を用いてアノードとカソードは絶縁されている。ｐ型アノード高濃度不純物領域８とｎ型カソード高濃度不純物領域９との絶縁は、図２のトリガーダイオードＡのように、素子分離絶縁体３を用いても可能である。保護ダイオード４１のｎ型カソード高濃度不純物領域９は、入／出力信号線４３に接続し、アノード８は基準電圧線４５に接続する。

図１５の静電気保護回路において、入／出力端子４２に正の静電気が流入してきた場合、保護ダイオード４１のＰＮ接合でブレークダウンが生じ、保護ダイオード４１にブレークダウン電流が流れる。保護ダイオード４１にブレークダウン電流が流れると、ウェル抵抗器４６によってアノード端子３６が高電圧になるので、保護ダイオード４１のブレーク
ダウン電圧よりもターンオン電圧が僅かに大きい静電気保護装置３９がターンオンし、入／出力信号線４３と基準電圧線４５間に低抵抗の迂回路が形成され、入／出力端子４２から流入する静電気を静電気保護装置３９を通して基準電圧線４５に逃がすことができる。また、基準電圧端子４４から正の静電気が流入する場合は、静電気保護装置３９のｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウェル２、ｎ型アノードゲート高濃度不純物領域５で形成されるダイオードが順方向となり、また、保護ダイオード４１も順方向となるので、基準電圧端子４４から流入する正の静電気を入／出力信号線４３、入出力端子４２へ逃がすことができる。

図１８は、本発明の実施の形態に係る静電気保護装置で構成される静電気保護回路の他の例を表す模式図を示す。この模式図は、請求項１に記載した静電気保護装置を用いて、電圧供給線と入／出力信号線間の静電気保護回路を構成した実施例を示す模式図である。

静電気保護回路は、請求項１に記載の静電気保護装置３９、保護ダイオード４１、そしてウェル抵抗器４６で構成されている。静電気保護装置のアノード端子３６は電源供給線５２に接続し、カソード端子３７は入／出力信号線４３に接続し、カソードゲート端子３８は基準電圧線４５に接続されている。電源供給線５２と入／出力信号線４３の間には、静電気から保護されるべき半導体集積回路４０ｂが接続されている。

保護ダイオード４１は、静電気保護装置３９と同一の製造工程で形成され、ｎ型ウェル中に形成されたｐ型アノード高濃度不純物領域８とｎ型カソード高濃度不純物領域９で構成される。図１７は、ｐ型基板１上のｎ型ウェル２に形成された保護ダイオード４１の構造例である。保護ダイオード４１のｎ型カソード高濃度不純物領域９は、電源供給線５２に接続され、ｐ型アノード高濃度不純物領域８は入／出力信号線４３に接続されている。

図１８の静電気保護回路において、電源供給端子５１に正の静電気が流入する場合、保護ダイオード４１のＰＮ接合に逆方向電圧が印加され、ブレークダウンが生じ、保護ダイオード４１にブレークダウン電流が流れる。保護ダイオード４１にブレークダウン電流が流れると、ウェル抵抗器４６によってアノード端子３６が高電圧になるので、静電気保護装置３９がターンオンし、電源供給線５２と入／出力信号線４３間に低抵抗の迂回路が形成され、電源供給端子５１から流入する静電気を静電気保護装置３９を通して入／出力信号線４３に逃がすことができる。また、入／出力端子４２から正の静電荷が流入する場合は、保護ダイオード４１が順方向となるので、入／出力端子４２から流入する正の静電気を電源供給線５２へ迂回させることができる。

図１９は、請求項１に記載した静電気保護装置を用いて、電圧供給線と基準電圧線間の静電気保護回路を構成した実施例を示す図である。

静電気保護装置のアノード端子３６は、電源供給線５２に接続され、カソード端子３７とカソードゲート端子３８は基準電圧線４５に接続されている。電源供給線５２と基準電圧線４５との間には、静電気から保護されるべき半導体集積回路４０ｃが接続されている。

図１９の静電気保護回路において、電源供給端子５１に正の静電荷が流入してきた場合、静電気保護装置３９のトリガーダイオードに逆方向電圧が印加され、静電気保護装置３９がターンオンし、電源供給線５２と基準電圧線４５間に低抵抗の迂回路が形成され、電源供給端子５１から流入する静電荷を静電気保護装置３９を通して基準電圧線４５へ逃がすことができる。また、基準電圧端子４４から正の静電気が流入する場合は、静電気保護装置のｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウェル２、およびｎ型アノードゲート高濃度不純物領域５で形成されるダイオードが順方向になるので、基準電
圧端子４４から流入する正の静電気を電源供給線５２、電源供給端子５１へ迂回させることができる。

図２０は、請求項１に記載した静電気保護装置を用いて、半導体集積回路の入出力端子、電源供給端子、基準電圧端子のあらゆる端子対間で静電気を迂回させることができる回路を構成した静電気保護回路の実施例を示す図である。

静電気保護回路は、請求項１に記載の静電気保護装置３９ａ、３９ｂ、３９ｃ、保護ダイオード４１ａ、４１ｂ、そしてウエル抵抗器４６で構成されている。静電気保護装置３９ａのアノード端子３６ａは電源供給線５２に接続し、カソード端子３７ａは入／出力信号線４３に接続し、カソードゲート端子３８ａは基準電圧線４５に接続している。静電気保護装置３９ｂのアノード端子３６ｂは入／出力信号線４３に接続し、カソード端子３７ｂおよびカソードゲート端子３８ｂは基準電圧線４５に接続している。静電気保護装置３９ｃのアノード端子３６ｃは電源供給線５２に接続し、カソード端子３７ｃおよびカソードゲート端子３８ｃは基準電圧線４５に接続している。電源供給線５２と基準電圧線４５との間には、静電気から保護されるべき半導体集積回路４０ｄが接続している。保護ダイオード４１ａ、４１ｂは、静電気保護装置３９ａ、３９ｂ、３９ｃと同一の製造工程で形成される。保護ダイオード４１ａは、ｐ型アノード高濃度不純物領域８とｎ型カソード高濃度不純物領域９で構成され、図１７に示されるｐ型基板１上のｎ型ウエル２に形成された保護ダイオードは一構造例である。保護ダイオード４１ａのｐ型アノード高濃度不純物領域８は入／出力信号線４３に接続し、ｎ型カソード高濃度不純物領域９は電源供給線５２に接続している。保護ダイオード４１ｂは、ｐ型アノード高濃度不純物領域とｎ型カソード高濃度不純物領域９で構成され、図１６に示されるｐ型基板１上に形成された保護ダイオードは一構造例である。保護ダイオード４１ｂのｐ型アノード高濃度不純物領域８は基準電圧線４５に接続し、ｎ型カソード高濃度不純物領域９は入／出力信号線４３に接続している。

図２０の静電気保護回路において、電源供給端子５１に正の静電気が流入する場合、保護ダイオード４１ａのＰＮ接合に逆方向電圧が印加され、ダイオード４１ａに逆方向電流が流れると、ウエル抵抗器４６によって、カソード端子３７ａに対してアノード端子３６ａが高電圧になるので、静電気保護装置３９ａがターンオンし、電源供給線５２と入／出力信号線４３間に低抵抗の迂回路が形成され、電源供給線５２から流入する静電気を静電気保護装置３９ａを通して入／出力信号線４３に逃がすことができる。また、入／出力信号線から正の静電気が流入する場合は、保護ダイオード４１ａが順方向となって、入／出力端子４２から流入する正の静電気を電源供給線５２へ迂回させることができる。また、入／出力端子４２に正の静電気が流入してきた場合、保護ダイオード４１ｂのＰＮ接合で逆方向電圧が印加され、また、保護ダイオード４１ａが順方向になり、保護ダイオード４１ａもしくは４１ｂに電流が流れることによって、ウエル抵抗器４６によってアノード端子３６ｂがカソード端子３７ｂよりも高電圧になるので、静電気保護装置３９ａがターンオンし、入／出力端子４３と基準電圧線４５間に低抵抗の迂回路が形成され、入／出力端子４２から流入する静電気を静電気保護装置３９ｂを通して基準電圧線４５に逃がすことができる。基準電圧端子４４から正の静電気が流入する場合は、静電気保護装置３９ｂのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成されるダイオードが順方向となり、また、保護ダイオード４１ｂも順方向となるので、基準電圧端子４４から流入する正の静電気を低抵抗の迂回路を通して、入／出力信号線４３に逃がすことができる。また、電源供給端子５１に正の静電気が流入してきた場合、電源供給線が基準電源線に対して高電圧になり、静電気保護装置３９ｃがターンオンし、電源供給線５２と基準電圧線４５間に低抵抗の迂回路が形成され、電源供給端子から流入する静電気を静電気保護装置３９ｃを通して基準電圧線４５へ逃がすことができる。また、基準電圧端子４４から正の静電気が流入する場合は、静電気保
護装置３９ｃのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成されるダイオ一ドが順方向になり、また、保護ダイオード４１ａと４１ｂが順方向で直列につながるので、基準電圧端子４４から流入する正の静電気を電源供給線５２、電源供給端子５１へ低抵抗の迂回路を通して逃がすことができる。

図２１は、請求項１に記載した静電気保護装置を用いて、半導体集積回路の入／出力端子、電源供給端子、基準電圧端子間のあらゆる端子対間で静電気を迂回させることができる静電気保護回路を構成した他の実施例を示す図である。

図２１は、図２０に記載の静電気保護回路中の保護ダイオード４１ａと４１ｂを省いた静電気保護回路となっている。保護ダイオード４１ａと４１ｂを省略することによって、入／出力端子４２から正の静電気が流入した場合、半導体集積回路４０ｄに保護ダイオード４１ａと４１ｂのブレークダウン電圧以上の電圧が半導体集積回路４０ｄに印加される可能性があるが、静電気保護装置３９ａと３９ｂのターンオン電圧程度の電圧印加に対して半導体集積回路４０ｄが破壊されない場合は、図２１に記載の静電気保護回路を用いることによって、以下に記述するように、半導体集積回路の入／出力端子、電源供給端子、基準電圧端子間のあらゆる端子間で静電気を迂回させることができる静電気保護回路を構成することができる。

図２１で入／出力端子４２から流入する正の静電気を電源供給端子に迂回させる場合は、入／出力端子４２から入／出力信号線４３、静電気保護装置３９ｂ、基準電圧線４５、静電気保護装置３９ｃのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、電源供給線５２を経て電源供給端子５１へという低抵抗の静電気の迂回路が形成される。また、図２２で入／出力端子４２から流入する正の静電気を基準電圧端子４４に迂回させる場合は、入／出力端子４２から、入／出力信号線４３、静電気保護装置３９ｂ、基準電圧線４５を経て基準電圧端子４４へという低抵抗の静電気の迂回路が形成される。また、図２１で、電源供給端子５１から流入する正の静電気を入／出力端子４２に迂回させる場合は、電源供給端子５１、電源供給線５２、静電気保護装置３９ａ、入／出力信号線４３を経て入／出力信号端子４２へという低抵抗の静電気の迂回路が形成される。また、図２１で、電源供給端子５１から流入する正の静電気を基準電圧端子４４へ迂回させる場合は、電源供給端子５１、電源供給線５２、静電気保護装置３９ｃ、基準電圧線４５を経て基準電圧端子４４へという低抵抗の静電気の迂回路が形成される。また、図２１で、基準電圧端子４４から流入する正の静電気を入／出力端子４２へ迂回させる場合は、基準電圧端子４４、静電気保護装置３９ｂのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、入／出力信号線４３、入／出力端子４２という低抵抗の静電気の迂回路が形成される。さらに、図２１で、基準電圧端子４４から流入する正の静電気を電源供給端子５１へ迂回させる場合は、基準電圧端子４４、基準電圧線４５、静電気保護装置３９ｃのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、電源供給線５２、電源供給端子５１で形成される低抵抗の静電気の迂回路が形成される。図２１の静電気保護回路では、保護ダイオード４１ａと４１ｂのブレークダウン電圧以上の電圧印加に対して半導体集積回路４０ｄが破壊されない場合、保護ダイオードの省略によって静電気保護回路のレイアウト面積を縮小することができ、半導体集積回路が形成されるチップ面積を縮小することができるので、ウエハー上に作り込まれる半導体集積回路のチップの数が増え、半導体集積回路のチップのコストが低減する効果がある。ウエル抵抗４６は、半導体集積回路４０ｄに流れ込む静電気を制限するものであるが、半導体集積回路４０ｄの静電気耐性に応じて、ウエル抵抗４６を省略することも可能である。

図２２は、請求項１に記載した静電気保護装置を用いて、半導体集積回路の入／出力端子、電源供給端子、基準電圧端子間のあらゆる端子対間で静電気を迂回させることができる静電気保護回路を構成した他の実施例を示す図である。

図２２では、図２０に記載の静電気保護回路において、静電気保護装置３９ａと保護ダイオード４１ａを省いた静電気保護回路構成となっている。

図２２静電気保護回路においても、以下に記述するように、半導体集積回路の入／出力端子、電源供給端子、基準電圧端子間のあらゆる端子間で静電気を迂回させることができる静電気保護回路が形成される。

図２２で入／出力端子４２から流入する正の静電気を電源供給端子に迂回させる場合は、入／出力端子４２から入／出力信号線４３、静電気保護装置３９ｂ、基準電圧線４５、静電気保護装置３９ｃのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、電源供給線５２を経て電源供給端子５１へという低抵抗の静電気の迂回路が形成される。また、図２２で入／出力端子４２から流入する正の静電気を基準電圧端子４４に迂回させる場合は、入／出力端子４２から、入／出力信号線４３、静電気保護装置３９ｂ、基準電圧線４５を経て基準電圧端子４４へという低抵抗の静電気の迂回路が形成される。また、図２２で、電源供給端子５１から流入する正の静電気を入／出力端子４２に迂回させる場合は、電源供給端子５１、電源供給線５２、静電気保護装置３９ｃ、基準電圧線４５、保護ダイオード４１ｂおよび静電気保護装置３９ｂのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、入／出力信号線４３を経て入／出力信号端子４２へという低抵抗の静電気の迂回路が形成される。また、図２２で、電源供給端子５１から流入する正の静電気を基準電圧端子４４へ迂回させる場合は、電源供給端子５１、電源供給線５２、静電気保護装置３９ｃ、基準電圧線４５を経て基準電圧端子４４へという低抵抗の静電気の迂回路が形成される。また、図２２で、基準電圧端子４４から流入する正の静電気を入／出力端子４２へ迂回させる場合は、基準電圧端子４４、静電気保護装置３９ｂのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオードと、保護ダイオード４１ｂ、入／出力信号線４３、入／出力端子４２という低抵抗の静電気の迂回路が形成される。さらに、図２２で、基準電圧端子４４から流入する正の静電気を電源供給端子５１へ迂回させる場合は、基準電圧端子４４、基準電圧線４５、静電気保護装置３９ｃのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、電源供給線５２、電源供給端子５１で形成される低抵抗の静電気の迂回路が形成される。

図２２の静電気保護回路では、図２０の静電気保護回路と比べて、半導体集積回路４０ｄの電源供給線５２との接点５８と半導体集積回路４０ｄの入／出力信号線４３との接点５９間で、保護ダイオード４１ａのブレークダウン電圧以上の過電圧が半導体集積回路４０ｄに短時間印加される可能性があるが、半導体集積回路４０ｄが静電気保護装置３９ｂまたは静電気保嘩装置３９ｃのターンオン電圧程度の短時間の過電圧に対して十分な耐性がある場合、図２０の静電気保護装置３９ａと保護ダイオード４１ａを省略することによって静電気保護回路のレイアウト面積を縮小することができ、半導体集積回路が形成されるチップ面積を縮小することができ、半導体集積回路のチップのコストが低減する効果がある。ウエル抵抗４６は、半導体集積回路４０ｄに流れ込む静電気を制限するものであるが、半導体集積回路４０ｄの静電気耐性に応じて、ウエル抵抗４６を省略することも可能である。

図２３は、請求項１に記載した静電気保護装置を用いて、半導体集積回路の入／出力端子、電源供給端子、基準電圧端子間のあらゆる端子対間で静電気を迂回させることができる静電気保護回路を構成した他の実施例を示す図である。

図２３では、図２２に記載の静電気保護回路中の保護ダイオード４１ｂを省いた静電気保護回路構成となっている。

図２３で入／出力端子４２から流入する正の静電気を電源供給端子に迂回させる場合は、入／出力端子４２がら入／出力信号線４３、静電気保護装置３９ｂ、基準電圧線４５、静電気保護装置３９ｃのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、電源供給線５２を経て電源供給端子５１へという低抵抗の静電気の迂回路が形成される。また、図２３で入／出力端子４２から流入する正の静電気を基準電圧端子４４に迂回させる場合は、入／出力端子４２から、入／出力信号線４３、静電気保護装置３９ｂ、基準電圧線４５を経て基準電圧端子４４へという低抵抗の静電気の迂回路が形成される。また、図２３で、電源供給端子５１から流入する正の静電気を入／出力端子４２に迂回させる場合は、電源供給端子５１、電源供給線５２、静電気保護装置３９ｃ、基準電圧線４５、静電気保護装置３９ｂのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１、ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、入／出力信号線４３を経て入／出力信号４２へという低抵抗の静電気の迂回路が形成される。また、図２３で、電源供給端子５１から流入する正の静電気を基準電圧端子４４へ迂回させる場合は、電源供給端子５１、電源供給線５２、静電気保護装置３９ｃ、基準電圧線４５を経て基準電圧端子４４へという低抵抗の静電気の迂回路が形成される。また、図２３で、基準電圧端子４４から流入する正の静電気を入／出力端子４２へ迂回させる場合は、基準電圧端子４４、静電気保護装置３９ｂのｐ型カソードゲート高濃度不純物領域７、ｐ型基板１，ｎ型ウエル２、ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、入／出力信号線４３、入／出力端子４２という低抵抗の静電気の迂回路が形成される。さらに、図２３で、基準電圧端子４４から流入する正の静電気を電源供給端子５１へ迂回させる場合は、基準電圧端子４４、基準電圧線４５、静電気保護装置３９ｃのｐ型カソードゲート高濃度不純物領域７，ｐ型基板ｒ，ｎ型ウエル２，ｎ型アノードゲート高濃度不純物領域５で形成される順方向ダイオード、電源供給線５２、電源供給端子５１で形成される低抵抗の静電気の迂回路が形成される。

図２３の静電気保護回路では、図２２の静電気保護回路と比べて、半導体集積回路４０ｄの基準電圧線４５との接点６０と半導体集積回路４０ｄの入／出力信号線４３との接点５９間で、保護ダイオード４１ａのプレークダウン電圧以上の過電圧が半導体集積回路４０ｄに短時間印加される可能性があるが、半導体集積回路４０ｄが静電気保護装置３９ｂのターンオン電圧程度の短時間の過電圧に対して十分な耐性がある場合、図２２の保護ダイオード４１ｂの省略によって静電気保護回路のレイアウト面積を縮小することができ、半導体集積回路が形成されるチップ面積を縮小することができ、半導体集積回路のチップのコストが低減する効果がある。ウエル抵抗４６は、半導体集積回路４０ｄに流れ込む静電気を制限するものであるが、半導体集積回路４０ｄの静電気耐性に応じてウエル抵抗４６を省略することも可能である。

（発明の効果）
本発明によるトリガーダイオードを備えたサイリスタ構造を用いれば、ｎ型ウェルとｐ型基板（もしくはｐ型ウェル）、または、ｐ型ウェルとｎ型基板（もしくはｎ型ウェル）のブレークダウン電圧以下の低電圧でオン状態になる静電気保護装置が形成でき、静電気放電現象による半導体集積回路の破壊に対して、より耐性のある静電気保護装置を得るこ
とができる。また、半導体集積回路の製造工程で、サリサイド工程が用いられる場合でも、トリガーダイオードを構成するｐ型高濃度不純物領域とｎ型高濃度不純物領域が電気的に絶縁され、サイリスタのアノードとカソードが電気的に短絡して半導体集積回路の動作が阻害されるという問題を回避できる。

また、トリガーダイオードまたは保護ダイオードの製造において、本発明によるｐ型高濃度イオン注入またはｎ型高濃度イオン注入マスクのレイアウト手法を用いれば、半導体集積回路の製造工程でサリサイド工程が用いられる場合に、ダイオードのカソードとアノードが電気的に短絡し、半導体集積回路にリーク電流が生じるという問題を回避することができる。

本発明によるサイリスタのトリガーダイオード形成の製造方法を用いれば、半導体集積回路の製造工程でシリサイド工程が用いられても、何等特別な工程やフォトマスクを追加することなく、また、半導体集積回路の製造コストを増加させずに、静電気保護装置を製造することができる。

本発明の静電気保護装置を含んだ静電気保護回路を用いれば、電源供給線と入／出力信号線間、基準電圧線と入／出力信号線間、および電源供給線と基準電圧線間で、静電気の迂回路を形成することができ、電源供給線と入／出力信号線間、基準電圧線と入／出力信号線間、および電源供給線と基準電圧線間に接続する半導体集積回路を静電気放電現象による破壊から保護することができる。

本発明の実施の形態に係る静電気保護装置の断面図である。本発明の実施の形態に係る静電気保護装置の他の例の断面図である。本発明の実施の形態に係る静電気保護装置のさらに他の例の断面図である。本発明の実施の形態に係る静電気保護装置のさらに他の例の断面図である。本発明の実施の形態に係る静電気保護装置の製造工程において素子分離絶縁体３を形成する工程を表す断面図である。本発明の実施の形態に係る静電気保護装置の製造工程においてｎ型ウェル２を形成する工程を表す断面図である。本発明の実施の形態に係る静電気保護装置の製造工程においてゲート側壁絶縁体１２を形成した後、ｎ型不純物を注入する工程を表す断面図である。本発明の実施の形態に係る静電気保護装置の製造工程においてフォトレジスト２６をパターニングした後、Ｐ型不純物を注入する工程を表す断面図である。本発明の実施の形態に係る静電気保護装置の製造工程において高融点金属２７を堆積する工程を表す断面図である。本発明の実施の形態に係る静電気保護装置の製造工程においてシリサイド層１０、１１を形成した後、未反応の高融点金属をはくりした工程を表す断面図である。本発明の実施の形態に係る静電気保護装置の製造工程を表すフローチャートである。本発明の実施の形態に係る静電気保護装置の形成時に回避すべき製造工程の不具合を説明する断面図である。本発明の実施の形態に係る静電気保護装置の形成方法を示す断面図である。本発明の実施の形態に係る静電気保護装置の他の例の形成方法を示す断面図である。本発明の実施の形態に係る静電気保護装置で構成される静電気保護回路を表す模式図である。本発明の静電気保護回路を構成する保護ダイオードの構造を表す断面図である。本発明の静電気保護回路を構成する保護ダイオードの他の例の構造を表す断面図である。本発明の実施の形態に係る静電気保護装置で構成される静電気保護回路の他の例を表す模式図である。本発明の実施の形態に係る静電気保護回路のさらに他の例を表す模式図である。本発明の実施の形態に係る静電気保護回路の一例を表す模式図である。本発明の実施の形態に係る静電気保護回路の一例を表す模式図である。本発明の実施の形態に係る静電気保護回路の一例を表す模式図である。本発明の実施の形態に係る静電気保護回路の一例を表す模式図である。従来の静電気保護装置の断面図である。従来の静電気保護装置で構成される静電気保護回路の模式図である。

符号の説明

１ｐ型基板
２ｎ型ウェル
３素子分離絶縁体
４ｐ型アノード高濃度不純物領域
５ｎ型アノードゲート高濃度不純物領域
６ｎ型カソード高濃度不純物領域
７ｐ型カソードゲート高濃度不純物領域
８ｐ型高濃度不純物領域
９ｎ型高濃度不純物領域
１０シリコン基板上に形成されたシリサイド層
１１ポリシリコン上に形成されたシリサイド層
１２ゲート側壁絶縁体
１３ゲート酸化膜
１４ポリシリコン
１５層間絶縁体
１６コンタクト
１７メタル
１８メタル
１９メタル
２０ｐ型ウェル
２１フォトレジスト
２２薄い酸化膜
２３フォトレジスト
２４薄い酸化膜
２５薄い酸化膜
２６フォトレジスト
２７高融点金属堆積層
２８ＮＭＯＳソース／ドレイン注入用のフォトマスク端の位置
２９ゲートポリシリコン端
３０ＮＭＯＳソース／ドレイン注入用のフォトマスク端の位置
３２ＰＮ接合
３３ゲートポリシリコン端
３４ＰＭＯＳソース／ドレイン注入用のフォトマスク端の位置
３５ＰＮ接合
３６静電気保護装置（サイリスタ）のアノード端子
３７静電気保護装置（サイリスタ）のカソード端子
３８静電気保護装置（サイリスタ）のカソードゲート端子
３９静電気保護装置
４０ａ、４０ｂ、４０ｃ半導体集積回路
４１保護ダイオード
４２入出力端子
４３入／出力信号線
４４基準電圧端子
４５基準電圧線
４６ウェル抵抗器
４７カソード端子
４８アノード端子
４９アノード端子
５０カソード端子
５１電源供給端子
５２電源供給線
５３メタル
５４カソード端子
５５ｐ型高濃度不純物領域
５６静電気保護装置
５７半導体集積回路
３６ａ、３６ｂ、３６ｃ静電気保護装置（サイリスタ）のアノード端子
３７ａ、３７ｂ、３７ｃ静電気保護装置（サイリスタ）のカソード端子
３８ａ、３８ｂ、３８ｃ静電気保護装置（サイリスタ）のカソードゲート端子３９ａ、３９ｂ、３９ｃ静電気保護回路
４０ｄ半導体集積回路
４１ａ、４１ｂ保護ダイオード
５８半導体集積回路と電源供給線との接点
５９半導体集積回路と入／出力信号線との接点
６０半導体集積回路と基準信号線との接点

Claims

半導体集積回路の入力部または出力部に設けられ、該半導体集積回路の外部から該半導体集積回路への静電気サージの流入または該半導体集積回路から該半導体集積回路の外部への静電気サージの放出から該半導体集積回路の内部回路を保護する静電気保護装置であって、
該静電気保護装置は、トリガーダイオードを有するサイリスタを含み、該トリガーダイオードは、該サイリスタを低電圧でオン状態にし、
該サイリスタは、
ｎ型ウェルの表面に形成されたｐ型アノード高濃度不純物領域およびｎ型アノードゲート高濃度不純物領域と、
該ｎ型ウェルから離れたｐ型基板またはｐ型ウェルの表面に形成されたｐ型カソードゲート高濃度不純物領域およびｎ型カソード高濃度不純物領域と、
該ｐ型アノード高濃度不純物領域の表面、該ｎ型アノードゲート高濃度不純物領域の表面、該ｐ型カソードゲート高濃度不純物領域の表面、該ｎ型カソード高濃度不純物領域の表面のそれぞれに形成されたそれぞれのシリサイド層と、
該ｐ型アノード高濃度不純物領域の表面、該ｎ型アノードゲート高濃度不純物領域の表面、該ｐ型カソードゲート高濃度不純物領域の表面、該ｎ型カソード高濃度不純物領域の表面のそれぞれに形成されたそれぞれのシリサイド層にコンタクトを介して接続されたそれぞれのメタルと、を含み、
該トリガーダイオードは、
ｐ型高濃度不純物領域と、
該ｐ型高濃度不純物領域の表面に形成されたシリサイド層と、
ｎ型高濃度不純物領域と、
該ｎ型高濃度不純物領域の表面に形成されたシリサイド層と、
該ｐ型高濃度不純物領域と該ｎ型高濃度不純物領域とを分離するための絶縁体と
を含み、
該トリガーダイオードは、該絶縁体によって、該ｐ型高濃度不純物領域の表面に形成された該シリサイド層と該ｎ型高濃度不純物領域の表面に形成された該シリサイド層とが電気的に絶縁されるように構成されており、
該ｐ型基板または該ｐ型ウェルと該ｎ型ウェルとの境界は、該トリガーダイオードの該ｐ型高濃度不純物領域または該トリガーダイオードの該ｎ型高濃度不純物領域の下に形成されている、静電気保護装置。
前記絶縁体は、前記半導体集積回路のＭＯＳトランジスタのゲート部のゲート側壁絶縁体と同じ構造体である、請求項１に記載の静電気保護装置。
前記絶縁体は、前記半導体集積回路のＭＯＳトランジスタの素子分離絶縁体と同じ構造体である、請求項１に記載の静電気保護装置。
半導体集積回路の入力部または出力部に設けられ、該半導体集積回路の外部から該半導体集積回路への静電気サージの流入または該半導体集積回路から該半導体集積回路の外部への静電気サージの放出から該半導体集積回路の内部回路を保護する静電気保護装置の製造方法であって、該静電気保護装置は、トリガーダイオードを有するサイリスタを含み、該トリガーダイオードは、該サイリスタを低電圧でオン状態にし、
該静電気保護装置の製造方法は、
ｎ型ウェルの表面に、該サイリスタのｐ型アノード高濃度不純物領域およびｎ型アノードゲート高濃度不純物領域を形成し、該ｎ型ウェルから離れたｐ型基板またはｐ型ウェルの表面に、該サイリスタのｐ型カソードゲート高濃度不純物領域およびｎ型カソード高濃度不純物領域を形成し、該トリガーダイオードのｐ型高濃度不純物領域およびｎ型高濃度不純物領域を形成する工程であって、該トリガーダイオードの該ｐ型高濃度不純物領域および該ｎ型高濃度不純物領域は、絶縁体によって互いに分離され、該ｐ型基板または該ｐ型ウェルと該ｎ型ウェルとの境界は、該トリガーダイオードの該ｐ型高濃度不純物領域または該トリガーダイオードの該ｎ型高濃度不純物領域の下に形成される、工程と、
該絶縁体を形成した後に、高融点金属を堆積し、熱処理を加えることにより、該絶縁体の表面にはシリサイド層を形成しない一方で、該ｐ型アノード高濃度不純物領域の表面、該ｎ型アノードゲート高濃度不純物領域の表面、該ｐ型カソードゲート高濃度不純物領域の表面、該ｎ型カソード高濃度不純物領域の表面、該ｐ型高濃度不純物領域の表面、該ｎ型高濃度不純物領域の表面のそれぞれにシリサイド層を形成する工程と、
該ｐ型アノード高濃度不純物領域の表面、該ｎ型アノードゲート高濃度不純物領域の表面、該ｐ型カソードゲート高濃度不純物領域の表面、該ｎ型カソード高濃度不純物領域の表面のそれぞれに形成されたそれぞれのシリサイド層にコンタクトを介してそれぞれのメタルを接続する工程と
を包含し、
該トリガーダイオードは、該絶縁体によって、該ｐ型高濃度不純物領域の表面に形成された該シリサイド層と該ｎ型高濃度不純物領域の表面に形成された該シリサイド層とが電気的に絶縁されるように構成されている、静電気保護装置の製造方法。
半導体集積回路の入出力端子から流入する静電気サージを基準電圧線へ迂回させる静電気保護回路であって、
請求項１に記載の静電気保護装置と、
保護ダイオードとを備えており、
該静電気保護装置と該保護ダイオードとは、該半導体集積回路の入／出力信号線と基準電圧線との間に並列に配置されており、
該静電気保護装置に備えられたサイリスタのアノードとアノードゲートと該保護ダイオードのカソードとは、該入／出力信号線に接続されており、
該サイリスタのカソードとカソードゲートと該保護ダイオードのアノードとは、該基準電圧線に接続されており、
該静電気保護装置は、該サイリスタの該アノードと該保護ダイオードの該カソードとの間にｎ型ウェル中に形成された抵抗器をさらに備えている、静電気保護回路。
半導体集積回路の入出力部から流入する静電気サージを電源供給線へ迂回させる静電気保護回路であって、
請求項１に記載の静電気保護装置と、
ｎ型ウェル中に形成された保護ダイオードとを備えており、
該静電気保護装置と該保護ダイオードとは、半導体集積回路の入／出力信号線と電源供給線との間に並列に配置されており、
該静電気保護装置に備えられたサイリスタのアノードとアノードゲートと該保護ダイオードのカソードとは、該半導体集積回路の電源供給線に接続されており、
該サイリスタのカソードと該保護ダイオードのアノードとは、該入／出力信号線に接続されており、
該サイリスタのカソードゲートは、該基準電圧線に接続されており、
該静電気保護装置は、該サイリスタの該カソードと該保護ダイオードの該アノードとの間にｎ型ウェル中に形成された抵抗器をさらに備えている、静電気保護回路。
半導体集積回路の電源供給線から流入する静電気サージを基準電圧線へ迂回させる静電気保護回路であって、
請求項１に記載の静電気保護装置を備えており、
該静電気保護装置は、該半導体集積回路の電源供給線と基準電圧線との間に配置されており、
該静電気保護装置に備えられたサイリスタのアノードとアノードゲートとは、該電源供給線に接続されており、
該サイリスタのカソードとカソードゲートとは、該基準電圧線に接続されている、静電気保護回路。
半導体集積回路の入出力端子、基準電圧端子、または電源供給端子から流入する静電気サージを、他の入出力端子、基準電圧端子、または電源供給端子へ逃がす静電気保護回路であって、請求項５に記載の静電気保護回路と、請求項６に記載の静電気保護回路と、請求項７に記載の静電気保護回路を備えており、請求項５に記載の静電気保護回路は該半導体集積回路の入／出力信号線と基準電圧線間に形成されており、請求項６に記載の静電気保護回路は該半導体集積回路の入／出力信号線と電源供給線間に形成されており、請求項７に記載の静電気保護回路が該半導体集積回路の電源供給線と基準電圧線間に形成されている、静電気保護回路。
半導体集積回路の入出力端子、基準電圧端子、または電源供給端子から流入する静電気サージを、他の入出力端子、基準電圧端子、または電源供給端子へ逃がす静電気保護回路であって、請求項１に記載の静電気保護装置を三つ備えており、第一の該静電気保護装置に備えられた第一のサイリスタのアノードとアノードゲートは、該半導体集積回路の電源供給線に接統し、該第一のサイリスタのカソードは該半導体集積回路の入／出力信号線に接続し、該第一のサイリスタのカソードゲートは該半導体集積回路の基準電圧線に接続し、該第二の静電気保護装置に備えられた第二のサイリスタのアノードとアノードゲートは該半導体集積回路の入／出力信号線に接続し、該第二のサイリスタのカソードとカソードゲートは基準電圧線に接続し、該第三の静電気保護装置に備えられた第三のサイリスタのアノードとアノードゲートは該半導体集積回路の電源供給線に接続し、該第三のサイリスタのカソードとカソードゲートは基準電圧線に接続する、静電気保護回路。
半導体集積回路の入出力端子、基準電圧端子、または電源供給端子から流入する静電気サージを、他の入出力端子、基準電圧端子、または電源供給端子へ逃がす静電気保護回路であって、請求項５に記載の静電気保護回路と、請求項７に記載の静電気保護回路を備えており、請求項５に記載の静電気保護回路は該半導体集積回路の入／出力信号線と基準電圧線間に形成されており、請求項７に記載の静電気保護回路が該半導体集積回路の電源供給線と基準電圧線間に形成されている、静電気保護回路。
半導体集積回路の入出力端子、基準電圧端子、または電源供給端子から流入する静電気サージを、他の入出力端子、基準電圧端子、または電源供給端子へ逃がす静電気保護回路であって、請求項１に記載の第一の静電気保護装置を該半導体集積回路の基準電圧線と入／出力信号線間に備えており、該第一の静電気保護装置に備えられた第一のサイリスタのアノードとアノードゲートは、該半導体集積回路の入／出力信号線に接続し、該第一のサイリスタのカソードとカソードゲートは該半導体集積回路の基準電圧線に接続し、請求項１に記載の第二の静電気保護装置を該半導体集積回路の基準電圧線と電源供給線間に備えており、該第二の静電気保護装置に備えられた第二のサイリスタのアノードとアノードゲートは、該半導体集積回路の電源供給線に接続し、該第二のサイリスタのカソードとカソードゲートは、該半導体集積回路の基準電圧線に接続する、静電気保護回路。