JP2850868B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路素子
に関し、特に半導体集積回路の静電保護技術に関する。
に関し、特に半導体集積回路の静電保護技術に関する。
【０００２】
【従来の技術】従来のこの種のＬＳＩ静電保護技術を図
７、８を用いて説明する。
７、８を用いて説明する。
【０００３】図７は、例えば特開平５−４１４９３に示
されるようなゲートの電位が接地レベルに固定された入
力保護用のＮ型ＭＯＳＦＥＴの平面図を示している。図
８は図７のａ−ａ′断面図である。図７において、ポリ
シリコン配線（７０１）は、外部端子に接続され、埋め
込みコンタクト（７０４）によって保護用ＭＯＳＦＥＴ
のドレイン拡散層（７０７）に接続されている。またメ
タル配線２（７０３）は保護されるべき内部回路に信号
を伝えるための配線である。
されるようなゲートの電位が接地レベルに固定された入
力保護用のＮ型ＭＯＳＦＥＴの平面図を示している。図
８は図７のａ−ａ′断面図である。図７において、ポリ
シリコン配線（７０１）は、外部端子に接続され、埋め
込みコンタクト（７０４）によって保護用ＭＯＳＦＥＴ
のドレイン拡散層（７０７）に接続されている。またメ
タル配線２（７０３）は保護されるべき内部回路に信号
を伝えるための配線である。
【０００４】通常は、このＮＭＯＳＦＥＴはゲート電位
が接地レベルに固定されているため非導通状態にあり、
動作せず、外部端子からの信号はポリシリコン配線から
ＭＯＳＦＥＴのドレイン拡散層（７０７）を介してメタ
ル配線２を経て内部回路に入力される。外部端子に静電
パルスのような過大電圧が加わると、保護用ＮＭＯＳＦ
ＥＴのドレイン−基板−ソースで形成される寄生ＮＰＮ
バイポーラトランジスタが導通し、外部端子と接地間の
電圧をクランプし、内部回路に過電圧がかかるのを防
ぐ。
が接地レベルに固定されているため非導通状態にあり、
動作せず、外部端子からの信号はポリシリコン配線から
ＭＯＳＦＥＴのドレイン拡散層（７０７）を介してメタ
ル配線２を経て内部回路に入力される。外部端子に静電
パルスのような過大電圧が加わると、保護用ＮＭＯＳＦ
ＥＴのドレイン−基板−ソースで形成される寄生ＮＰＮ
バイポーラトランジスタが導通し、外部端子と接地間の
電圧をクランプし、内部回路に過電圧がかかるのを防
ぐ。
【０００５】寄生バイポーラ動作時、ＮＭＯＳＦＥＴの
ドレイン拡散層の接合付近は高い電界が発生し、大電流
が流れるため、温度が上昇する。もし、埋め込みコンタ
クトを用いない場合は、メタル配線が直接ドレイン拡散
層に接続しているため、発熱によってコンタクト部のメ
タル配線が溶融し、シリコン基板と反応し、メタル配線
１と基板が短絡をおこす。埋め込みコンタクトを用いる
理由は、メタル配線とドレイン拡散層を離し、メタル配
線が容易に溶融するのを防止し、静電耐量を向上させる
ためである。
ドレイン拡散層の接合付近は高い電界が発生し、大電流
が流れるため、温度が上昇する。もし、埋め込みコンタ
クトを用いない場合は、メタル配線が直接ドレイン拡散
層に接続しているため、発熱によってコンタクト部のメ
タル配線が溶融し、シリコン基板と反応し、メタル配線
１と基板が短絡をおこす。埋め込みコンタクトを用いる
理由は、メタル配線とドレイン拡散層を離し、メタル配
線が容易に溶融するのを防止し、静電耐量を向上させる
ためである。
【０００６】
【発明が解決しようとする課題】図７、図８に示すよう
な従来の半導体装置は、ポリシリコン配線（７０１）と
ドレイン拡散層（７０７）との間の埋め込みコンタクト
（７０４）が１個しかなくかつドレイン拡散層（７０
７）の端部に設置されている点で問題につながる。
な従来の半導体装置は、ポリシリコン配線（７０１）と
ドレイン拡散層（７０７）との間の埋め込みコンタクト
（７０４）が１個しかなくかつドレイン拡散層（７０
７）の端部に設置されている点で問題につながる。
【０００７】図７に示すような、ＭＯＳＦＥＴが前述の
ような寄生ＮＰＮバイポーラトランジスタとして動作す
る過程は、発明者らの調査によれば以下のようである。
ような寄生ＮＰＮバイポーラトランジスタとして動作す
る過程は、発明者らの調査によれば以下のようである。
【０００８】まず、外部端子に印加されたサージ電圧
は、ポリシリコン配線（７０１）からドレイン拡散層
（７０７）へ伝達され、ドレイン拡散層とゲート電極
（７０６）と接するどこか一点でブレークダウンを生じ
る。
は、ポリシリコン配線（７０１）からドレイン拡散層
（７０７）へ伝達され、ドレイン拡散層とゲート電極
（７０６）と接するどこか一点でブレークダウンを生じ
る。
【０００９】一般的には、最も接合耐圧の低いフィール
ドＬＯＣＯＳ端部、たとえばＸで示す部分で生じる。そ
の後、このブレークダウンで生じた基板電流で寄生バイ
ポーラ動作へと発展するが、まず、Ｘ点付近で開始し、
順次ＭＯＳトランジスタのＷ方向へ伝達され、広がって
いき、たとえば、Ｗ＝５０μｍのＭＯＳトランジスタの
場合、Ｗ全体が寄生バイポーラ動作するまで２０〜４０
ｎｓｅｃかかることがわかっている。
ドＬＯＣＯＳ端部、たとえばＸで示す部分で生じる。そ
の後、このブレークダウンで生じた基板電流で寄生バイ
ポーラ動作へと発展するが、まず、Ｘ点付近で開始し、
順次ＭＯＳトランジスタのＷ方向へ伝達され、広がって
いき、たとえば、Ｗ＝５０μｍのＭＯＳトランジスタの
場合、Ｗ全体が寄生バイポーラ動作するまで２０〜４０
ｎｓｅｃかかることがわかっている。
【００１０】従って、寄生バイポーラ動作のごく初期の
段階においては、ある程度電流を抑制し、ブレークダウ
ンを起こした点における電流密度を抑制し、全域に広が
った後は、電流分布が均一になるような接続方法が好ま
しいことがわかった。
段階においては、ある程度電流を抑制し、ブレークダウ
ンを起こした点における電流密度を抑制し、全域に広が
った後は、電流分布が均一になるような接続方法が好ま
しいことがわかった。
【００１１】この点、図７に示す構造では、点Ｘにおけ
るストレスが大きくなるため、接合劣化によるリーク電
流の発生をひき起こしたり、ゲート絶縁膜の破壊につな
がることが多い。
るストレスが大きくなるため、接合劣化によるリーク電
流の発生をひき起こしたり、ゲート絶縁膜の破壊につな
がることが多い。
【００１２】
【課題を解決するための手段】本発明は、上記のような
問題を解決するために、半導体基板上に形成された不純
物拡散層と、比較的高抵抗な配線層とのコンタクト開口
部を複数設け、さらに、金属配線など比較的低抵抗な配
線層と、高抵抗な配線層とのコンタクト開口部を上記コ
ンタクト開口部とおおむね等距離に設けることにより、
上記不純物拡散層の各点に対し、均一な抵抗を介して接
続するよう構成する。
問題を解決するために、半導体基板上に形成された不純
物拡散層と、比較的高抵抗な配線層とのコンタクト開口
部を複数設け、さらに、金属配線など比較的低抵抗な配
線層と、高抵抗な配線層とのコンタクト開口部を上記コ
ンタクト開口部とおおむね等距離に設けることにより、
上記不純物拡散層の各点に対し、均一な抵抗を介して接
続するよう構成する。
【００１３】
【発明の実施の形態】図１は本発明の実施例の保護用Ｎ
ＭＯＳＦＥＴの平面図、図２は、図１のａ−ａ′断面
図、図３は図１のｂ−ｂ′断面図、図４は図３のｃ−
ｃ′断面図、図５は第２の実施例のｃ−ｃ′断面図を、
図６の（ａ），（ｂ），（ｃ）は図１の保護用ＮＭＯＳ
ＦＥＴが使用される保護回路の回路図を示している。
ＭＯＳＦＥＴの平面図、図２は、図１のａ−ａ′断面
図、図３は図１のｂ−ｂ′断面図、図４は図３のｃ−
ｃ′断面図、図５は第２の実施例のｃ−ｃ′断面図を、
図６の（ａ），（ｂ），（ｃ）は図１の保護用ＮＭＯＳ
ＦＥＴが使用される保護回路の回路図を示している。
【００１４】図６の（ａ）の保護用ＭＯＳＦＥＴは、入
力端子に使用されるもので、従来例で記述したものと同
様に、ゲート電位は接地電位に固定されており、通常使
用時は動作しないが、過電圧がかかると導通する。この
場合、図１のメタル配線３（１０３）は、接地配線に接
続される。図６（ａ）中の抵抗Ｒが付加される場合もあ
る。
力端子に使用されるもので、従来例で記述したものと同
様に、ゲート電位は接地電位に固定されており、通常使
用時は動作しないが、過電圧がかかると導通する。この
場合、図１のメタル配線３（１０３）は、接地配線に接
続される。図６（ａ）中の抵抗Ｒが付加される場合もあ
る。
【００１５】一方、図６（ｂ）は、出力端子に使用され
る例で、ＮＭＯＳＦＥＴのゲート電位（図１ではメタル
配線３）は内部回路に接続され、ハイレベル、またはロ
ウレベルが与えられ端子に信号が出力される。この場
合、ＮＭＯＳＦＥＴは保護ＮＭＯＳＦＥＴもかねてい
て、過電圧が端子に印加されると、導通状態となり、接
地端子に電荷を放電する。
る例で、ＮＭＯＳＦＥＴのゲート電位（図１ではメタル
配線３）は内部回路に接続され、ハイレベル、またはロ
ウレベルが与えられ端子に信号が出力される。この場
合、ＮＭＯＳＦＥＴは保護ＮＭＯＳＦＥＴもかねてい
て、過電圧が端子に印加されると、導通状態となり、接
地端子に電荷を放電する。
【００１６】図６の（ｃ）は出力トランジスタにＣＭＯ
Ｓ回路を用いた例であるが、この場合も図６（ｂ）と全
く同様に、過電圧が印加されると、ＮＭＯＳＦＥＴが導
通して保護トランジスタの役割を果たす。
Ｓ回路を用いた例であるが、この場合も図６（ｂ）と全
く同様に、過電圧が印加されると、ＮＭＯＳＦＥＴが導
通して保護トランジスタの役割を果たす。
【００１７】図１は、上記のいずれかの場合におけるＮ
ＭＯＳＦＥＴの平面図を表している。つまり、図１にお
いて、メタル配線１（１０１）（ここではアルミ配線）
は直接または抵抗を介して入出力端子に、ソース拡散層
（１０８）に接続されているメタル配線２（１０２）
は、接地電位に固定されている。ドレイン拡散層上の絶
縁膜上に高融点シリサイド層のタングステンシリサイド
配線層（１１０）を有し、メタル配線１は、第１のコン
タクト（１０４，２０４）によって、タングステンシリ
サイド配線層に接続され（図２）、タングステンシリサ
イド配線層は第２のコンタクト（１０５，３０５）によ
ってドレイン拡散層に接続されている（図３）。埋め込
みコンタクトはバリアメタル層が下層部に存在するタン
グステンの埋め込み層からなる。バリアメタルはチタン
が下層、窒化チタンが上層を形成する２層構造となって
いる。
ＭＯＳＦＥＴの平面図を表している。つまり、図１にお
いて、メタル配線１（１０１）（ここではアルミ配線）
は直接または抵抗を介して入出力端子に、ソース拡散層
（１０８）に接続されているメタル配線２（１０２）
は、接地電位に固定されている。ドレイン拡散層上の絶
縁膜上に高融点シリサイド層のタングステンシリサイド
配線層（１１０）を有し、メタル配線１は、第１のコン
タクト（１０４，２０４）によって、タングステンシリ
サイド配線層に接続され（図２）、タングステンシリサ
イド配線層は第２のコンタクト（１０５，３０５）によ
ってドレイン拡散層に接続されている（図３）。埋め込
みコンタクトはバリアメタル層が下層部に存在するタン
グステンの埋め込み層からなる。バリアメタルはチタン
が下層、窒化チタンが上層を形成する２層構造となって
いる。
【００１８】第１のコンタクトと第２のコンタクトは交
互に形成されていて（図４）、メタル配線は、タングス
テンシリサイド配線層の抵抗ｒを介してドレイン拡散層
に接続されることになる。この場合、メタル配線のコン
タクトには、微細化に適した埋め込みコンタクトを使用
しており、また埋め込みコンタクトの材料は製造工程が
容易であるタングステンを使用している。
互に形成されていて（図４）、メタル配線は、タングス
テンシリサイド配線層の抵抗ｒを介してドレイン拡散層
に接続されることになる。この場合、メタル配線のコン
タクトには、微細化に適した埋め込みコンタクトを使用
しており、また埋め込みコンタクトの材料は製造工程が
容易であるタングステンを使用している。
【００１９】この構造では、入出力端子に過電圧が印加
され、ＭＯＳＦＥＴが寄生バイポーラ動作によって導通
し、ドレインの接合の温度が上昇した場合でも、直接ド
レイン拡散層に接続しているのは、融点の高いタングス
テンシリサイド層でありタングステンの埋め込み工程に
必要で熱耐性のないバリアメタルではないため、容易に
コンタクトの溶融が起こることはない。さらに、メタル
配線からドレイン拡散層に直列にタングステンシリサイ
ド配線層の抵抗ｒが入ることになるため、この抵抗で、
過電圧印加時に流れる放電電流が制限され静電耐圧がよ
り向上する。この際、第１のコンタクトと、第２のコン
タクトの間隔は全て等しく、抵抗ｒが均等となるように
しているため、一部の抵抗ｒのみが減少し、そこに放電
電流が集中することはない。
され、ＭＯＳＦＥＴが寄生バイポーラ動作によって導通
し、ドレインの接合の温度が上昇した場合でも、直接ド
レイン拡散層に接続しているのは、融点の高いタングス
テンシリサイド層でありタングステンの埋め込み工程に
必要で熱耐性のないバリアメタルではないため、容易に
コンタクトの溶融が起こることはない。さらに、メタル
配線からドレイン拡散層に直列にタングステンシリサイ
ド配線層の抵抗ｒが入ることになるため、この抵抗で、
過電圧印加時に流れる放電電流が制限され静電耐圧がよ
り向上する。この際、第１のコンタクトと、第２のコン
タクトの間隔は全て等しく、抵抗ｒが均等となるように
しているため、一部の抵抗ｒのみが減少し、そこに放電
電流が集中することはない。
【００２０】図５は、メタル配線（５１５）に埋め込み
コンタクトの材料と同じタングステンを使用し、製造工
程の削減をした例である。この場合、チタン及び窒化チ
タンで形成されたバリアメタル層（５１１）形成後、コ
ンタクトを埋め込むのと同時に余剰にタングステンを成
長することで配線とすることができる。
コンタクトの材料と同じタングステンを使用し、製造工
程の削減をした例である。この場合、チタン及び窒化チ
タンで形成されたバリアメタル層（５１１）形成後、コ
ンタクトを埋め込むのと同時に余剰にタングステンを成
長することで配線とすることができる。
【００２１】従来技術の課題の項で詳述したように、寄
生バイポーラ動作の初期の段階においては局所的な電流
であるためほぼ直列抵抗としてはｒとして寄与し、電流
密度を抑制し、ＭＯＳトランジスタ全体がバイポーラ動
作を開始した際には、並列接続となり、ｒ／ｎとして寄
与し、十分なクランプ能力を持たせることができると同
時に、均一な電流分布を得、保護素子自体の破壊を回避
できるものである。
生バイポーラ動作の初期の段階においては局所的な電流
であるためほぼ直列抵抗としてはｒとして寄与し、電流
密度を抑制し、ＭＯＳトランジスタ全体がバイポーラ動
作を開始した際には、並列接続となり、ｒ／ｎとして寄
与し、十分なクランプ能力を持たせることができると同
時に、均一な電流分布を得、保護素子自体の破壊を回避
できるものである。
【００２２】実施例では、ＭＯＳトランジスタのソース
・ドレイン領域一方のみの構成について述べたが、一般
に、ＥＳＤとしては両極性存在することから、ソース・
ドレイン両方に適用することが好ましい。また、この場
合、下方のコンタクト開口部と上方のコンタクト開口部
の位置は、ゲート電極をはさんで対称の位置、すなわ
ち、向かいあう位置よりも、半ピッチずらすことが電流
均一化の点好ましい。
・ドレイン領域一方のみの構成について述べたが、一般
に、ＥＳＤとしては両極性存在することから、ソース・
ドレイン両方に適用することが好ましい。また、この場
合、下方のコンタクト開口部と上方のコンタクト開口部
の位置は、ゲート電極をはさんで対称の位置、すなわ
ち、向かいあう位置よりも、半ピッチずらすことが電流
均一化の点好ましい。
【００２３】また、上方のコンタクト下部にバリアメタ
ルを設けるのは、金属によっては、多結晶シリコン中を
拡散するものがあるため、これを防止し、微細化に寄与
することを考慮したものである。
ルを設けるのは、金属によっては、多結晶シリコン中を
拡散するものがあるため、これを防止し、微細化に寄与
することを考慮したものである。
【００２４】さらに、本発明の配線接続法に加えるに、
下方のコンタクト内を埋め込む多結晶シリコン層の不純
物濃度を低くすることにより、抵抗素子として利用した
場合でも同様の効果が得られる。
下方のコンタクト内を埋め込む多結晶シリコン層の不純
物濃度を低くすることにより、抵抗素子として利用した
場合でも同様の効果が得られる。
【００２５】製法としては、多結晶シリコン成長後リン
拡散あるいは、イオン注入後熱処理によって埋め込みあ
るいは、これらを何回かくり返す中で、条件を変えて実
現できる。または、多結晶シリコン成長時にリンをドー
プする方法の場合、フォスフィンの流量を制御すること
によっても実現できる。
拡散あるいは、イオン注入後熱処理によって埋め込みあ
るいは、これらを何回かくり返す中で、条件を変えて実
現できる。または、多結晶シリコン成長時にリンをドー
プする方法の場合、フォスフィンの流量を制御すること
によっても実現できる。
【００２６】また、静電破壊現象の場合、必ずしも外部
端子に接続されているＭＯＳトランジスタだけが破壊す
るとは限らない。
端子に接続されているＭＯＳトランジスタだけが破壊す
るとは限らない。
【００２７】
【発明の効果】以上、本発明の構造を用いることによ
り、高い静電破壊耐量を有する半導体装置を提供でき
る。
り、高い静電破壊耐量を有する半導体装置を提供でき
る。
【図面の簡単な説明】
【図１】本発明の実施例の平面図
【図２】図１のａ−ａ′断面図
【図３】図１のｂ−ｂ′断面図
【図４】図１のｃ−ｃ′断面図
【図５】第２の実施例の断面図
【図６】本発明の構造を含む入出力保護回路図
【図７】従来例の平面図
【図８】図７のａ−ａ′断面図
１０１，２０１，３０１，４０１，７０２ メタル配
線１ １０２，２０２，３０２，７０３ メタル配線２ １０３，２０３ メタル配線３ ７０１ ポリシリコン配線 １０４，２０４，３０４，４０４，７０４，８０４
第１のコンタクト（埋め込み型） １０５，３０５，４０５，５０５ 第２のコンタクト １０６，２０６，３０６，７０６，８０６ ゲート電
極 １０７，２０７，３０７，４０７，５０７，７０７，８
０７ ドレインＮ型拡散層 １０８，２０８，３０８，７０８，８０８ ソースＮ
型拡散層 ２０９，３０９，４０９，５０９，８０９ 素子分離
絶縁膜 １１０，２１０，３１０，４１０，５１０ 高融点金
属シリサイド層 ２１１，３１１，４１１，５１１ バリアメタル層 ２１２，３１２，４１２，５１２，８１２ 層間絶縁
膜 ５１３ タングステン配線層 ２２０，３２０，４２０，５２０，８２０ 半導体基
板
線１ １０２，２０２，３０２，７０３ メタル配線２ １０３，２０３ メタル配線３ ７０１ ポリシリコン配線 １０４，２０４，３０４，４０４，７０４，８０４
第１のコンタクト（埋め込み型） １０５，３０５，４０５，５０５ 第２のコンタクト １０６，２０６，３０６，７０６，８０６ ゲート電
極 １０７，２０７，３０７，４０７，５０７，７０７，８
０７ ドレインＮ型拡散層 １０８，２０８，３０８，７０８，８０８ ソースＮ
型拡散層 ２０９，３０９，４０９，５０９，８０９ 素子分離
絶縁膜 １１０，２１０，３１０，４１０，５１０ 高融点金
属シリサイド層 ２１１，３１１，４１１，５１１ バリアメタル層 ２１２，３１２，４１２，５１２，８１２ 層間絶縁
膜 ５１３ タングステン配線層 ２２０，３２０，４２０，５２０，８２０ 半導体基
板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/088 29/78 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768 H01L 29/78
Claims (13)
- 【請求項１】 半導体基板に形成された不純物拡散層
と、前記不純物拡散層上に形成された第一の絶縁膜と、
前記第一の絶縁膜上に形成された多結晶シリコン層又は
高融点金属シリサイド層からなる第一の配線層と、前記
第一の配線層上に形成された第二の絶縁膜と、前記第二
の絶縁膜上に形成された第二の配線層とを有する半導体
装置であって、前記不純物拡散層と前記第一の配線層と
の間は、前記第一の絶縁膜に設けられた少なくとも２個
の第一のコンタクト開口部を介して接続され、前記第一
の配線層と前記第二の配線層との間は、前記２個の第一
のコンタクト開口部間において前記第二の絶縁膜に設け
られた第二のコンタクト開口部を介して接続されてお
り、前記第二のコンタクト開口部は、高融点金属を含む
材料で埋め込まれて、かつ、前記高融点金属を含む材料
と前記第一の配線層との間に、バリヤメタル層が設けら
れていることを特徴とする半導体装置。 - 【請求項２】 前記不純物拡散層は、ＭＩＳＦＥＴのソ
ース又はドレイン領域を形成することを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記第二の配線層は、直接又は抵抗素子
を介して外部端子に接続されていることを特徴とする請
求項１又は２記載の半導体装置。 - 【請求項４】 前記２個の第一のコンタクト開口部それ
ぞれと前記第二のコンタクト開口部との距離は互いにお
おむね等しいことを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項５】 前記第一のコンタクト開口部内は、多結
晶シリコン層で埋め込まれていることを特徴とする請求
項１又は２記載の半導体装置。 - 【請求項６】 半導体基板に形成された不純物拡散層
と、前記不純物拡散層上に形成された第一の絶縁膜と、
前記第一の絶縁膜上に形成された多結晶シリコン層又は
高融点金属シリサイド層からなる第一の配線層と、前記
第一の配線層上に形成された第二の絶縁膜と、前記第二
の絶縁膜上に形成された第二の配線層とを有する半導体
装置であって、前記不純物拡散層と前記第一の配線層と
の間は、前記第一の絶縁膜に設けられた少なくとも２個
の第一のコンタクト開口部を介して接続され、前記第一
の配線層と前記第二の配線層との間は、前記２個の第一
のコンタクト開口部間において前記第二の絶縁膜に設け
られた第二のコンタク ト開口部を介して接続されてお
り、前記第一のコンタクトの開口部内は、多結晶シリコ
ン層で埋め込まれており、前記多結晶シリコン層の不純
物濃度は、前記半導体装置の他の多結晶シリコン層より
も低いことを特徴とする半導体装置。 - 【請求項７】 前記不純物拡散層は、ＭＩＳＦＥＴのソ
ース又はドレイン領域を形成することを特徴とする請求
項６記載の半導体装置。 - 【請求項８】 前記第二の配線層は、直接又は抵抗素子
を介して外部端子に接続されていることを特徴とする請
求項６又は７記載の半導体装置。 - 【請求項９】 前記２個の第一のコンタクト開口部それ
ぞれと前記第二のコンタクト開口部との距離は互いにお
おむね等しいことを特徴とする請求項６又は７記載の半
導体装置。 - 【請求項１０】 前記第二のコンタクト開口部は、高融
点金属を含む材料で埋め込まれており、かつ、前記高融
点金属を含む材料と第一の配線層との間には、バリヤメ
タル層が設けられていることを特徴とする請求項６又は
７記載の半導体装置。 - 【請求項１１】 半導体基板に形成された不純物拡散層
と、前記不純物拡散層上に形成された第一の絶縁膜と、
前記第一の絶縁膜に形成された前記不純物拡散層の複数
の箇所をそれぞれ露出する複数の第一のコンタクト開口
部と、前記第一の絶縁膜上に形成されるとともに前記複
数の第一のコンタクト開口部を介して前記不純物拡散層
の前記複数の箇所に接し、かつ抵抗素子として働く層
と、前記抵抗素子として働く層上に形成された第二の絶
縁膜と、前記第二の絶縁膜に形成され前記抵抗素子とし
て働く層の複数の箇所をそれぞれ露出する複数の第二の
コンタクト開口部と、前記第二の絶縁膜上に形成される
とともに前記複数の第二のコンタクト開口部を介して前
記抵抗素子として働く層に接続された配線層とを備える
半導体装置。 - 【請求項１２】 前記抵抗素子として働く層は、高融点
金属シリサイドからなることを特徴とする請求項１１記
載の半導体装置。 - 【請求項１３】 前記抵抗素子として働く層は、前記複
数の第一のコンタクト開口部内に埋め込まれ抵抗素子と
して働くに必要な不純物濃度を有する多結晶シリコンか
らなることを特徴とする請求項１１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205612A JP2850868B2 (ja) | 1996-08-05 | 1996-08-05 | 半導体装置 |
| TW086111102A TW362276B (en) | 1996-08-05 | 1997-08-04 | MOS field effect transistor applied to input/output protection circuit |
| US08/906,336 US5936283A (en) | 1996-08-05 | 1997-08-05 | MOSFET for input/output protective circuit having a multi-layered contact structure with multiple contact holes on a single diffusion layer |
| KR1019970037317A KR19980018369A (ko) | 1996-08-05 | 1997-08-05 | 입/출력 보호 회로용 ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8205612A JP2850868B2 (ja) | 1996-08-05 | 1996-08-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050833A JPH1050833A (ja) | 1998-02-20 |
| JP2850868B2 true JP2850868B2 (ja) | 1999-01-27 |
Family
ID=16509766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8205612A Expired - Fee Related JP2850868B2 (ja) | 1996-08-05 | 1996-08-05 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5936283A (ja) |
| JP (1) | JP2850868B2 (ja) |
| KR (1) | KR19980018369A (ja) |
| TW (1) | TW362276B (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
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| US7388289B1 (en) * | 1999-09-02 | 2008-06-17 | Micron Technology, Inc. | Local multilayered metallization |
| US6191023B1 (en) * | 1999-11-18 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method of improving copper pad adhesion |
| US6906386B2 (en) * | 2002-12-20 | 2005-06-14 | Advanced Analogic Technologies, Inc. | Testable electrostatic discharge protection circuits |
| US6864578B2 (en) * | 2003-04-03 | 2005-03-08 | International Business Machines Corporation | Internally reinforced bond pads |
| JP2012129570A (ja) * | 2012-04-03 | 2012-07-05 | Megica Corp | チップの製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248445A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 集積回路 |
| JPS6376473A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | ウエルのコンタクト構造 |
| JPH03248567A (ja) * | 1990-02-27 | 1991-11-06 | Matsushita Electron Corp | 入力保護用トランジスタ |
| US5338975A (en) * | 1990-07-02 | 1994-08-16 | General Electric Company | High density interconnect structure including a spacer structure and a gap |
| JPH06103740B2 (ja) * | 1991-12-11 | 1994-12-14 | 三菱電機株式会社 | 入力保護回路 |
| US5264729A (en) * | 1992-07-29 | 1993-11-23 | Lsi Logic Corporation | Semiconductor package having programmable interconnect |
| US5477414A (en) * | 1993-05-03 | 1995-12-19 | Xilinx, Inc. | ESD protection circuit |
| US5631495A (en) * | 1994-11-29 | 1997-05-20 | International Business Machines Corporation | High performance bipolar devices with plurality of base contact regions formed around the emitter layer |
-
1996
- 1996-08-05 JP JP8205612A patent/JP2850868B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-04 TW TW086111102A patent/TW362276B/zh not_active IP Right Cessation
- 1997-08-05 US US08/906,336 patent/US5936283A/en not_active Expired - Lifetime
- 1997-08-05 KR KR1019970037317A patent/KR19980018369A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| TW362276B (en) | 1999-06-21 |
| KR19980018369A (ko) | 1998-06-05 |
| JPH1050833A (ja) | 1998-02-20 |
| US5936283A (en) | 1999-08-10 |
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