JPH06103740B2 - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH06103740B2 JPH06103740B2 JP3351704A JP35170491A JPH06103740B2 JP H06103740 B2 JPH06103740 B2 JP H06103740B2 JP 3351704 A JP3351704 A JP 3351704A JP 35170491 A JP35170491 A JP 35170491A JP H06103740 B2 JPH06103740 B2 JP H06103740B2
- Authority
- JP
- Japan
- Prior art keywords
- protection circuit
- input protection
- wiring
- polysilicon
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の入力保護
回路に関するものである。
回路に関するものである。
【０００２】
【従来の技術】図３は従来の入力保護回路のパターンレ
イアウトの例を示す図である。図４はその等価回路図で
ある。なお図中の絶縁ゲート電界効果トランジスタ（以
下ＦＥＴと称す）はＮチャネルエンハンスメント型であ
るとする。図において、Ｐ形シリコン基板上に形成され
た外部端子１はコンタクト２を介して第１ポリシリコン
で形成された抵抗３に接続され、この抵抗３はコンタク
ト４を介してアルミニウム配線５に、またこの配線５は
コンタクト６を介してＦＥＴ（Ｑ）のドレイン７である
Ｎ形拡散層に接続されている。ＦＥＴ（Ｑ）のソース８
であるＮ形拡散層と第２ポリシリコンにより形成された
ゲート９とはともに接地電位Ｖｓｓに接続されたアルミ
ニウム配線１０に接続されている。またＦＥＴ（Ｑ）の
ドレイン７であるＮ形拡散層から切れ目なく延長された
Ｎ型拡散抵抗１１はコンタクト１２を介してアルミニウ
ム配線１３に接続され、さらにこの配線は図示しない内
部回路に接続されている。
イアウトの例を示す図である。図４はその等価回路図で
ある。なお図中の絶縁ゲート電界効果トランジスタ（以
下ＦＥＴと称す）はＮチャネルエンハンスメント型であ
るとする。図において、Ｐ形シリコン基板上に形成され
た外部端子１はコンタクト２を介して第１ポリシリコン
で形成された抵抗３に接続され、この抵抗３はコンタク
ト４を介してアルミニウム配線５に、またこの配線５は
コンタクト６を介してＦＥＴ（Ｑ）のドレイン７である
Ｎ形拡散層に接続されている。ＦＥＴ（Ｑ）のソース８
であるＮ形拡散層と第２ポリシリコンにより形成された
ゲート９とはともに接地電位Ｖｓｓに接続されたアルミ
ニウム配線１０に接続されている。またＦＥＴ（Ｑ）の
ドレイン７であるＮ形拡散層から切れ目なく延長された
Ｎ型拡散抵抗１１はコンタクト１２を介してアルミニウ
ム配線１３に接続され、さらにこの配線は図示しない内
部回路に接続されている。
【０００３】この従来例の構成において、外部端子１に
過大な異常電圧が印加されると、この電圧は抵抗３及び
アルミニウム配線５を通してＦＥＴ（Ｑ）のドレイン７
に到達し、ＦＥＴ（Ｑ）のパンチスルーにより接地電位
Ｖｓｓに接続されたアルミニウム配線１０に放電され
る。ＦＥＴ（Ｑ）のドレイン７に到達した電圧の一部は
内部回路に向うが、これは抵抗１１により減衰されて内
部回路には過大な電圧が印加されないようになってい
る。
過大な異常電圧が印加されると、この電圧は抵抗３及び
アルミニウム配線５を通してＦＥＴ（Ｑ）のドレイン７
に到達し、ＦＥＴ（Ｑ）のパンチスルーにより接地電位
Ｖｓｓに接続されたアルミニウム配線１０に放電され
る。ＦＥＴ（Ｑ）のドレイン７に到達した電圧の一部は
内部回路に向うが、これは抵抗１１により減衰されて内
部回路には過大な電圧が印加されないようになってい
る。
【０００４】
【発明が解決しようとする課題】しかるにこの従来の構
成では、一般的に第１ポリシリコンにより形成された抵
抗３は外部端子１に印加される過大な電圧を充分に減衰
できる程大きな抵抗値に形成することが困難であるた
め、アルミニウム配線５とＦＥＴ（Ｑ）のドレイン７で
あるＮ形拡散層とのコンタクト６にも異常電圧が印加さ
れ、このコンタクト６付近でアルミニウム配線５とＰ形
シリコン基板とが短絡し、入力保護回路自体が破壊され
るという問題点があった。
成では、一般的に第１ポリシリコンにより形成された抵
抗３は外部端子１に印加される過大な電圧を充分に減衰
できる程大きな抵抗値に形成することが困難であるた
め、アルミニウム配線５とＦＥＴ（Ｑ）のドレイン７で
あるＮ形拡散層とのコンタクト６にも異常電圧が印加さ
れ、このコンタクト６付近でアルミニウム配線５とＰ形
シリコン基板とが短絡し、入力保護回路自体が破壊され
るという問題点があった。
【０００５】本発明はこのような問題点を解決するため
になされたもので、入力保護回路自体が過大な異常電圧
の印加に耐えるようにすることにより、内部回路を充分
に保護し得る信頼性の高い入力保護回路を提供すること
を目的としている。
になされたもので、入力保護回路自体が過大な異常電圧
の印加に耐えるようにすることにより、内部回路を充分
に保護し得る信頼性の高い入力保護回路を提供すること
を目的としている。
【０００６】
【課題を解決するための手段】この発明に係る入力保護
回路は、半導体基板上に設けられた半導体素子の外部端
子と内部回路との間に設けられ、前記内部回路への異常
電圧印加を防止するようにした入力保護回路において、
過大な異常電圧にさらされる部分とＮ形拡散層とを接続
する配線にポリシリコンを用いるとともにこのポリシリ
コンとＮ形拡散層とを埋め込みコンタクトにより直接接
続したものである。
回路は、半導体基板上に設けられた半導体素子の外部端
子と内部回路との間に設けられ、前記内部回路への異常
電圧印加を防止するようにした入力保護回路において、
過大な異常電圧にさらされる部分とＮ形拡散層とを接続
する配線にポリシリコンを用いるとともにこのポリシリ
コンとＮ形拡散層とを埋め込みコンタクトにより直接接
続したものである。
【０００７】
【作用】本発明における入力保護回路においては、過大
な異常電圧にさらされる部分とＮ形拡散層との接続にア
ルミニウム配線を用いず、ポリシリコン配線を用いてい
るため、異常電圧印加時にアルミニウム配線とＰ形シリ
コン基板が短絡するおそれがなく、入力保護回路の信頼
性が向上する。
な異常電圧にさらされる部分とＮ形拡散層との接続にア
ルミニウム配線を用いず、ポリシリコン配線を用いてい
るため、異常電圧印加時にアルミニウム配線とＰ形シリ
コン基板が短絡するおそれがなく、入力保護回路の信頼
性が向上する。
【０００８】
【実施例】以下、本発明の実施例を図について説明す
る。図１は本発明の一実施例による入力保護回路のパタ
ーンレイアウト図である。図において、Ｐ形シリコン基
板上に形成された外部端子１はコンタクト２を介して第
１ポリシリコンで形成された第１の抵抗３に接続され、
この抵抗３はコンタクト４を介してアルミニウム配線５
に接続されている。アルミニウム配線５はコンタクト１
４を介して第２ポリシリコンにより形成された第２の配
線１５に接続され、この第２の配線１５は埋め込みコン
タクト１６を介してＦＥＴ（Ｑ）のドレイン７であるＮ
形拡散層に接続されている。ＦＥＴ（Ｑ）のソース８で
あるＮ形拡散層と第２ポリシリコンにより形成されたゲ
ート９とはともに接地電位Ｖｓｓに接続されたアルミニ
ウム配線１０に接続されている。また、ＦＥＴ（Ｑ）の
ドレイン７であるＮ形拡散層から切れ目なく延長された
Ｎ形拡散層、すなわち第２の抵抗１１はコンタクト１２
を介してアルミニウム配線１３に接続され、さらにこの
配線１３は図示しない内部回路に接続されている。
る。図１は本発明の一実施例による入力保護回路のパタ
ーンレイアウト図である。図において、Ｐ形シリコン基
板上に形成された外部端子１はコンタクト２を介して第
１ポリシリコンで形成された第１の抵抗３に接続され、
この抵抗３はコンタクト４を介してアルミニウム配線５
に接続されている。アルミニウム配線５はコンタクト１
４を介して第２ポリシリコンにより形成された第２の配
線１５に接続され、この第２の配線１５は埋め込みコン
タクト１６を介してＦＥＴ（Ｑ）のドレイン７であるＮ
形拡散層に接続されている。ＦＥＴ（Ｑ）のソース８で
あるＮ形拡散層と第２ポリシリコンにより形成されたゲ
ート９とはともに接地電位Ｖｓｓに接続されたアルミニ
ウム配線１０に接続されている。また、ＦＥＴ（Ｑ）の
ドレイン７であるＮ形拡散層から切れ目なく延長された
Ｎ形拡散層、すなわち第２の抵抗１１はコンタクト１２
を介してアルミニウム配線１３に接続され、さらにこの
配線１３は図示しない内部回路に接続されている。
【０００９】次に動作について説明する。外部端子１に
過大な異常電圧が印加されると、この電圧は第１の抵抗
３，アルミニウムの第１の配線５及び第２ポリシリコン
による第２の配線１５を通してＦＥＴ（Ｑ）のドレイン
７に到達し、ＦＥＴ（Ｑ）のパンチスルーにより接地電
位Ｖｓｓに接続されたアルミニウム配線１０に放電され
る。ＦＥＴ（Ｑ）のドレイン７に到達した電圧の一部は
内部回路に向かうが、第２の抵抗１１により減衰されて
内部回路には過大な電圧が印加されないようになってい
る。
過大な異常電圧が印加されると、この電圧は第１の抵抗
３，アルミニウムの第１の配線５及び第２ポリシリコン
による第２の配線１５を通してＦＥＴ（Ｑ）のドレイン
７に到達し、ＦＥＴ（Ｑ）のパンチスルーにより接地電
位Ｖｓｓに接続されたアルミニウム配線１０に放電され
る。ＦＥＴ（Ｑ）のドレイン７に到達した電圧の一部は
内部回路に向かうが、第２の抵抗１１により減衰されて
内部回路には過大な電圧が印加されないようになってい
る。
【００１０】この時、前記のように第１ポリシリコンに
より形成された第１の抵抗３は外部端子１に印加された
過大な異常電圧を充分に減衰できるほど大きな抵抗値に
形成することが困難であるため、第２ポリシリコンによ
る配線１５とＦＥＴ（Ｑ）のドレイン７であるＮ形拡散
層とを接続する埋め込みコンタクト１６付近にも異常電
圧が印加されるのは従来例と同様であるが、本実施例の
構成の場合には前記のように、ＦＥＴ（Ｑ）のドレイン
７であるＮ形拡散層とアルミニウム配線５との接続部分
にポリシリコン配線１５が介在しているために、従来の
ようなアルミニウム配線とＰ形シリコン基板との短絡に
よる入力保護回路自体の破壊を防止できる。また、第１
ポリシリコンによる抵抗３とアルミニウム配線５とを接
続するコンタクト４の部分及びアルミニウム配線５と第
２ポリシリコンによる配線１５とを接続するコンタクト
１４の部分については、共にＰ形シリコン基板上に形成
された厚い絶縁膜上に設けられているため、アルミニウ
ム配線５とＰ形シリコン基板とが短絡するおそれはな
い。
より形成された第１の抵抗３は外部端子１に印加された
過大な異常電圧を充分に減衰できるほど大きな抵抗値に
形成することが困難であるため、第２ポリシリコンによ
る配線１５とＦＥＴ（Ｑ）のドレイン７であるＮ形拡散
層とを接続する埋め込みコンタクト１６付近にも異常電
圧が印加されるのは従来例と同様であるが、本実施例の
構成の場合には前記のように、ＦＥＴ（Ｑ）のドレイン
７であるＮ形拡散層とアルミニウム配線５との接続部分
にポリシリコン配線１５が介在しているために、従来の
ようなアルミニウム配線とＰ形シリコン基板との短絡に
よる入力保護回路自体の破壊を防止できる。また、第１
ポリシリコンによる抵抗３とアルミニウム配線５とを接
続するコンタクト４の部分及びアルミニウム配線５と第
２ポリシリコンによる配線１５とを接続するコンタクト
１４の部分については、共にＰ形シリコン基板上に形成
された厚い絶縁膜上に設けられているため、アルミニウ
ム配線５とＰ形シリコン基板とが短絡するおそれはな
い。
【００１１】なお、前記実施例ではＦＥＴ（Ｑ）のドレ
イン７と内部回路へ接続されたアルミニウム配線１３と
の間に設けられた抵抗１１がＮ形拡散層により形成され
ていたが、図２に示すように、この抵抗１１を第２ポリ
シリコンにより形成し、さらにこの抵抗１１とドレイン
７とを埋め込みコンタクト１７により接続してもよい。
イン７と内部回路へ接続されたアルミニウム配線１３と
の間に設けられた抵抗１１がＮ形拡散層により形成され
ていたが、図２に示すように、この抵抗１１を第２ポリ
シリコンにより形成し、さらにこの抵抗１１とドレイン
７とを埋め込みコンタクト１７により接続してもよい。
【００１２】また、前記実施例ではＦＥＴ（Ｑ）のゲー
ト９と配線１５は共に第２ポリシリコンにより形成され
た場合について説明したが、これらは各々別のポリシリ
コンであってもよい。
ト９と配線１５は共に第２ポリシリコンにより形成され
た場合について説明したが、これらは各々別のポリシリ
コンであってもよい。
【００１３】また、前記実施例では抵抗３が第１ポリシ
リコンで形成され、ＦＥＴ（Ｑ）のゲート９が第２ポリ
シリコンで形成されている場合について説明したが、こ
れらは同じポリシリコンで形成されていてもよい。
リコンで形成され、ＦＥＴ（Ｑ）のゲート９が第２ポリ
シリコンで形成されている場合について説明したが、こ
れらは同じポリシリコンで形成されていてもよい。
【００１４】また、前記実施例では抵抗３，配線１５及
びＦＥＴ（Ｑ）のゲート９が共にポリシリコンで形成さ
れている場合について説明したが、これらのうちの一部
または全部が金属珪化物あるいはポリシリコンと金属珪
化物との二重層で形成されていてもよい。
びＦＥＴ（Ｑ）のゲート９が共にポリシリコンで形成さ
れている場合について説明したが、これらのうちの一部
または全部が金属珪化物あるいはポリシリコンと金属珪
化物との二重層で形成されていてもよい。
【００１５】また、前記実施例ではＦＥＴ（Ｑ）はＮチ
ャネルエンハンスメント型であるとしたが、Ｐチャネル
あるいはコンプリメンタリＭＩＳであってもよい。
ャネルエンハンスメント型であるとしたが、Ｐチャネル
あるいはコンプリメンタリＭＩＳであってもよい。
【００１６】
【発明の効果】以上のように、この発明によれば、入力
保護回路において、異常電圧にさらされる部分において
拡散層と接続される配線にはポリシリコンを用い、さら
にこの配線と拡散層との接続はアルミニウム配線を介さ
ない埋め込みコンタクトによる直接接続としたため、過
大な異常電圧の印加によって入力保護回路自体が破壊さ
れることがなく、内部回路を充分に保護し得る信頼性の
高い入力保護回路が得られる効果がある。
保護回路において、異常電圧にさらされる部分において
拡散層と接続される配線にはポリシリコンを用い、さら
にこの配線と拡散層との接続はアルミニウム配線を介さ
ない埋め込みコンタクトによる直接接続としたため、過
大な異常電圧の印加によって入力保護回路自体が破壊さ
れることがなく、内部回路を充分に保護し得る信頼性の
高い入力保護回路が得られる効果がある。
【図１】本発明の一実施例による入力保護回路のパター
ンレイアウト図である。
ンレイアウト図である。
【図２】本発明の他の実施例による入力保護回路のパタ
ーンレイアウト図である。
ーンレイアウト図である。
【図３】従来例による入力保護回路のパターンレイアウ
ト図である。
ト図である。
【図４】図３の等価回路図である。
１ 外部端子 ３ 第１の抵抗 ５ 第１の配線 １５ 第２ポリシリコン配線 １６ 埋め込みコンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 有本 和民 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 昭53−121579（ＪＰ，Ａ) 特開 昭57−180167（ＪＰ，Ａ) 特開 昭54−101283（ＪＰ，Ａ) 特開 昭58−222574（ＪＰ，Ａ) 特開 昭55−86159（ＪＰ，Ａ) 特開 昭54−116887（ＪＰ，Ａ) 特開 昭58−143561（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 第１の導電型の半導体基板上に設けられ
た半導体素子の外部端子と内部回路との間に設けられた
入力保護回路において、 前記外部端子に接続された第１の抵抗がアルミニウムで
形成された第１の配線を介してポリシリコンの層、金属
珪化物の層あるいはポリシリコンと金属珪化物との二重
層のいずれかの層で形成された第２の配線に接続され、 前記第２の配線が絶縁ゲート電界効果トランジスタのソ
ース又はドレインを形成する第２の導電型の半導体領域
に埋め込みコンタクトにより直接接続されると共に、 前記第２の導電型の半導体領域が第２の抵抗を介して前
記内部回路に接続されていることを特徴とする入力保護
回路。 - 【請求項２】 絶縁ゲート電界効果トランジスタのゲー
トを接地電位に接続したことを特徴とする請求項１記載
の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3351704A JPH06103740B2 (ja) | 1991-12-11 | 1991-12-11 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3351704A JPH06103740B2 (ja) | 1991-12-11 | 1991-12-11 | 入力保護回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250739A Division JPS61128553A (ja) | 1984-11-27 | 1984-11-27 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541493A JPH0541493A (ja) | 1993-02-19 |
| JPH06103740B2 true JPH06103740B2 (ja) | 1994-12-14 |
Family
ID=18419055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3351704A Expired - Lifetime JPH06103740B2 (ja) | 1991-12-11 | 1991-12-11 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103740B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2850868B2 (ja) * | 1996-08-05 | 1999-01-27 | 日本電気株式会社 | 半導体装置 |
-
1991
- 1991-12-11 JP JP3351704A patent/JPH06103740B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0541493A (ja) | 1993-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |