JPH0314233B2 - - Google Patents
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- JPH0314233B2 JPH0314233B2 JP59250739A JP25073984A JPH0314233B2 JP H0314233 B2 JPH0314233 B2 JP H0314233B2 JP 59250739 A JP59250739 A JP 59250739A JP 25073984 A JP25073984 A JP 25073984A JP H0314233 B2 JPH0314233 B2 JP H0314233B2
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- input protection
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- 229910052782 aluminium Inorganic materials 0.000 claims description 26
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 26
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の入力保護回路に関する
ものである。
ものである。
第３図は従来の入力保護回路のパターンレイア
ウトの例を示す図である。第４図はその等価回路
図である。なお、図中の絶縁ゲート電界効果トラ
ンジスタ（以下FETと称す）はＮチヤネルエン
ハンスメント型であるとする。図において、Ｐ形
シリコン基板上に形成された外部端子１はコンタ
クト２を介して第１ポリシリコンで形成された抵
抗３に接続され、この抵抗３はコンタクト４を介
してアルミニウム配線５に、またこの配線５はコ
ンタクト６を介してFET（Ｑ）のドレイン７であ
るＮ形拡散層に接続されている。FET（Ｑ）のソ
ース８であるＮ形拡散層と第２ポリシリコンによ
り形成されたゲート９とは共に接地電位Vssに接
続されたアルミニウム配線１０に接続されてい
る。またFET（Ｑ）のドレイン７であるＮ形拡散
層から切れ目なく延長されたＮ型拡散抵抗１１は
コンタクト１２を介してアルミニウム配線１３に
接続され、さらにこの配線は図示しない内部回路
に接続されている。
ウトの例を示す図である。第４図はその等価回路
図である。なお、図中の絶縁ゲート電界効果トラ
ンジスタ（以下FETと称す）はＮチヤネルエン
ハンスメント型であるとする。図において、Ｐ形
シリコン基板上に形成された外部端子１はコンタ
クト２を介して第１ポリシリコンで形成された抵
抗３に接続され、この抵抗３はコンタクト４を介
してアルミニウム配線５に、またこの配線５はコ
ンタクト６を介してFET（Ｑ）のドレイン７であ
るＮ形拡散層に接続されている。FET（Ｑ）のソ
ース８であるＮ形拡散層と第２ポリシリコンによ
り形成されたゲート９とは共に接地電位Vssに接
続されたアルミニウム配線１０に接続されてい
る。またFET（Ｑ）のドレイン７であるＮ形拡散
層から切れ目なく延長されたＮ型拡散抵抗１１は
コンタクト１２を介してアルミニウム配線１３に
接続され、さらにこの配線は図示しない内部回路
に接続されている。
この従来例の構成において、外部端子１に過大
な異常電圧が印加されると、この電圧が抵抗３及
びアルミニウム配線５を通してFET（Ｑ）のドレ
イン７に到達し、FET（Ｑ）のパンチスルーによ
り接地電位Vssに接続されたアルミニウム配線１
０に放電される。FET（Ｑ）のドレイン７に到達
した電圧の一部は内部回路に向うが、これは抵抗
１１により減衰されて内部回路には過大な電圧が
印加されないようになつている。
な異常電圧が印加されると、この電圧が抵抗３及
びアルミニウム配線５を通してFET（Ｑ）のドレ
イン７に到達し、FET（Ｑ）のパンチスルーによ
り接地電位Vssに接続されたアルミニウム配線１
０に放電される。FET（Ｑ）のドレイン７に到達
した電圧の一部は内部回路に向うが、これは抵抗
１１により減衰されて内部回路には過大な電圧が
印加されないようになつている。
しかるにこの従来の構成では、一般的に第１ポ
リシリコンにより形成された抵抗３は外部端子１
に印加される過大な電圧を充分に減衰できる程大
きな抵抗値に形成することが困難であるため、ア
ルミニウム配線５とFET（Ｑ）のドレイン７であ
るＮ形拡散層とのコンタクト６にも異常電圧が印
加され、このコンタクト６付近でアルミニウム配
線５とＰ形シリコン基板とが短絡し、入力保護回
路自体が破壊されるという問題点があつた。
リシリコンにより形成された抵抗３は外部端子１
に印加される過大な電圧を充分に減衰できる程大
きな抵抗値に形成することが困難であるため、ア
ルミニウム配線５とFET（Ｑ）のドレイン７であ
るＮ形拡散層とのコンタクト６にも異常電圧が印
加され、このコンタクト６付近でアルミニウム配
線５とＰ形シリコン基板とが短絡し、入力保護回
路自体が破壊されるという問題点があつた。
本発明はこのような問題点を解決するためにな
されたもので、入力保護回路自体が過大な異常電
圧の印加に耐えるようにすることにより、内部回
路を充分に保護し得る信頼性の高い入力保護回路
を提供することを目的としている。
されたもので、入力保護回路自体が過大な異常電
圧の印加に耐えるようにすることにより、内部回
路を充分に保護し得る信頼性の高い入力保護回路
を提供することを目的としている。
この発明に係る入力保護回路は、半導体基板上
に設けられた半導体素子の外部端子と内部回路と
の間に設けられ、前記内部回路への異常電圧印加
を防止するようにした入力保護回路において、過
大な異常電圧にさらされる部分とＮ形拡散層とを
接続する配線にポリシリコンを用いるとともにこ
のポリシリコンとＮ形拡散層とを埋め込みコンタ
クトにより直接接続したものである。
に設けられた半導体素子の外部端子と内部回路と
の間に設けられ、前記内部回路への異常電圧印加
を防止するようにした入力保護回路において、過
大な異常電圧にさらされる部分とＮ形拡散層とを
接続する配線にポリシリコンを用いるとともにこ
のポリシリコンとＮ形拡散層とを埋め込みコンタ
クトにより直接接続したものである。
〔作用〕
本発明における入力保護回路においては、過大
な異常電圧にさらされる部分とＮ形拡散層との接
続にアルミニウム配線を用いず、ポリシリコン配
線を用いているため、異常電圧印加時にアルミニ
ウム配線とＰ形シリコン基板が短絡するおそれが
なく、入力保護回路の信頼性が向上する。
な異常電圧にさらされる部分とＮ形拡散層との接
続にアルミニウム配線を用いず、ポリシリコン配
線を用いているため、異常電圧印加時にアルミニ
ウム配線とＰ形シリコン基板が短絡するおそれが
なく、入力保護回路の信頼性が向上する。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による入力保護回路
のパターンレイアウト図である。図において、Ｐ
形シリコン基板上に形成された外部端子１はコン
タクト２を介して第１ポリシリコンで形成された
第１の抵抗３に接続され、この抵抗３はコンタク
ト４を介してアルミニウム配線５に接続されてい
る。アルミニウム配線５はコンタクト１４を介し
て第２ポリシリコンにより形成された第２の配線
１５に接続され、この第２の配線１５は埋め込み
コンタクト１６を介してFET（Ｑ）のドレイン７
であるＮ形拡散層に接続されている。FET（Ｑ）
のソース８であるＮ形拡散層と第２ポリシリコン
により形成されたゲート９とは共に接地電位Vss
に接続されたアルミニウム配線１０に接続されて
いる。また、FET（Ｑ）のドレイン７であるＮ形
拡散層から切れ目なく延長されたＮ形拡散層、即
ち第２の抵抗１１はコンタクト１２を介してアル
ミニウム配線１３に接続され、さらにこの配線１
３は図示しない内部回路に接続されている。
のパターンレイアウト図である。図において、Ｐ
形シリコン基板上に形成された外部端子１はコン
タクト２を介して第１ポリシリコンで形成された
第１の抵抗３に接続され、この抵抗３はコンタク
ト４を介してアルミニウム配線５に接続されてい
る。アルミニウム配線５はコンタクト１４を介し
て第２ポリシリコンにより形成された第２の配線
１５に接続され、この第２の配線１５は埋め込み
コンタクト１６を介してFET（Ｑ）のドレイン７
であるＮ形拡散層に接続されている。FET（Ｑ）
のソース８であるＮ形拡散層と第２ポリシリコン
により形成されたゲート９とは共に接地電位Vss
に接続されたアルミニウム配線１０に接続されて
いる。また、FET（Ｑ）のドレイン７であるＮ形
拡散層から切れ目なく延長されたＮ形拡散層、即
ち第２の抵抗１１はコンタクト１２を介してアル
ミニウム配線１３に接続され、さらにこの配線１
３は図示しない内部回路に接続されている。
次に動作について説明する。
外部端子１に過大な異常電圧が印加されると、
この電圧は第１の抵抗３、アルミニウムの第１の
配線５及び第２ポリシリコンによる第２の配線１
５を通してFET（Ｑ）のドレイン７に到達し、
FET（Ｑ）のパンチスルーにより接地電位Vssに
接続されたアルミニウム配線１０に放電される。
FET（Ｑ）のドレイン７に到達した電圧の一部は
内部回路に向うが、第２の抵抗１１により減衰さ
れて内部回路には過大な電圧が印加されないよう
になつている。
この電圧は第１の抵抗３、アルミニウムの第１の
配線５及び第２ポリシリコンによる第２の配線１
５を通してFET（Ｑ）のドレイン７に到達し、
FET（Ｑ）のパンチスルーにより接地電位Vssに
接続されたアルミニウム配線１０に放電される。
FET（Ｑ）のドレイン７に到達した電圧の一部は
内部回路に向うが、第２の抵抗１１により減衰さ
れて内部回路には過大な電圧が印加されないよう
になつている。
この時、前記のように第１ポリシリコンにより
形成された第１の抵抗３は外部端子１に印加され
た過大な異常電圧を充分に減衰できるほど大きな
抵抗値に形成することが困難であるため、第２ポ
リシリコンによる配線１５とFET（Ｑ）のドレイ
ン７であるＮ形拡散層とを接続する埋め込みコン
タクト１６付近にも異常電圧が印加されるのは従
来例と同様であるが、本実施例の構成の場合には
前記のように、FET（Ｑ）のドレイン７であるＮ
形拡散層とアルミニウム配線５との接続部分にポ
リシリコン配線１５が介在しているために、従来
のようなアルミニウム配線とＰ形シリコン基板と
の短絡による入力保護回路自体の破壊を防止でき
る。また、第１ポリシリコンによる抵抗３とアル
ミニウム配線５とを接続するコンタクト４の部分
及びアルミニウム配線５と第２ポリシリコンによ
る配線１５とを接続するコンタクト１４の部分に
ついては、共にＰ形シリコン基板上に形成された
厚い絶縁膜上に設けられているため、アルミニウ
ム配線５とＰ形シリコン基板とが短絡するおそれ
はない。
形成された第１の抵抗３は外部端子１に印加され
た過大な異常電圧を充分に減衰できるほど大きな
抵抗値に形成することが困難であるため、第２ポ
リシリコンによる配線１５とFET（Ｑ）のドレイ
ン７であるＮ形拡散層とを接続する埋め込みコン
タクト１６付近にも異常電圧が印加されるのは従
来例と同様であるが、本実施例の構成の場合には
前記のように、FET（Ｑ）のドレイン７であるＮ
形拡散層とアルミニウム配線５との接続部分にポ
リシリコン配線１５が介在しているために、従来
のようなアルミニウム配線とＰ形シリコン基板と
の短絡による入力保護回路自体の破壊を防止でき
る。また、第１ポリシリコンによる抵抗３とアル
ミニウム配線５とを接続するコンタクト４の部分
及びアルミニウム配線５と第２ポリシリコンによ
る配線１５とを接続するコンタクト１４の部分に
ついては、共にＰ形シリコン基板上に形成された
厚い絶縁膜上に設けられているため、アルミニウ
ム配線５とＰ形シリコン基板とが短絡するおそれ
はない。
なお、前記実施例ではFET（Ｑ）のドレイン７
と内部回路へ接続されたアルミニウム配線１３と
の間に設けられた抵抗１１がＮ形拡散層により形
成されていたが、第２図に示すように、この抵抗
１１を第２ポリシリコンにより形成し、さらにこ
の抵抗１１とドレイン７とを埋め込みコンタクト
１７により接続してもよい。
と内部回路へ接続されたアルミニウム配線１３と
の間に設けられた抵抗１１がＮ形拡散層により形
成されていたが、第２図に示すように、この抵抗
１１を第２ポリシリコンにより形成し、さらにこ
の抵抗１１とドレイン７とを埋め込みコンタクト
１７により接続してもよい。
また、前記実施例ではFET（Ｑ）のゲート９と
配線１５は共に第２ポリシリコンにより形成され
た場合について説明したが、これらは各々別のポ
リシリコンであつてもよい。
配線１５は共に第２ポリシリコンにより形成され
た場合について説明したが、これらは各々別のポ
リシリコンであつてもよい。
また、前記実施例では抵抗３が第１ポリシリコ
ンで形成され、FET（Ｑ）のゲート９が第２ポリ
シリコンで形成されている場合について説明した
が、これらは同じポリシリコンで形成されていて
もよい。
ンで形成され、FET（Ｑ）のゲート９が第２ポリ
シリコンで形成されている場合について説明した
が、これらは同じポリシリコンで形成されていて
もよい。
また、前記実施例では抵抗３、配線１５及び
FET（Ｑ）のゲート９が共にポリシリコンで形成
されている場合について説明したが、これらのう
ちの一部又は全部が金属珪化物あるいはポリシリ
コンと金属珪化物との二重層で形成されていても
よい。
FET（Ｑ）のゲート９が共にポリシリコンで形成
されている場合について説明したが、これらのう
ちの一部又は全部が金属珪化物あるいはポリシリ
コンと金属珪化物との二重層で形成されていても
よい。
また、前記実施例ではFET（Ｑ）はＮチヤネル
エンハンスメント型であるとしたが、Ｐチヤネル
あるいはコンプリメンタリMISであつてもよい。
エンハンスメント型であるとしたが、Ｐチヤネル
あるいはコンプリメンタリMISであつてもよい。
以上のように、この発明によれば、入力保護回
路において、異常電圧にさらされる部分において
拡散層と接続される配線にはポリシリコンを用
い、さらにこの配線と拡散層との接続はアルミニ
ウム配線を介さない埋め込みコンタクトによる直
接接続としたため、過大な異常電圧の印加によつ
て入力保護回路自体が破壊されることがなく、内
部回路を充分に保護し得る信頼性の高い入力保護
回路が得られる効果がある。
路において、異常電圧にさらされる部分において
拡散層と接続される配線にはポリシリコンを用
い、さらにこの配線と拡散層との接続はアルミニ
ウム配線を介さない埋め込みコンタクトによる直
接接続としたため、過大な異常電圧の印加によつ
て入力保護回路自体が破壊されることがなく、内
部回路を充分に保護し得る信頼性の高い入力保護
回路が得られる効果がある。
第１図は本発明の一実施例による入力保護回路
のパターンレイアウト図、第２図は本発明の他の
実施例による入力保護回路のパターンレイアウト
図、第３図は従来例による入力保護回路のパター
ンレイアウト図、第４図は第３図の等価回路図で
ある。 １……外部端子、３……第１の抵抗、５……第
１の配線、１５……第２ポリシリコン配線、１６
……埋め込みコンタクト。なお図中、同一符号は
同一又は相当部分を示す。
のパターンレイアウト図、第２図は本発明の他の
実施例による入力保護回路のパターンレイアウト
図、第３図は従来例による入力保護回路のパター
ンレイアウト図、第４図は第３図の等価回路図で
ある。 １……外部端子、３……第１の抵抗、５……第
１の配線、１５……第２ポリシリコン配線、１６
……埋め込みコンタクト。なお図中、同一符号は
同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型の半導体基板上に設けられた半
導体素子の外部端子と内部回路との間に設けられ
た入力保護回路において、 前記外部端子に接続された第１の抵抗がアルミ
ニウムで形成された第１の配線を介してポリシリ
コン又は金属珪化物との二重層で形成された第２
の配線に接続され、 前記第２の配線が絶縁ゲート電界効果トランジ
スタのソース又はドレインを形成する第２の導電
型の半導体領域に埋め込みコンタクトにより直接
接続されると共に、 前記第２の導電型の半導体領域が第２の抵抗を
介して前記内部回路に接続されていることを特徴
とする入力保護回路。 ２ 絶縁ゲート電界効果トランジスタのゲートを
接地電位に接続したことを特徴とする特許請求の
範囲第１項記載の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250739A JPS61128553A (ja) | 1984-11-27 | 1984-11-27 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59250739A JPS61128553A (ja) | 1984-11-27 | 1984-11-27 | 入力保護回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3351704A Division JPH06103740B2 (ja) | 1991-12-11 | 1991-12-11 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128553A JPS61128553A (ja) | 1986-06-16 |
| JPH0314233B2 true JPH0314233B2 (ja) | 1991-02-26 |
Family
ID=17212317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59250739A Granted JPS61128553A (ja) | 1984-11-27 | 1984-11-27 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101483271B1 (ko) * | 2008-06-27 | 2015-01-15 | 삼성전자주식회사 | 음원 위치 추정에 있어 대표 점 선정 방법 및 그 방법을이용한 음원 위치 추정 시스템 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557980B2 (ja) * | 1989-05-26 | 1996-11-27 | 富士通株式会社 | 半導体入力保護装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121579A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Semiconductor integrated circuit |
| JPS54116887A (en) * | 1978-03-02 | 1979-09-11 | Nec Corp | Mos type semiconductor device |
| JPS5586159A (en) * | 1978-12-22 | 1980-06-28 | Fujitsu Ltd | Protective circuit for mos semiconductor device |
| JPS57180167A (en) * | 1981-04-28 | 1982-11-06 | Siemens Ag | Thyristor |
-
1984
- 1984-11-27 JP JP59250739A patent/JPS61128553A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121579A (en) * | 1977-03-31 | 1978-10-24 | Toshiba Corp | Semiconductor integrated circuit |
| JPS54116887A (en) * | 1978-03-02 | 1979-09-11 | Nec Corp | Mos type semiconductor device |
| JPS5586159A (en) * | 1978-12-22 | 1980-06-28 | Fujitsu Ltd | Protective circuit for mos semiconductor device |
| JPS57180167A (en) * | 1981-04-28 | 1982-11-06 | Siemens Ag | Thyristor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101483271B1 (ko) * | 2008-06-27 | 2015-01-15 | 삼성전자주식회사 | 음원 위치 추정에 있어 대표 점 선정 방법 및 그 방법을이용한 음원 위치 추정 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61128553A (ja) | 1986-06-16 |
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