JP2669245B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳ型集積回路等のゲ
ート保護回路に関するものである。 【０００２】 【従来の技術】通常、ＭＯＳ型集積回路（以下ＭＯＳ
ＩＣと略記する。）では、入力端子に過大電圧（サージ
電圧）が印加された場合、その入力端子に流れ込む電流
を一定値以下に制限するための保護回路が設けられてい
る。 【０００３】図１は従来のＭＯＳ ＩＣのゲート保護回
路の一構成例を示すもので、同図（ａ）は断面構造図、
（ｂ）はその等価回路である。図において同一符号又は
同一記号のものは同一または均等部分を示すものとし、
かつ便宜上ＮチャネルＭＯＳＩＣの場合について示すこ
とにする（以下の図面に於ても同様とする）。 【０００４】図１の１は入力端子、２はＮ型拡散層抵抗
（保護抵抗）、３はＰ型基板、４は絶縁膜、５は出力端
子。６はゲート７の電圧クランプ素子、８は保護される
ＭＯＳ型電界効果トランジスタ（以下ＭＯＳＴと略記す
る。）で一例としてドライバーを示し、９はそのロード
トランジスタである。１０は電源電圧（Ｖｃｃ）の印加
端子である。なお、上記電圧クランプ素子６は従来主と
して電圧クランプ素子の降服電圧をＮ（＋）Ｐ（拡散抵
抗、基板）接合の降服電圧よりも低くするためにＭＯＳ
Ｔのゲート（Ｇ）とソース（Ｓ）を短絡したものが用い
られているので、その場合の断面構造を示してあるが、
Ｎ（＋）保護抵抗層と出力端部で接するようにＰ（＋）
層を形成したＰ（＋）Ｎ（＋）接合ダイオードを用いて
もかまわない。 【０００５】入力にサージ電圧が印加されると、出力端
にとりつけられたドレイン（Ｄ）接合が降服して出力が
クランプされる動作を行なう。出力端に現われる電圧は
拡散層抵抗２とＭＯＳＴ（電圧クランプ素子６）の降服
後のソース（Ｓ）・ドレイン（Ｄ）間オン抵抗との比が
大きい程クランプの効果が良くなるために、サージ電圧
に対するゲート保護効果を大きくするには拡散層抵抗
（保護抵抗）２の抵抗値を大きくし、上記ＭＯＳＴ降服
後のオン抵抗を小さくすることが望ましい。しかし拡散
層抵抗を大きくすると信号の伝達速度が遅くなるために
拡散層抵抗を大きくしてゲート保護機能を大きくするこ
とはできない。 【０００６】図２は他の従来例（例えば特公昭５１−３
９５１３号公報参照）を示すもので、同図（ａ）は要部
構成断面図、（ｂ）はその等価回路図である。 【０００７】前述した（図１参照）Ｎ型拡散層抵抗２の
代りに、ゲート（Ｇ）を出力端側のソース（Ｓ）〔又は
ドレイン（Ｄ）拡散層〕と短絡したデブレーション型電
界効果トランジスタ２０を保護抵抗として用い、その飽
和電流特性を利用している。 【０００８】図２（ｂ）の等価回路図中抵抗Ｒlで示し
た部分は、同図（ａ）の断面構造の中にｌで示したドレ
イン（Ｄ）部での電界集中をさけるために設けた部分に
相当する。このような構造ではゲートがソースに接続さ
れているために、入力電圧に対する入出力間の抵抗は、
図３に示すＢ線のように変化する。同図のＡ線は図１の
従来例で用いた拡散層抵抗の特性を示したものである。
図３から明らかなように図２に示した回路構成では、保
護抵抗の抵抗値が電圧クランプ素子６の降服電圧ＢＶD
を超えた後は入力電圧にほぼ比例して大きくなるため、
図１の従来例よりも大きなゲート保護機能が得られる。 【０００９】 【発明が解決しようとする課題】しかしながら、この保
護抵抗を構成するＭＯＳＴ２０自体が、入力にかかった
サージ電圧でゲート絶縁膜が破壊されやすいこと、及び
電界集中を避けるために設けたｌで示した部分の加工寸
法にばらつきが生じるとゲート保護回路の直列抵抗が大
きく変動するなどの問題点が残されていた。 【００１０】本発明は、これら従来の回路構成に於ける
問題点を解消し、保護機能が大きく、かつ通常動作時に
於いては直列抵抗の小さいゲート保護回路を有する半導
体装置を提供することを目的とするものである。 【００１１】 【課題を解決するための手段】上記の目的を達成するた
めに本発明の半導体装置では、ゲート保護回路の保護抵
抗を接合型電界効果トランジスタ（以下Ｊ−ＦＥＴと略
記する。）で構成した。 【００１２】 【作用】Ｊ−ＦＥＴのソース（Ｓ）・ドレイン（Ｄ）間
抵抗の特性は図３に示すＣ線の形状を有する。また、Ｍ
ＯＳＴのソース（Ｓ）・ドレイン（Ｄ）間抵抗の特性は
図３に示すＢ線の形状を有する。本発明は、両トランジ
スタのソース（Ｓ）・ドレイン（Ｄ）間の抵抗特性曲線
の形状を積極的に活用したものである。すなわち、本発
明は、Ｊ−ＦＥＴおよびＭＯＳＴの電圧クランプ素子と
しての性能、すなわちその降服電圧ＢＶDのときの両ト
ランジスタのソース（Ｓ）・ドレイン（Ｄ）間抵抗の値
を等しくした場合、両トランジスタの抵抗特性曲線の互
いの位置関係が、図３のＢ線およびＣ線の位置関係にな
ることを見い出し、この事実を積極的に活用したもので
ある。 【００１３】図３から明らかなように、入力電圧が電圧
クランプ素子６の降服電圧ＢＶDを超えるとＢ線とＣ線
は重なり、両トランジスタの回路は同じ動作を行なう。
しかし、入力電圧が電圧クランプ素子６の降服電圧ＢＶ
Dより小さい通常動作（信号振幅ｅ）の領域において
は、本発明における抵抗は、図２の回路ける抵抗に比べ
て小さく、例えば１／２程度にすることができる。 【００１４】したがって、本発明によれば、図２の回路
と同程度のゲート保護特性をもち、しかもゲート保護抵
抗による信号遅延が１／２程度のゲート保護回路を実現
することができる。 【００１５】また、保護抵抗を構成するＪ−ＦＥＴはＭ
ＯＳＴに比べ特性の揃ったものが作り易く、かつサージ
電圧により破壊されにくいので、従来の問題点が全て解
消できる。 【００１６】 【実施例】以下本発明を実施例によって詳細に説明す
る。 【００１７】図４は本発明の一実施例を示すもので、同
図（ａ）は要部断面構造図、（ｂ）はその等価回路図で
ある。保護抵抗部分は、Ｐ型基板３の表面にＮ型不純物
層１１を形成し、その中に入、出力端子１，５と接続す
るＮ（＋）層１２，１３および上記２つのＮ（＋）層の
間に形成したＰ（＋）層１４からなり、Ｐ（＋）層１４
は端子１５を介して基板と同電位（ＶＢＢ）にバイアス
される。等価回路的には、図４（ｂ）に示すようにゲー
ト（Ｇ）を基板と同電位（ＶＢＢ）としたＪ−ＦＥＴで
表わされる。 【００１８】このような構造に於いてゲート（Ｇ）が基
板電位（ＶＢＢ）にバイアスされたＪ−ＦＥＴにより構
成された抵抗の特性は図３に示すＣ線のようになる。す
なわち、入力電圧が電圧クランプ素子６の降服電圧ＢＶ
Dを超えると図２の回路と同じ動作（Ｂ線）を行なうの
に対し、通常動作（信号振幅ｅ）の領域における抵抗は
例えば１／２程度にすることができる。 【００１９】したがって、本実施例によれば、図２の回
路と同程度のゲート保護特性をもち、しかもゲート保護
抵抗による信号遅延が１／２程度のゲート保護回路を実
現することがてきる。 【００２０】なお、本実施例では、Ｊ−ＦＥＴのゲート
Ｇ（端子１５）を基板と同電位とし、Ｐ（＋）Ｎ接合が
逆バイアス状態となる固定バイアスに設定したが、例え
ば０Ｖにバイアスしても同様の効果を得ることができ
る。 【００２１】参考例 図５は本発明の他の実施例を参考例として示すもので、
同図（ａ）は断面構造図、（ｂ）は等価回路図である。
なお図面を簡略化するため要部構成のみ示し、保護され
るＭＯＳ ＩＣのトランジスタ等の図示は省略した。 【００２２】本参考例に於いては、図から明らかなよう
に、保護抵抗部分はＪ−ＦＥＴで構成し、電圧クランプ
素子にショットキーダイオード１６を用いている。ショ
ットキーダイオード１６はＮ型不純物層にアルミニウム
（Ａｌ）等の金属を直接接触させて作ることができる。
このショットキーダイオードの逆方向耐圧を５〜３０Ｖ
程度に設定すればショットキーダイオードのオン抵抗は
図４のＭＯＳＴを使った電圧クランプ素子のオン抵抗に
比較して十分小さくすることができるため出力を効果的
にクランプすることができる。 【００２３】なお、以上の説明では便宜上トランジスタ
の導電型や各部印加電圧の極性を規定して説明したが、
これに限定されるものではなく、導電型や印加電圧の極
性を反対にした場合にも本発明が適用されることは勿論
である。 【００２４】 【発明の効果】以上説明したように、本発明によれば過
大なサージ電圧によっても保護抵抗、電圧クランプ素子
が破壊されることなく、特に高速用ＩＣに於いて有用な
ゲート保護回路が得られる。
ート保護回路に関するものである。 【０００２】 【従来の技術】通常、ＭＯＳ型集積回路（以下ＭＯＳ
ＩＣと略記する。）では、入力端子に過大電圧（サージ
電圧）が印加された場合、その入力端子に流れ込む電流
を一定値以下に制限するための保護回路が設けられてい
る。 【０００３】図１は従来のＭＯＳ ＩＣのゲート保護回
路の一構成例を示すもので、同図（ａ）は断面構造図、
（ｂ）はその等価回路である。図において同一符号又は
同一記号のものは同一または均等部分を示すものとし、
かつ便宜上ＮチャネルＭＯＳＩＣの場合について示すこ
とにする（以下の図面に於ても同様とする）。 【０００４】図１の１は入力端子、２はＮ型拡散層抵抗
（保護抵抗）、３はＰ型基板、４は絶縁膜、５は出力端
子。６はゲート７の電圧クランプ素子、８は保護される
ＭＯＳ型電界効果トランジスタ（以下ＭＯＳＴと略記す
る。）で一例としてドライバーを示し、９はそのロード
トランジスタである。１０は電源電圧（Ｖｃｃ）の印加
端子である。なお、上記電圧クランプ素子６は従来主と
して電圧クランプ素子の降服電圧をＮ（＋）Ｐ（拡散抵
抗、基板）接合の降服電圧よりも低くするためにＭＯＳ
Ｔのゲート（Ｇ）とソース（Ｓ）を短絡したものが用い
られているので、その場合の断面構造を示してあるが、
Ｎ（＋）保護抵抗層と出力端部で接するようにＰ（＋）
層を形成したＰ（＋）Ｎ（＋）接合ダイオードを用いて
もかまわない。 【０００５】入力にサージ電圧が印加されると、出力端
にとりつけられたドレイン（Ｄ）接合が降服して出力が
クランプされる動作を行なう。出力端に現われる電圧は
拡散層抵抗２とＭＯＳＴ（電圧クランプ素子６）の降服
後のソース（Ｓ）・ドレイン（Ｄ）間オン抵抗との比が
大きい程クランプの効果が良くなるために、サージ電圧
に対するゲート保護効果を大きくするには拡散層抵抗
（保護抵抗）２の抵抗値を大きくし、上記ＭＯＳＴ降服
後のオン抵抗を小さくすることが望ましい。しかし拡散
層抵抗を大きくすると信号の伝達速度が遅くなるために
拡散層抵抗を大きくしてゲート保護機能を大きくするこ
とはできない。 【０００６】図２は他の従来例（例えば特公昭５１−３
９５１３号公報参照）を示すもので、同図（ａ）は要部
構成断面図、（ｂ）はその等価回路図である。 【０００７】前述した（図１参照）Ｎ型拡散層抵抗２の
代りに、ゲート（Ｇ）を出力端側のソース（Ｓ）〔又は
ドレイン（Ｄ）拡散層〕と短絡したデブレーション型電
界効果トランジスタ２０を保護抵抗として用い、その飽
和電流特性を利用している。 【０００８】図２（ｂ）の等価回路図中抵抗Ｒlで示し
た部分は、同図（ａ）の断面構造の中にｌで示したドレ
イン（Ｄ）部での電界集中をさけるために設けた部分に
相当する。このような構造ではゲートがソースに接続さ
れているために、入力電圧に対する入出力間の抵抗は、
図３に示すＢ線のように変化する。同図のＡ線は図１の
従来例で用いた拡散層抵抗の特性を示したものである。
図３から明らかなように図２に示した回路構成では、保
護抵抗の抵抗値が電圧クランプ素子６の降服電圧ＢＶD
を超えた後は入力電圧にほぼ比例して大きくなるため、
図１の従来例よりも大きなゲート保護機能が得られる。 【０００９】 【発明が解決しようとする課題】しかしながら、この保
護抵抗を構成するＭＯＳＴ２０自体が、入力にかかった
サージ電圧でゲート絶縁膜が破壊されやすいこと、及び
電界集中を避けるために設けたｌで示した部分の加工寸
法にばらつきが生じるとゲート保護回路の直列抵抗が大
きく変動するなどの問題点が残されていた。 【００１０】本発明は、これら従来の回路構成に於ける
問題点を解消し、保護機能が大きく、かつ通常動作時に
於いては直列抵抗の小さいゲート保護回路を有する半導
体装置を提供することを目的とするものである。 【００１１】 【課題を解決するための手段】上記の目的を達成するた
めに本発明の半導体装置では、ゲート保護回路の保護抵
抗を接合型電界効果トランジスタ（以下Ｊ−ＦＥＴと略
記する。）で構成した。 【００１２】 【作用】Ｊ−ＦＥＴのソース（Ｓ）・ドレイン（Ｄ）間
抵抗の特性は図３に示すＣ線の形状を有する。また、Ｍ
ＯＳＴのソース（Ｓ）・ドレイン（Ｄ）間抵抗の特性は
図３に示すＢ線の形状を有する。本発明は、両トランジ
スタのソース（Ｓ）・ドレイン（Ｄ）間の抵抗特性曲線
の形状を積極的に活用したものである。すなわち、本発
明は、Ｊ−ＦＥＴおよびＭＯＳＴの電圧クランプ素子と
しての性能、すなわちその降服電圧ＢＶDのときの両ト
ランジスタのソース（Ｓ）・ドレイン（Ｄ）間抵抗の値
を等しくした場合、両トランジスタの抵抗特性曲線の互
いの位置関係が、図３のＢ線およびＣ線の位置関係にな
ることを見い出し、この事実を積極的に活用したもので
ある。 【００１３】図３から明らかなように、入力電圧が電圧
クランプ素子６の降服電圧ＢＶDを超えるとＢ線とＣ線
は重なり、両トランジスタの回路は同じ動作を行なう。
しかし、入力電圧が電圧クランプ素子６の降服電圧ＢＶ
Dより小さい通常動作（信号振幅ｅ）の領域において
は、本発明における抵抗は、図２の回路ける抵抗に比べ
て小さく、例えば１／２程度にすることができる。 【００１４】したがって、本発明によれば、図２の回路
と同程度のゲート保護特性をもち、しかもゲート保護抵
抗による信号遅延が１／２程度のゲート保護回路を実現
することができる。 【００１５】また、保護抵抗を構成するＪ−ＦＥＴはＭ
ＯＳＴに比べ特性の揃ったものが作り易く、かつサージ
電圧により破壊されにくいので、従来の問題点が全て解
消できる。 【００１６】 【実施例】以下本発明を実施例によって詳細に説明す
る。 【００１７】図４は本発明の一実施例を示すもので、同
図（ａ）は要部断面構造図、（ｂ）はその等価回路図で
ある。保護抵抗部分は、Ｐ型基板３の表面にＮ型不純物
層１１を形成し、その中に入、出力端子１，５と接続す
るＮ（＋）層１２，１３および上記２つのＮ（＋）層の
間に形成したＰ（＋）層１４からなり、Ｐ（＋）層１４
は端子１５を介して基板と同電位（ＶＢＢ）にバイアス
される。等価回路的には、図４（ｂ）に示すようにゲー
ト（Ｇ）を基板と同電位（ＶＢＢ）としたＪ−ＦＥＴで
表わされる。 【００１８】このような構造に於いてゲート（Ｇ）が基
板電位（ＶＢＢ）にバイアスされたＪ−ＦＥＴにより構
成された抵抗の特性は図３に示すＣ線のようになる。す
なわち、入力電圧が電圧クランプ素子６の降服電圧ＢＶ
Dを超えると図２の回路と同じ動作（Ｂ線）を行なうの
に対し、通常動作（信号振幅ｅ）の領域における抵抗は
例えば１／２程度にすることができる。 【００１９】したがって、本実施例によれば、図２の回
路と同程度のゲート保護特性をもち、しかもゲート保護
抵抗による信号遅延が１／２程度のゲート保護回路を実
現することがてきる。 【００２０】なお、本実施例では、Ｊ−ＦＥＴのゲート
Ｇ（端子１５）を基板と同電位とし、Ｐ（＋）Ｎ接合が
逆バイアス状態となる固定バイアスに設定したが、例え
ば０Ｖにバイアスしても同様の効果を得ることができ
る。 【００２１】参考例 図５は本発明の他の実施例を参考例として示すもので、
同図（ａ）は断面構造図、（ｂ）は等価回路図である。
なお図面を簡略化するため要部構成のみ示し、保護され
るＭＯＳ ＩＣのトランジスタ等の図示は省略した。 【００２２】本参考例に於いては、図から明らかなよう
に、保護抵抗部分はＪ−ＦＥＴで構成し、電圧クランプ
素子にショットキーダイオード１６を用いている。ショ
ットキーダイオード１６はＮ型不純物層にアルミニウム
（Ａｌ）等の金属を直接接触させて作ることができる。
このショットキーダイオードの逆方向耐圧を５〜３０Ｖ
程度に設定すればショットキーダイオードのオン抵抗は
図４のＭＯＳＴを使った電圧クランプ素子のオン抵抗に
比較して十分小さくすることができるため出力を効果的
にクランプすることができる。 【００２３】なお、以上の説明では便宜上トランジスタ
の導電型や各部印加電圧の極性を規定して説明したが、
これに限定されるものではなく、導電型や印加電圧の極
性を反対にした場合にも本発明が適用されることは勿論
である。 【００２４】 【発明の効果】以上説明したように、本発明によれば過
大なサージ電圧によっても保護抵抗、電圧クランプ素子
が破壊されることなく、特に高速用ＩＣに於いて有用な
ゲート保護回路が得られる。
【図面の簡単な説明】
【図１】一従来技術の断面構造図（ａ）および等価回路
図（ｂ）である。 【図２】他の従来技術の断面構造図（ａ）および等価回
路図（ｂ）である。 【図３】本発明および従来技術の保護抵抗の特性図であ
る。 【図４】本発明の一実施例の断面構造図（ａ）および等
価回路図（ｂ）である。 【図５】本発明の参考例の断面構造図（ａ）および等価
回路図（ｂ）である。 【符号の説明】 １…入力端子、３…基板、５…出力端子、６…電圧クラ
ンプ素子、７…ゲート、８…ＭＯＳ型電界効果トランジ
スタ、１５…端子、１６…ショットキーダイオード。
図（ｂ）である。 【図２】他の従来技術の断面構造図（ａ）および等価回
路図（ｂ）である。 【図３】本発明および従来技術の保護抵抗の特性図であ
る。 【図４】本発明の一実施例の断面構造図（ａ）および等
価回路図（ｂ）である。 【図５】本発明の参考例の断面構造図（ａ）および等価
回路図（ｂ）である。 【符号の説明】 １…入力端子、３…基板、５…出力端子、６…電圧クラ
ンプ素子、７…ゲート、８…ＭＯＳ型電界効果トランジ
スタ、１５…端子、１６…ショットキーダイオード。
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フロントページの続き
(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/812
Ｈ０３Ｆ 1/52
Claims (1)
- (57)【特許請求の範囲】 １．第１の導電型の半導体基板と、該半導体基板内に形
成された保護抵抗体の本体となる上記第１の導電型とは
反対導電型の第２の導電型の第１の半導体領域と、該第
１の半導体領域内に形成された上記第２の導電型で該第
１の半導体領域より不純物濃度の高い第２の半導体領域
と、該第２の半導体領域に接して形成された上記保護抵
抗体の入力端子と、上記第１の半導体領域と上記半導体
基板内にまたがって形成された上記第２の導電型で上記
第１の半導体領域より不純物濃度の高い第３の半導体領
域と、該第３の半導体領域に接して形成された上記保護
抵抗体の出力端子と、上記第３の半導体領域と共に電圧
クランプ素子を構成するために、上記半導体基板内に形
成された上記第２の導電型を呈する第４の半導体領域、
該第４の半導体領域と上記第３の半導体領域間の上記半
導体基板上に順に形成された第１の絶縁膜および第１の
導電膜、および上記第４の半導体領域と上記第１の導電
膜を電気的に接続する第１の配線層と、上記保護抵抗体
と上記電圧クランプ素子とで構成されるゲート保護回路
により保護されるＭＯＳ型電界効果トランジスタを構成
するために、上記半導体基板内に形成された上記第２の
導電型を呈するソース・ドレイン領域、および該ソース
・ドレイン領域間の上記半導体基板上に順に形成された
第２の絶縁膜および第２の導電膜から成るゲート部と、
上記出力端子と上記第２の導電膜を電気的に接続する第
２の配線層を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022334A JP2669245B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4022334A JP2669245B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160325A Division JPS5980973A (ja) | 1983-09-02 | 1983-09-02 | ゲ−ト保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198801A JPH05198801A (ja) | 1993-08-06 |
| JP2669245B2 true JP2669245B2 (ja) | 1997-10-27 |
Family
ID=12079813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022334A Expired - Lifetime JP2669245B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669245B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491354A (en) * | 1994-08-19 | 1996-02-13 | Texas Instruments Incorporated | Floating gate charge detection node |
| JP5124292B2 (ja) * | 2008-01-10 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 電力スイッチ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980973A (ja) * | 1983-09-02 | 1984-05-10 | Hitachi Ltd | ゲ−ト保護回路 |
-
1992
- 1992-02-07 JP JP4022334A patent/JP2669245B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980973A (ja) * | 1983-09-02 | 1984-05-10 | Hitachi Ltd | ゲ−ト保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198801A (ja) | 1993-08-06 |
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