JPS5980973A - ゲ−ト保護回路 - Google Patents
ゲ−ト保護回路Info
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- JPS5980973A JPS5980973A JP58160325A JP16032583A JPS5980973A JP S5980973 A JPS5980973 A JP S5980973A JP 58160325 A JP58160325 A JP 58160325A JP 16032583 A JP16032583 A JP 16032583A JP S5980973 A JPS5980973 A JP S5980973A
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- protective
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- circuit
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ８型集積回路のゲート保護回路に関するも
のである。
のである。
通常、ＭＯ８型集積回路（以下ＭＯ８ＩＣと略記する。
）では、入力端子に過大電圧（サージ電圧）が印加され
た場合、その入力端子に流れ込む電流を一定値以下に制
限するための保護回路が設けられている。
た場合、その入力端子に流れ込む電流を一定値以下に制
限するための保護回路が設けられている。
第１図は従来のＭＯＳ ＩＯのゲート保護回路の一構
成例を示すもので、同図（ａ）は断面構造図、（ｂ）は
その等価回路である。図において同−符号又４同一記号
のものは同一または均等部分を示すものとし、かつ便宜
上ＮチャネルＭＯ８ＩＣの場合について示すことにする
（以下の図面に於ても同様とする）。
成例を示すもので、同図（ａ）は断面構造図、（ｂ）は
その等価回路である。図において同−符号又４同一記号
のものは同一または均等部分を示すものとし、かつ便宜
上ＮチャネルＭＯ８ＩＣの場合について示すことにする
（以下の図面に於ても同様とする）。
第１図の１は入力端子、２はＮ型拡散層抵抗（保護抵抗
）、３はＰ型基板、４は絶縁膜、５は出力端子、６はゲ
ート７の保護ダイオード、８は保護されるＭＯ８型電界
効果トランジスタ（以下ＭＯ８Ｔと略記する。）で−例
としてドライバーを示し、９はそのロードトランジスタ
である。
）、３はＰ型基板、４は絶縁膜、５は出力端子、６はゲ
ート７の保護ダイオード、８は保護されるＭＯ８型電界
効果トランジスタ（以下ＭＯ８Ｔと略記する。）で−例
としてドライバーを示し、９はそのロードトランジスタ
である。
１０は電源電圧（Ｖ ｃｃ ）の印加端子である。なお
、上記保護ダイオード６は従来主として保護ダイオード
の降服電圧をＮＰ（拡散抵抗、基板）接合の降服電圧よ
シも低くするためにＭＯ８Ｔのゲート（Ｇ）とソース（
Ｓ）を短絡したものが用いられているので、その場合の
断面構造を示しであるが、炉保護抵抗層と出力端部で接
するようにＰ＋層を形成したＰ”Ｎ＋接合ダイオードを
用いてもかまわない 人力にサージ電圧が印加されると、出力端にとシつけら
れたドレイン（Ｄ）接合が降服して出力がクランプされ
る動作を行なう。出力端に現われる電圧は拡散層抵抗２
とＭＯ８Ｔ（保護ダイオード６）０１１４服後のソース
（Ｓ）・ドレイ：／ （Ｄ） Ｍ オン抵抗との比が大
きい程クランプの効果が良くなるために、サージ電圧に
対するゲート保護効果を大きくするには拡散層抵抗（保
護抵抗）２の抵抗値を大きくし、上記ＭＯ８Ｔ降服後の
オン抵抗を／ＪＳさくすることが望ましい。しかし拡散
層抵抗を大きくすると信号の伝達速度が遅くなるために
拡散層抵抗を大きくしてゲート保護機能を太きぐするこ
とはできない。
、上記保護ダイオード６は従来主として保護ダイオード
の降服電圧をＮＰ（拡散抵抗、基板）接合の降服電圧よ
シも低くするためにＭＯ８Ｔのゲート（Ｇ）とソース（
Ｓ）を短絡したものが用いられているので、その場合の
断面構造を示しであるが、炉保護抵抗層と出力端部で接
するようにＰ＋層を形成したＰ”Ｎ＋接合ダイオードを
用いてもかまわない 人力にサージ電圧が印加されると、出力端にとシつけら
れたドレイン（Ｄ）接合が降服して出力がクランプされ
る動作を行なう。出力端に現われる電圧は拡散層抵抗２
とＭＯ８Ｔ（保護ダイオード６）０１１４服後のソース
（Ｓ）・ドレイ：／ （Ｄ） Ｍ オン抵抗との比が大
きい程クランプの効果が良くなるために、サージ電圧に
対するゲート保護効果を大きくするには拡散層抵抗（保
護抵抗）２の抵抗値を大きくし、上記ＭＯ８Ｔ降服後の
オン抵抗を／ＪＳさくすることが望ましい。しかし拡散
層抵抗を大きくすると信号の伝達速度が遅くなるために
拡散層抵抗を大きくしてゲート保護機能を太きぐするこ
とはできない。
第２図は他の従来例（例えば特公昭５．１−３９５１３
号公報参照）を示すもので、同図（ａ）は要部構成断面
図、（ｂ）はその等価回路図である。
号公報参照）を示すもので、同図（ａ）は要部構成断面
図、（ｂ）はその等価回路図である。
前述した（第１図参照）Ｎ型拡散層抵抗２の代シに、ゲ
ー） （Ｇ）を出力端側のソース（Ｓ）〔又はドレイン
（Ｄ）拡散層〕と短絡したデプレーション型電界効果ト
ランジスタ２ｏを保護抵抗として用い、その飽和電流特
性を利用している。
ー） （Ｇ）を出力端側のソース（Ｓ）〔又はドレイン
（Ｄ）拡散層〕と短絡したデプレーション型電界効果ト
ランジスタ２ｏを保護抵抗として用い、その飽和電流特
性を利用している。
第２図（ｂ）の等価回路図中抵抗几１で示した部分は、
同図（−）の断面構造の中にｌで示したドレイン（Ｄ）
部での電界集中をさけるために設けた部分に相自する。
同図（−）の断面構造の中にｌで示したドレイン（Ｄ）
部での電界集中をさけるために設けた部分に相自する。
このような構造ではゲートがソースに接続されているた
めに、入力電圧に対する入出力間の抵抗は、第３図に示
すＢ線のように変化する。
めに、入力電圧に対する入出力間の抵抗は、第３図に示
すＢ線のように変化する。
同図のＡ線は第１図の従来例で用いた拡散層抵抗の特性
を示したものである。第３図から明らかなように第２図
に示した回路構成では、保護抵抗の抵抗値が保護ダイオ
ード６の降服電圧ＢｖＤを超えた後は入力電圧にほぼ比
例して大きくなるだめ、第１図の従来例よシも大きなゲ
ート保護機能が得られる。しかしながら、この保護抵抗
を構成するＭＯｆＳＴ２０自体が、入力にがかったサー
ジ電圧でゲート絶縁膜が破壊されやすいこと、及び電界
集中を避けるために設けたｌで示した部分の加工寸法に
ばらつきが生じるとゲート保護回路の直列抵抗が大きく
変動するなどの問題点が残されていた。
を示したものである。第３図から明らかなように第２図
に示した回路構成では、保護抵抗の抵抗値が保護ダイオ
ード６の降服電圧ＢｖＤを超えた後は入力電圧にほぼ比
例して大きくなるだめ、第１図の従来例よシも大きなゲ
ート保護機能が得られる。しかしながら、この保護抵抗
を構成するＭＯｆＳＴ２０自体が、入力にがかったサー
ジ電圧でゲート絶縁膜が破壊されやすいこと、及び電界
集中を避けるために設けたｌで示した部分の加工寸法に
ばらつきが生じるとゲート保護回路の直列抵抗が大きく
変動するなどの問題点が残されていた。
本発明は、これら従来の回路構成に於ける問題点を解消
し、保護機能が大きく、かつ通常動作時に於いては直列
抵抗の小さいゲート保護回路を提供することを目的とす
るものである。
し、保護機能が大きく、かつ通常動作時に於いては直列
抵抗の小さいゲート保護回路を提供することを目的とす
るものである。
上記の目的を達成するために本発明のゲート保護回路で
は、保護抵抗を接合型電界効果トランジスタ（以下Ｊ−
ＦＥＴと略記する。）で構成した。
は、保護抵抗を接合型電界効果トランジスタ（以下Ｊ−
ＦＥＴと略記する。）で構成した。
以下本発明を実施例によって詳細に説明する。
第４図は本発明の実施例を示すもので、同図（ａ）は要
部断面構造図、（ｂ）はその等価回路図である。
部断面構造図、（ｂ）はその等価回路図である。
保護抵抗部分は、Ｐ型基板３の表面にＮ型不純物層１１
を形成し、その中に人、出力端子１，５と接続するＮ＋
層１２，１３および上記２つのだ層の間に形成し７たＰ
＋層１４からなυ、Ｐ＋層１４は端子１５を介して基板
と同電位（ＶＢＢ）にバイアスされる。等価回路的には
、第４図（ｂ）に示すようにゲート（Ｇ）を基板と同電
位（Ｖ ＢＢ ） としたＪ−ＦＥＴで表わされる。
を形成し、その中に人、出力端子１，５と接続するＮ＋
層１２，１３および上記２つのだ層の間に形成し７たＰ
＋層１４からなυ、Ｐ＋層１４は端子１５を介して基板
と同電位（ＶＢＢ）にバイアスされる。等価回路的には
、第４図（ｂ）に示すようにゲート（Ｇ）を基板と同電
位（Ｖ ＢＢ ） としたＪ−ＦＥＴで表わされる。
このような構造に於いてゲ−） （Ｇ）が基板電位（Ｖ
ＤＢ ）にバイアスされたＪ−ＰＥＴによυ構成され
た抵抗の特性は第３図に示す０線のようになる。すなわ
ち、入力電圧が保護ダイオード６の降服電圧ＢＶＤを超
えると第２図の回路と同じ動作（Ｂ線）を行なうのに対
し、通常動作（信号振幅ｅ）の領域における抵抗は例え
は−程度にすることができる。従って、本発明によれば
、第２図の回路と同程度のゲート保護特性をもち、しか
もゲート保護抵抗による信号遅延が１程度のゲート保護
回路を実現することができる。また、保護抵抗を構成す
るＪ−ＦＥＴはＭＯ８Ｔに比べ特性の揃ったものが作り
易く、かつサージ電圧によシ破壊されにくいので、従来
の問題点が全て解消できる。
ＤＢ ）にバイアスされたＪ−ＰＥＴによυ構成され
た抵抗の特性は第３図に示す０線のようになる。すなわ
ち、入力電圧が保護ダイオード６の降服電圧ＢＶＤを超
えると第２図の回路と同じ動作（Ｂ線）を行なうのに対
し、通常動作（信号振幅ｅ）の領域における抵抗は例え
は−程度にすることができる。従って、本発明によれば
、第２図の回路と同程度のゲート保護特性をもち、しか
もゲート保護抵抗による信号遅延が１程度のゲート保護
回路を実現することができる。また、保護抵抗を構成す
るＪ−ＦＥＴはＭＯ８Ｔに比べ特性の揃ったものが作り
易く、かつサージ電圧によシ破壊されにくいので、従来
の問題点が全て解消できる。
なお、上記冥施例では、Ｊ−ＦＥＴのゲー）（）（端子
１５）を基板と同電位と１２、Ｐ”Ｎ接合が逆バイアス
状態となる固定バイアスに設定しだが、例えばＱＶにバ
イアス［７ても同様の効果を得ることができる。
１５）を基板と同電位と１２、Ｐ”Ｎ接合が逆バイアス
状態となる固定バイアスに設定しだが、例えばＱＶにバ
イアス［７ても同様の効果を得ることができる。
第５図は本発明の他の実施例を示すもので、同図（ａ）
は断面構造図、（ｂ）は等価回路図でおる。なお図面を
簡略化するため要部構成のみ示し、保護されるＭＯＳ
ＩＣのトランジスタ等の図示は省略した。
は断面構造図、（ｂ）は等価回路図でおる。なお図面を
簡略化するため要部構成のみ示し、保護されるＭＯＳ
ＩＣのトランジスタ等の図示は省略した。
本実施例に於いては、図から明らかなように、保護抵抗
部分はＪ−ＦＥＴで構成し、保護ダイオードにショット
キーダイオード１６を用いている。
部分はＪ−ＦＥＴで構成し、保護ダイオードにショット
キーダイオード１６を用いている。
ショットキーダイオード１６はＮ型不純物層にアルミニ
ウム（ＡＩり等の金属を直接接触させて作ることができ
る。このショットキーダイオードの逆方向耐圧を５〜３
０Ｖ程度に設定すればショットキーダイオードのオン抵
抗は第４図のＭＯ８Ｔを使った保護ダイオードのオン抵
抗に比較して十分小さくすることができるため出力を効
果的にクランプすることができる。
ウム（ＡＩり等の金属を直接接触させて作ることができ
る。このショットキーダイオードの逆方向耐圧を５〜３
０Ｖ程度に設定すればショットキーダイオードのオン抵
抗は第４図のＭＯ８Ｔを使った保護ダイオードのオン抵
抗に比較して十分小さくすることができるため出力を効
果的にクランプすることができる。
以上説明したように、本発明によれば過大なサージ電圧
によっても保護抵抗、保護ダイオードが破壊されること
なく、特に高速用ＩＣに於いて有用なゲート保護回路が
得られる〇 なお、以上の説明では便宜上トランジスタの導電型や各
部印加電圧の極性を規定して説明したが、これに限定さ
れるものではなく、導電型や印加電圧の極性を反対にし
た場合にも本発明が適用されることは勿論である。
によっても保護抵抗、保護ダイオードが破壊されること
なく、特に高速用ＩＣに於いて有用なゲート保護回路が
得られる〇 なお、以上の説明では便宜上トランジスタの導電型や各
部印加電圧の極性を規定して説明したが、これに限定さ
れるものではなく、導電型や印加電圧の極性を反対にし
た場合にも本発明が適用されることは勿論である。
第１図及び第２図は従来のゲート保護回路を示すもので
、それぞれ（ａ）は断面構造図、（ｂ）は等価回路図で
ある。第３図は保護抵抗の特性図、第４図、及び第５図
は本発明のゲート保護回路を示すもので、それぞれ（ａ
）は要部断面構造図、（ｂ）は等価回路図である。 １・・・入力端子、３・・・基板、５・・・出力端子、
６・・・保護ダイオード、７・・・ゲート、８・・・Ｍ
Ｏ８Ｗ電界効果トランジスタ、１５・・・端子、１６・
・・ショットキーダイオード。 止ｌ 閏 （αツ ヤ２図 ｔ（１） 古２圀 士３ 図 ＶＤ 入力複圧 ＋−＋−聞 （α） Ｖｂｅ 〔ｂツ ヤ５固 （ａＩ ８Ｂ （６］
、それぞれ（ａ）は断面構造図、（ｂ）は等価回路図で
ある。第３図は保護抵抗の特性図、第４図、及び第５図
は本発明のゲート保護回路を示すもので、それぞれ（ａ
）は要部断面構造図、（ｂ）は等価回路図である。 １・・・入力端子、３・・・基板、５・・・出力端子、
６・・・保護ダイオード、７・・・ゲート、８・・・Ｍ
Ｏ８Ｗ電界効果トランジスタ、１５・・・端子、１６・
・・ショットキーダイオード。 止ｌ 閏 （αツ ヤ２図 ｔ（１） 古２圀 士３ 図 ＶＤ 入力複圧 ＋−＋−聞 （α） Ｖｂｅ 〔ｂツ ヤ５固 （ａＩ ８Ｂ （６］
Claims (1)
- 入力端子と、ＭＯ８型集積回路のゲートに接続されるゲ
ート保護ダイオードとの間に、接合型電界効果トランジ
スタを接続し、過大電圧に対して電流制限させるように
したことを特徴とするＭＯ８型集積回路のゲート保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160325A JPS5980973A (ja) | 1983-09-02 | 1983-09-02 | ゲ−ト保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160325A JPS5980973A (ja) | 1983-09-02 | 1983-09-02 | ゲ−ト保護回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4022334A Division JP2669245B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980973A true JPS5980973A (ja) | 1984-05-10 |
| JPH0531313B2 JPH0531313B2 (ja) | 1993-05-12 |
Family
ID=15712517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160325A Granted JPS5980973A (ja) | 1983-09-02 | 1983-09-02 | ゲ−ト保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980973A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990014690A1 (en) * | 1989-05-17 | 1990-11-29 | David Sarnoff Research Center, Inc. | Voltage stress alterable esd protection structure |
| EP0413590A2 (en) * | 1989-08-18 | 1991-02-20 | Fujitsu Limited | Wafer scale integrated circuit device |
| US5010380A (en) * | 1989-05-17 | 1991-04-23 | David Sarnoff Research Center, Inc. | Voltage stress alterable ESD protection structure |
| US5148249A (en) * | 1988-04-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Semiconductor protection device |
| JPH05198801A (ja) * | 1992-02-07 | 1993-08-06 | Hitachi Ltd | 半導体装置 |
| US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
| US5281553A (en) * | 1987-07-02 | 1994-01-25 | Bull, S.A. | Method for controlling the state of conduction of an MOS transistor of an integrated circuit |
| JPH08222643A (ja) * | 1995-02-10 | 1996-08-30 | Nec Corp | 半導体装置の入力保護回路 |
| JP2013541199A (ja) * | 2010-09-13 | 2013-11-07 | アナログ デバイシス， インコーポレイテッド | 電圧保護のための接合型電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139513A (ja) * | 1974-10-01 | 1976-04-02 | Ishikawajima Harima Heavy Ind | Kensozaisuratsujiperetaijingusochi |
-
1983
- 1983-09-02 JP JP58160325A patent/JPS5980973A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139513A (ja) * | 1974-10-01 | 1976-04-02 | Ishikawajima Harima Heavy Ind | Kensozaisuratsujiperetaijingusochi |
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| EP0413590A2 (en) * | 1989-08-18 | 1991-02-20 | Fujitsu Limited | Wafer scale integrated circuit device |
| JPH05198801A (ja) * | 1992-02-07 | 1993-08-06 | Hitachi Ltd | 半導体装置 |
| JP2669245B2 (ja) * | 1992-02-07 | 1997-10-27 | 株式会社日立製作所 | 半導体装置 |
| JPH08222643A (ja) * | 1995-02-10 | 1996-08-30 | Nec Corp | 半導体装置の入力保護回路 |
| JP2013541199A (ja) * | 2010-09-13 | 2013-11-07 | アナログ デバイシス， インコーポレイテッド | 電圧保護のための接合型電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531313B2 (ja) | 1993-05-12 |
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